JPS589510B2 - キオクソウチ - Google Patents
キオクソウチInfo
- Publication number
- JPS589510B2 JPS589510B2 JP50096522A JP9652275A JPS589510B2 JP S589510 B2 JPS589510 B2 JP S589510B2 JP 50096522 A JP50096522 A JP 50096522A JP 9652275 A JP9652275 A JP 9652275A JP S589510 B2 JPS589510 B2 JP S589510B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- memory
- output
- input
- control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Description
【発明の詳細な説明】
本発明は電子計算機の記憶装置に関するものである。
記憶装置は記憶素子が実装されている記憶回路と、記憶
回路を駆動させるのに必要な制御信号を発生させて制御
を行なう制御回路から成る。
回路を駆動させるのに必要な制御信号を発生させて制御
を行なう制御回路から成る。
記憶装置は計算機システムにおいて特に技術的、コスト
的に重要な位置を占めている。
的に重要な位置を占めている。
記憶装置の中枢たる記憶素子又は記憶回路を一つだけに
しておくと、もし何らかの原因で供給が止まったり、技
術的トラブルが発生すると重大な支障を来たす。
しておくと、もし何らかの原因で供給が止まったり、技
術的トラブルが発生すると重大な支障を来たす。
そこで以上の様な技術的危険性をのがれるため２種類以
上の素子又は、記憶回路を採用することがよく行われる
。
上の素子又は、記憶回路を採用することがよく行われる
。
こよすれば、これらの素子又は記憶回路を購入し、組立
て、計算機システムを製作する側からいえば、複数の素
子又は記憶回路供給者を競合させることにより、より安
価に購入できるという利点もある。
て、計算機システムを製作する側からいえば、複数の素
子又は記憶回路供給者を競合させることにより、より安
価に購入できるという利点もある。
その場合に従来は記憶回路の種類によって制御信号が異
なるためにおのおの別々の制御回路を使用しなければな
らなかった。
なるためにおのおの別々の制御回路を使用しなければな
らなかった。
しかし、制御回路で共通に使用できる回路が多いにもか
かわらず記憶回路ごとに別々の制御回路を使用すること
は、混同して使用する恐れがあり、取扱いが不便で柔軟
性がな《、価格が高くなり、しかも部品数が増すために
保守が容易でないという欠点があった。
かわらず記憶回路ごとに別々の制御回路を使用すること
は、混同して使用する恐れがあり、取扱いが不便で柔軟
性がな《、価格が高くなり、しかも部品数が増すために
保守が容易でないという欠点があった。
本発明は上述の欠点を除去するためになされたものであ
る。
る。
すなわち多種の記憶回路を駆動させる場合に、記憶装置
に収められている記憶回路から、それがいかなる記憶回
路であるかの識別信号を出すことによって、この識別信
号を制御回路内の識別回路で検出し、記憶回路の区別を
行ない、それぞれの記憶回路で必要とする制御信号を選
択して制御回路から自動的に送り出すようにしたもので
ある。
に収められている記憶回路から、それがいかなる記憶回
路であるかの識別信号を出すことによって、この識別信
号を制御回路内の識別回路で検出し、記憶回路の区別を
行ない、それぞれの記憶回路で必要とする制御信号を選
択して制御回路から自動的に送り出すようにしたもので
ある。
以下本発明の一実施例を第１図、第２図および第３図を
もって説明する。
もって説明する。
この実施例は多種の記憶回路を混在して使用することは
出来ないが一つの制御回路でいづれの記憶回路でも駆動
することが出来る。
出来ないが一つの制御回路でいづれの記憶回路でも駆動
することが出来る。
第１図はその構成図を示すもので、Ａは制御回路、ＭＡ
１，ＭＡ２は記憶回路を示し図では２枚実装されている
ことを示す。
１，ＭＡ２は記憶回路を示し図では２枚実装されている
ことを示す。
（これに２枚に限らない）。ＭＢ１，ＭＢ２はＭＡ１，
ＭＡ２とは別の記憶回路で図では２枚実装されている。
ＭＡ２とは別の記憶回路で図では２枚実装されている。
（これも２枚とは限らない）１は図示していない中央処
理装置から制御回路Ａへの制御信号、２は中央処理装置
から制御回路Ａへのアドレス信号、３はおのおの記憶回
路から制御回路Ａへの識別信号、４は制御回路Ａから記
憶回路への制御信号、２はアドレス信号２の緩衡出力で
記憶回路に送られる。
理装置から制御回路Ａへの制御信号、２は中央処理装置
から制御回路Ａへのアドレス信号、３はおのおの記憶回
路から制御回路Ａへの識別信号、４は制御回路Ａから記
憶回路への制御信号、２はアドレス信号２の緩衡出力で
記憶回路に送られる。
第２図イに制御回路Ａ、第２図口に記憶回路凧、第２図
ハに記憶回路ＭＢのブロック図を示す。
ハに記憶回路ＭＢのブロック図を示す。
第３図において制御信号Ｓ１は記憶回路ＭＡが又制御信
号Ｓ２は記憶回路ＭＢがそれぞれ必要とする信号である
。
号Ｓ２は記憶回路ＭＢがそれぞれ必要とする信号である
。
第２図を簡単に説明すると、Ｃ４は識別信号３を検出し
ＡＮＤ回路Ｇ２，Ｇ３のそれぞれ一方の入力となる制御
信号を出す識別回路、Ｇ４は否定回路、Ｃ１は中央処理
装置からの制御信号とアドレス信号を受けて記憶回路Ｍ
Ａ，ＭＢにアドレス信号２を出し、記憶回路ＭＡが必要
とする制御信号Ｓ１を発生させる回路Ｃ２及び記憶回路
ＭＢが必要とする制御信号Ｓ２を発生させる回路Ｃ３に
制御信号を出す緩衡回路、Ｇ１はＡＮＤ回路Ｇ２，Ｇ３
の出力を入力とし、出力として記憶回路に制御信号４を
出すＯＲ回路である。
ＡＮＤ回路Ｇ２，Ｇ３のそれぞれ一方の入力となる制御
信号を出す識別回路、Ｇ４は否定回路、Ｃ１は中央処理
装置からの制御信号とアドレス信号を受けて記憶回路Ｍ
Ａ，ＭＢにアドレス信号２を出し、記憶回路ＭＡが必要
とする制御信号Ｓ１を発生させる回路Ｃ２及び記憶回路
ＭＢが必要とする制御信号Ｓ２を発生させる回路Ｃ３に
制御信号を出す緩衡回路、Ｇ１はＡＮＤ回路Ｇ２，Ｇ３
の出力を入力とし、出力として記憶回路に制御信号４を
出すＯＲ回路である。
記憶回路ＭＡの識別信号３を“ｌ”記憶回路ＭＢのそれ
を”Ｏ”とすると記憶回路ＭＡを用いる場合は識別信号
３が”０″であるため、識別回路Ｃ４の否定回路Ｇ４の
入力が゛０″となり、ＡＮＤ回路Ｇ２の一方の入力であ
る否定回路Ｇ４の出力が“ｌ″となり、ＡＮＤ回路Ｇ２
の他方の入力である制御信号Ｓ１がＡＮＤ回路Ｇ２の出
力となり、ＯＲ回路Ｇ１の一方の入力として制御信号Ｓ
１が入ることになる。
を”Ｏ”とすると記憶回路ＭＡを用いる場合は識別信号
３が”０″であるため、識別回路Ｃ４の否定回路Ｇ４の
入力が゛０″となり、ＡＮＤ回路Ｇ２の一方の入力であ
る否定回路Ｇ４の出力が“ｌ″となり、ＡＮＤ回路Ｇ２
の他方の入力である制御信号Ｓ１がＡＮＤ回路Ｇ２の出
力となり、ＯＲ回路Ｇ１の一方の入力として制御信号Ｓ
１が入ることになる。
ＯＲ回路Ｇ１のもう一方の入力であるＭの回路Ｇ３の出
力は、一方の入力となる識別信号３が”０″であるため
に゛０″となる。
力は、一方の入力となる識別信号３が”０″であるため
に゛０″となる。
よってＯＲ回路Ｇ１の出力である制御信号４は記憶回路
ＭＡが必要とする制御信号Ｓ１となり、記憶回路ＭＡが
駆動できる。
ＭＡが必要とする制御信号Ｓ１となり、記憶回路ＭＡが
駆動できる。
記憶回路ＭＢを用いる場合は識別信号３が”ｌ″である
ため、同様に、認別回路Ｃ４、ＯＲ回路Ｇ１及びＡＮＤ
回路Ｇ２，Ｇ３によって制御信号４は記憶回路ＭＢが必
要とする制御信号Ｓ２となり記憶回路ＭＢが駆動できる
。
ため、同様に、認別回路Ｃ４、ＯＲ回路Ｇ１及びＡＮＤ
回路Ｇ２，Ｇ３によって制御信号４は記憶回路ＭＢが必
要とする制御信号Ｓ２となり記憶回路ＭＢが駆動できる
。
上述の制御回路の場合は混在して使用することは不可能
であるが次に上述の機能に加えて、混在しても使用が可
能な制御回路を用いた他の実施例を第４図、第５図およ
び第６図を用いて説明する。
であるが次に上述の機能に加えて、混在しても使用が可
能な制御回路を用いた他の実施例を第４図、第５図およ
び第６図を用いて説明する。
第４図はこの実施例の基本的な構成図であり、図面にお
いてＡは制御回路、Ｍ１はアドレス信号２′が”０″の
とき駆動される記憶回路、３．及び３２はそれぞれ記憶
回路Ｍｌ，Ｍ２の識別信号線でである。
いてＡは制御回路、Ｍ１はアドレス信号２′が”０″の
とき駆動される記憶回路、３．及び３２はそれぞれ記憶
回路Ｍｌ，Ｍ２の識別信号線でである。
Ｍ１はアドレス信号２′が″ｌ”のとき駆動される記憶
回路、４は制御回路Ｎから記憶回路に送られる制御信号
である。
回路、４は制御回路Ｎから記憶回路に送られる制御信号
である。
第５図は記憶回路Ｍ，，Ｍ２の組合せと各々の場合の識
別信号の例を示したものであり、第５図イは記憶回路Ｍ
Ａのみを使用した場合、第５図口は記憶回路ＭＢのみを
使用した場合、第５図ハおよび二は記憶回路を混在して
使用した場合の構成図である。
別信号の例を示したものであり、第５図イは記憶回路Ｍ
Ａのみを使用した場合、第５図口は記憶回路ＭＢのみを
使用した場合、第５図ハおよび二は記憶回路を混在して
使用した場合の構成図である。
第６図に制御回路Ａのブロック図を示す。
第６図は簡単に説明する。
図面においてＣ４’は識別回路、Ｇ４，Ｇ５，Ｇ１２は
否定回路、Ｇ６，Ｇ９はＯＲ回路、Ｇ７，Ｇ８，Ｇ１０
，Ｇ１１はＡＮＤ回路、３，，３２はそれぞれ記憶回路
Ｍｌ，Ｍ２の識別信号である。
否定回路、Ｇ６，Ｇ９はＯＲ回路、Ｇ７，Ｇ８，Ｇ１０
，Ｇ１１はＡＮＤ回路、３，，３２はそれぞれ記憶回路
Ｍｌ，Ｍ２の識別信号である。
記憶回路ＭＡのみを使用する第５図イの場合は識別信号
３１，３２を”０″とするとＡＮＤ回路Ｇ７，Ｇ８のそ
れぞれの一方の入力が゛Ｏ”となるからＡＮＤ回路Ｇ３
の一方の入力であるＯＲ回路Ｇ６の出力が“０″となり
、ＯＲ回路Ｇ１の一方の入力であるＡＮＤ回路Ｇ３の出
力が″０″となる。
３１，３２を”０″とするとＡＮＤ回路Ｇ７，Ｇ８のそ
れぞれの一方の入力が゛Ｏ”となるからＡＮＤ回路Ｇ３
の一方の入力であるＯＲ回路Ｇ６の出力が“０″となり
、ＯＲ回路Ｇ１の一方の入力であるＡＮＤ回路Ｇ３の出
力が″０″となる。
ＯＲ回路Ｇ１のもう一方の入力であるＡＮＤ回路Ｇ２の
出力は、認別信号３．，３２が″０″であるから否定回
路Ｇ４，Ｇ５の入力が″０″となり、ＡＮＤ回路ＧｌＯ
，Ｇ１１のそれぞれの一方の入力である否定回路Ｇ４，
Ｇ５の出力が”１″となり、アドレス信号２′のいかん
にかかわらずＯＲ回路Ｇ９の入力であるＡＮＤ回路Ｇｌ
Ｏ，Ｇｌ１の出力のいずれか一方が”１″となり、ＡＮ
Ｄ回路Ｇ２の一方の入力であるＯＲ回路Ｇ９の出力が“
１”となるために、記憶回路ＭＡを駆動するのに必要な
制御信号Ｓ１がＡＮＤ回路Ｇ２の出力となる。
出力は、認別信号３．，３２が″０″であるから否定回
路Ｇ４，Ｇ５の入力が″０″となり、ＡＮＤ回路ＧｌＯ
，Ｇ１１のそれぞれの一方の入力である否定回路Ｇ４，
Ｇ５の出力が”１″となり、アドレス信号２′のいかん
にかかわらずＯＲ回路Ｇ９の入力であるＡＮＤ回路Ｇｌ
Ｏ，Ｇｌ１の出力のいずれか一方が”１″となり、ＡＮ
Ｄ回路Ｇ２の一方の入力であるＯＲ回路Ｇ９の出力が“
１”となるために、記憶回路ＭＡを駆動するのに必要な
制御信号Ｓ１がＡＮＤ回路Ｇ２の出力となる。
よってＯＲ回路Ｇ１の出力が制御信号Ｓ１となり、記憶
回路ＭＡ１，ＭＡ２を駆動することができる。
回路ＭＡ１，ＭＡ２を駆動することができる。
記憶回路ＭＢのみを使用する第５図口の場合は識別信号
３１，３２を”Ｉ”とすると、ＡＮＤ回路Ｇ１０，Ｇｌ
１のそれぞれの一方の入力が″０”となるために、ＯＲ
回路Ｇ９の出力が″θ″となり、ＯＲ回路Ｇ１の一方の
入力であるＡＮＤ回路Ｇ２の出力は”０″となる。
３１，３２を”Ｉ”とすると、ＡＮＤ回路Ｇ１０，Ｇｌ
１のそれぞれの一方の入力が″０”となるために、ＯＲ
回路Ｇ９の出力が″θ″となり、ＯＲ回路Ｇ１の一方の
入力であるＡＮＤ回路Ｇ２の出力は”０″となる。
ＯＲ回路Ｇ１のもう一方の入力であるＡＮＤ回路Ｇ３の
出力は、ＡＮＤ回路Ｇ７，Ｇ８のそれぞれの一方の入力
である識別信号３．，３２が“ｌ″であり、アドレス信
号２′？いかんにかかわらずＯＲ回路Ｇ６の入力である
ＡＮＤ回路Ｇ７，Ｇ８の出力のいずれか一方が゛１″と
なり，ＡＮＤ回路Ｇ３の一方の入力であるＯＲ回路Ｇ６
の出力が”ｌ”となるために、記憶回路ＭＢを駆動する
のに必要な制御信号Ｓ２となる。
出力は、ＡＮＤ回路Ｇ７，Ｇ８のそれぞれの一方の入力
である識別信号３．，３２が“ｌ″であり、アドレス信
号２′？いかんにかかわらずＯＲ回路Ｇ６の入力である
ＡＮＤ回路Ｇ７，Ｇ８の出力のいずれか一方が゛１″と
なり，ＡＮＤ回路Ｇ３の一方の入力であるＯＲ回路Ｇ６
の出力が”ｌ”となるために、記憶回路ＭＢを駆動する
のに必要な制御信号Ｓ２となる。
つてＯＲ回路Ｇ１の出力が制御信号Ｓ２となり、記憶回
路ＭＢ１，ＭＢ２を駆動することができる。
路ＭＢ１，ＭＢ２を駆動することができる。
記憶回路Ｍ１として記憶回路ＭＡ、記憶回路Ｍ２として
記憶回路ＭＢを使用する第５図ハの場合は認別信号３．
は゛０″、認方賠号３は”１”であり、アドレス信号２
′が゛０″のときは、ＡＮＤ回路Ｇ７の一方の入力であ
る否定回路Ｇ１２の出力は、”１”であり、ＡＮＤ回路
Ｇ７のもう一方の入？である認別信号３が”０″である
。
記憶回路ＭＢを使用する第５図ハの場合は認別信号３．
は゛０″、認方賠号３は”１”であり、アドレス信号２
′が゛０″のときは、ＡＮＤ回路Ｇ７の一方の入力であ
る否定回路Ｇ１２の出力は、”１”であり、ＡＮＤ回路
Ｇ７のもう一方の入？である認別信号３が”０″である
。
そのためにＡＮＤ回路Ｇ７の出力は“０”となり、ＡＮ
Ｄ回路Ｇ８の出力は、一方の入力である識別信号３１が
”１″であり、もう一方の入力であるアドレス信号２′
が”Ｏ”であるために゛０”であり、ＯＲ回路Ｇ６の出
力は入力がともに゛０″であるために”０”となり、Ｏ
Ｒ回路Ｇ６の出力を一方の入力とするＡＮＤ回路Ｇ３の
出力は”０″となる。
Ｄ回路Ｇ８の出力は、一方の入力である識別信号３１が
”１″であり、もう一方の入力であるアドレス信号２′
が”Ｏ”であるために゛０”であり、ＯＲ回路Ｇ６の出
力は入力がともに゛０″であるために”０”となり、Ｏ
Ｒ回路Ｇ６の出力を一方の入力とするＡＮＤ回路Ｇ３の
出力は”０″となる。
ＡＮＤ回路ＧＩＯの一方の入力である否定回路Ｇ４の出
力は識別信号３、が“０″であるから“１゛となり、も
う一方の入力である否定回路Ｇ１２の出力は、アドレス
信号２′が“０”であるから”ｌ”となり、ＡＮＤ回路
Ｇ１０の出力は”１”となりＡＮＤ回路Ｇ１１の出力い
かんにか？わらずＯＲ回路Ｇ９の出力が“Ｉ”となる。
力は識別信号３、が“０″であるから“１゛となり、も
う一方の入力である否定回路Ｇ１２の出力は、アドレス
信号２′が“０”であるから”ｌ”となり、ＡＮＤ回路
Ｇ１０の出力は”１”となりＡＮＤ回路Ｇ１１の出力い
かんにか？わらずＯＲ回路Ｇ９の出力が“Ｉ”となる。
そのためにＯＲ回路Ｇ９の出力を一方の人力とするＡＮ
Ｄ回路Ｇ２の出力は記憶回路ＭＡを駆動させるのに必要
な制御信号Ｓ１となる。
Ｄ回路Ｇ２の出力は記憶回路ＭＡを駆動させるのに必要
な制御信号Ｓ１となる。
よってＯＲ回路Ｇ１の出力が制御信号Ｓ１となる、記憶
回路Ｍ１を駆動できることになる。
回路Ｍ１を駆動できることになる。
アドレス信号２が７Ｉ”のときはＡＮＤ回路Ｇ７の一方
の入力である否定回路Ｇ１２の出力は斡０″であり、Ａ
ＮＤ回路Ｇ７のもう一方の入力である認別信号３．０い
かんにかかわらずＡＮＤ回路Ｇ７の出力は”０″となり
、ＡＮＤ回路Ｇ８の一方の入力であるアドレス信号２′
が゛ｌ”であり、ＭΦ回路Ｇ８のもう一方の入力である
識別信号３が゛１″である６そのためにＡＮＤ回路Ｇ８
の出力は゛ｌ″となり、ＡＮＤ回路Ｇ３の一方の入力で
あるＯＲ回路Ｇ６の出力が“１”となるためにＡＮＤ回
路Ｇ３の出力は記憶回路ＭＢを駆動させるのに必要な制
御信？Ｓ２となる。
の入力である否定回路Ｇ１２の出力は斡０″であり、Ａ
ＮＤ回路Ｇ７のもう一方の入力である認別信号３．０い
かんにかかわらずＡＮＤ回路Ｇ７の出力は”０″となり
、ＡＮＤ回路Ｇ８の一方の入力であるアドレス信号２′
が゛ｌ”であり、ＭΦ回路Ｇ８のもう一方の入力である
識別信号３が゛１″である６そのためにＡＮＤ回路Ｇ８
の出力は゛ｌ″となり、ＡＮＤ回路Ｇ３の一方の入力で
あるＯＲ回路Ｇ６の出力が“１”となるためにＡＮＤ回
路Ｇ３の出力は記憶回路ＭＢを駆動させるのに必要な制
御信？Ｓ２となる。
ＡＮＤ回路Ｇ１０の出力は、その一方の入力である否定
回路Ｇ１２の出力が”０”であるためにもう一方の入力
である否定回路Ｇ４の出力いがんにかかわらず゛０″と
なり、ＡＮＤ回路Ｇ１１の一方の入力である否定回路Ｇ
５の出力はその入力である識別信号３が”１″であるた
めに、″０゛となり、ＡＮＤ回路Ｇ１１のもう一方の入
力であるアドレス信号２′のいかんにかかわらずＡＮＤ
回路Ｇ１１の出力は゛０″となり、ＡＮＤ回路Ｇ２の一
方の入力であるＯＲ回路Ｇ９の出力は、その入力である
ＡＮＤ回路ＧＩＯ，Ｇ１１が″０”であるために１０″
となる。
回路Ｇ１２の出力が”０”であるためにもう一方の入力
である否定回路Ｇ４の出力いがんにかかわらず゛０″と
なり、ＡＮＤ回路Ｇ１１の一方の入力である否定回路Ｇ
５の出力はその入力である識別信号３が”１″であるた
めに、″０゛となり、ＡＮＤ回路Ｇ１１のもう一方の入
力であるアドレス信号２′のいかんにかかわらずＡＮＤ
回路Ｇ１１の出力は゛０″となり、ＡＮＤ回路Ｇ２の一
方の入力であるＯＲ回路Ｇ９の出力は、その入力である
ＡＮＤ回路ＧＩＯ，Ｇ１１が″０”であるために１０″
となる。
ＯＲ回路Ｇ１の一方の入力であるＡＮＤ回路Ｇ２の出力
が１０”であり、もう一方の入力であるＡＮＤ回路Ｇ３
の出力が制御信号Ｓ２であるために、ＯＲ回？Ｇ１の出
力は制御信号Ｓ２となる。
が１０”であり、もう一方の入力であるＡＮＤ回路Ｇ３
の出力が制御信号Ｓ２であるために、ＯＲ回？Ｇ１の出
力は制御信号Ｓ２となる。
よって記憶回路ＭＢを駆動できることになる。
記憶回路Ｍ１として記憶回路ＭＢ、記憶回路Ｍ２として
記憶回路ＭＡを使用する第５図二の場合は識別信号３、
は゛１″、識別信号３は゛０″であり、アドレス信号２
′が”０″のときは、ＯＲ回路Ｇ６の出力が″ｌ”とな
り、ＯＲ回路Ｇ９の出力が゛０″となる。
記憶回路ＭＡを使用する第５図二の場合は識別信号３、
は゛１″、識別信号３は゛０″であり、アドレス信号２
′が”０″のときは、ＯＲ回路Ｇ６の出力が″ｌ”とな
り、ＯＲ回路Ｇ９の出力が゛０″となる。
そのためにＯＲ回路Ｇ１の出力は記憶回路ＭＢを駆動さ
せるのに必要な制御信号Ｓ２となり、記憶回路ＭＢを駆
動でき、アドレス信号２′が゛１”のときはＯＲ回路Ｇ
６の出力が幀Ｏ”となり、ＯＲ回路９の出力が゛０″と
なるためにＯＲ回路Ｇ１の出力は記憶回路ＭＡを駆動さ
せるのに必要な制御信号Ｓ１となり記憶回路ＭＡを駆動
することができる。
せるのに必要な制御信号Ｓ２となり、記憶回路ＭＢを駆
動でき、アドレス信号２′が゛１”のときはＯＲ回路Ｇ
６の出力が幀Ｏ”となり、ＯＲ回路９の出力が゛０″と
なるためにＯＲ回路Ｇ１の出力は記憶回路ＭＡを駆動さ
せるのに必要な制御信号Ｓ１となり記憶回路ＭＡを駆動
することができる。
本発明は上述のようにひとつの制御回路で多種の記憶回
路を駆動することができる。
路を駆動することができる。
それ故に記憶回路を取り換えるときに制御回路を取り換
える必要はなく、しかも制御回路と記憶回路を誤って使
用することも全くなくなり、取扱いと保守が容易になる
。
える必要はなく、しかも制御回路と記憶回路を誤って使
用することも全くなくなり、取扱いと保守が容易になる
。
また簡単な識別回路と少々の論理回路を制御回路に実装
し、記憶回路から、それがいかなる記憶回路であるかの
識別信号を出すようにさえすればよく、記憶回路の種類
ごとに制御回路をいくつも作る必要がないため非常に安
価であることとあいまって融通性に豊んだものである。
し、記憶回路から、それがいかなる記憶回路であるかの
識別信号を出すようにさえすればよく、記憶回路の種類
ごとに制御回路をいくつも作る必要がないため非常に安
価であることとあいまって融通性に豊んだものである。
第１図、第２図および第３図は本発明の一実施例を示す
構成図であり、第１図は一つの制御回路で多種の記憶回
路を別々に駆動させる記憶装置の構成図、第２図イは第
１図における制御回路Ａの要部をなす部分の回路図、第
２図口およびハはそれぞれ第１図における記憶回路ＭＡ
，ＭＢの識別信号を示す波形図、第３図は制御信号Ｓ１
，Ｓ２の波形を示す波形図、第４図、第５図および第６
図は他の実施例を示すもので第４図は、ひとつの制御回
路で多種の記憶回路を混在しても駆動できる記憶装置の
基本的な構成図、第５図は第４図の場合の種々の組合せ
と識別信号を示した構成図、第６図は第４図の制御回路
Ａの要部をなす部分の回路図である。 図中、Ａは制御回路、ＭＡｉ，ＭＡ２，ＭＢ１，ＭＢ２
は記憶回路である。
構成図であり、第１図は一つの制御回路で多種の記憶回
路を別々に駆動させる記憶装置の構成図、第２図イは第
１図における制御回路Ａの要部をなす部分の回路図、第
２図口およびハはそれぞれ第１図における記憶回路ＭＡ
，ＭＢの識別信号を示す波形図、第３図は制御信号Ｓ１
，Ｓ２の波形を示す波形図、第４図、第５図および第６
図は他の実施例を示すもので第４図は、ひとつの制御回
路で多種の記憶回路を混在しても駆動できる記憶装置の
基本的な構成図、第５図は第４図の場合の種々の組合せ
と識別信号を示した構成図、第６図は第４図の制御回路
Ａの要部をなす部分の回路図である。 図中、Ａは制御回路、ＭＡｉ，ＭＡ２，ＭＢ１，ＭＢ２
は記憶回路である。
Claims (1)
- １ 識別信号を出す手段を有する多種類の記憶回路を備
え、上記各種類に対応した識別信号を検出することによ
り上記各記憶回路を区別すると共にそれぞれの記憶回路
で必要とする制御信号を上記各記憶回路へ送る制御回路
を構成して成る記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50096522A JPS589510B2 (ja) | 1975-08-08 | 1975-08-08 | キオクソウチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50096522A JPS589510B2 (ja) | 1975-08-08 | 1975-08-08 | キオクソウチ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5219925A JPS5219925A (en) | 1977-02-15 |
| JPS589510B2 true JPS589510B2 (ja) | 1983-02-21 |
Family
ID=14167459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50096522A Expired JPS589510B2 (ja) | 1975-08-08 | 1975-08-08 | キオクソウチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS589510B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5744277A (en) * | 1980-08-29 | 1982-03-12 | Sharp Corp | Information processor |
| JPS58111168A (ja) * | 1981-12-25 | 1983-07-02 | Canon Inc | 画像処理装置 |
| JPS58139228A (ja) * | 1982-02-10 | 1983-08-18 | Nec Corp | 周辺装置インタ−フエイス制御方式 |
| JPS6188350A (ja) * | 1985-10-04 | 1986-05-06 | Canon Inc | 外部記憶装置 |
| JPS61180990A (ja) * | 1985-10-25 | 1986-08-13 | Nec Corp | 半導体装置 |
| JPS62276643A (ja) * | 1986-05-26 | 1987-12-01 | Fujitsu Ltd | メモリ制御方式 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4878836A (ja) * | 1971-12-30 | 1973-10-23 | ||
| JPS4934741A (ja) * | 1972-07-31 | 1974-03-30 | ||
| JPS5086940A (ja) * | 1973-12-03 | 1975-07-12 |
-
1975
- 1975-08-08 JP JP50096522A patent/JPS589510B2/ja not_active Expired
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4878836A (ja) * | 1971-12-30 | 1973-10-23 | ||
| JPS4934741A (ja) * | 1972-07-31 | 1974-03-30 | ||
| JPS5086940A (ja) * | 1973-12-03 | 1975-07-12 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5219925A (en) | 1977-02-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS589510B2 (ja) | キオクソウチ | |
| JPS6010364A (ja) | デイレクトリ・メモリ・システム | |
| JP2583326Y2 (ja) | データ・バスの診断装置 | |
| SU1603362A1 (ru) | Устройство дл ввода-вывода информации | |
| RU1795558C (ru) | Устройство дл ввода-вывода данных | |
| JPS61107844A (ja) | デ−タの送受信方式 | |
| JPS63229690A (ja) | メモリ周辺回路 | |
| JPH03283188A (ja) | メモリ・システム | |
| JPS6148057A (ja) | アドレス選択回路 | |
| SU1591027A2 (ru) | Устройство для сопряжения центрального процессора с группой периферийных процессоров | |
| JPH01236389A (ja) | メモリーカード | |
| JPH01290456A (ja) | プリンタの設定記億装置 | |
| JPS6344262A (ja) | バス監視装置 | |
| JPS5833574B2 (ja) | ニユウシユツリヨクソウチ ノ ジヨウタイヒヨウジシテイホウシキ | |
| JPS63288351A (ja) | メモリ・ブロックの書き込み、読み出し回路 | |
| JPS63253274A (ja) | 論理集積回路 | |
| JPS62215292A (ja) | 表示装置 | |
| JPS63237191A (ja) | メモリｉｃカ−ド | |
| JPH0369224A (ja) | Ｃｐｕ間のデータ通信方式 | |
| JPS5824813B2 (ja) | デ−タ処理装置 | |
| JPH04109350A (ja) | データ書込み制御装置 | |
| JPH0430390A (ja) | 半導体集積回路 | |
| JP2000339063A (ja) | 通信装置 | |
| JPH0325536A (ja) | フアームウエア診断装置 | |
| JPS6362893U (ja) |