JPH0430390A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0430390A JPH0430390A JP2135658A JP13565890A JPH0430390A JP H0430390 A JPH0430390 A JP H0430390A JP 2135658 A JP2135658 A JP 2135658A JP 13565890 A JP13565890 A JP 13565890A JP H0430390 A JPH0430390 A JP H0430390A
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- JP
- Japan
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- signal
- circuit
- input
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- 239000004065 semiconductor Substances 0.000 title claims description 10
- 238000000034 method Methods 0.000 claims description 28
- 238000006243 chemical reaction Methods 0.000 claims description 12
- 230000002093 peripheral effect Effects 0.000 claims description 10
- 239000008186 active pharmaceutical agent Substances 0.000 abstract description 8
- 238000010586 diagram Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 1
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- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
アクセス方式の変換機能を備えた半導体集積回路に関し
、 外部回路を接続することなく複数のアクセス方式に適合
可能とすることを目的とし、 処理装置からアクセスされる周辺の半導体集積回路であ
って、前記処理装置から当該集積回路にアクセスするた
めのアクセス方式の異なる複数種のアクセス信号を外部
から入力される切り換え信号に基づいて当該集積回路に
適合するアクセス信号に変換して出力するアクセス信号
変換回路を内部回路として備えて構成する。
、 外部回路を接続することなく複数のアクセス方式に適合
可能とすることを目的とし、 処理装置からアクセスされる周辺の半導体集積回路であ
って、前記処理装置から当該集積回路にアクセスするた
めのアクセス方式の異なる複数種のアクセス信号を外部
から入力される切り換え信号に基づいて当該集積回路に
適合するアクセス信号に変換して出力するアクセス信号
変換回路を内部回路として備えて構成する。
この発明はアクセス方式の変換機能を備えた半導体集積
回路に関するものである。
回路に関するものである。
システム設計においては、使用する中央処理装置（以下
ＣＰＵという）に応じてそのＣＰＵのデータアクセス方
式に適合した周辺ＬＳＩを選択する必要がある。
ＣＰＵという）に応じてそのＣＰＵのデータアクセス方
式に適合した周辺ＬＳＩを選択する必要がある。
ＣＰＵとその周辺ＬＳＩとのデータアクセス方式は主に
「６８系（モトローラ製品のマイクロコンピュータ）」
と「８０系（インテル製品のマイクロコンピュータ）」
の二種類に別れている。
「６８系（モトローラ製品のマイクロコンピュータ）」
と「８０系（インテル製品のマイクロコンピュータ）」
の二種類に別れている。
「６８系」のデータアクセス方式で例えばレジスタにデ
ータを書き込む場合及びレジスタからデータを読み出す
場合は、第３図に示すようにＣＰＵからアドレス選択信
号ＡＤが出力されるとともにチップセレクト信号Ｃ８が
Ｌレベルとなる。そして、この状態でレジスタに読出し
書き込み制御信号Ｒ／■が入力され、さらにＬレベルの
データストローブ信号ＤＳが入力されると、選択された
アドレスのデータＤがレジスタからデータバス上に読み
出され、あるいはデータバス上に設定されていたデータ
Ｄがレジスタに書き込まれる。なお、読出し書き込み制
御信号Ｒ／■はＨレベルで読出し、Ｌレベルで書き込み
動作となる。
ータを書き込む場合及びレジスタからデータを読み出す
場合は、第３図に示すようにＣＰＵからアドレス選択信
号ＡＤが出力されるとともにチップセレクト信号Ｃ８が
Ｌレベルとなる。そして、この状態でレジスタに読出し
書き込み制御信号Ｒ／■が入力され、さらにＬレベルの
データストローブ信号ＤＳが入力されると、選択された
アドレスのデータＤがレジスタからデータバス上に読み
出され、あるいはデータバス上に設定されていたデータ
Ｄがレジスタに書き込まれる。なお、読出し書き込み制
御信号Ｒ／■はＨレベルで読出し、Ｌレベルで書き込み
動作となる。
「８０系」のデータアクセス方式で例えばレジスタにデ
ータを書き込む場合及びレジスタからデータを読み出す
場合は、第４図に示すようにＣＰＵからアドレス選択信
号ＡＤが出力されるとともにチップセレクト信号Ｃ８が
Ｌレベルとなる。そして、この状態でレジスタにＬレベ
ルの読出し信号ＲＤが入力されると選択されたアドレス
のデータＤがデータバス上に読み出される。また、レジ
スタにＬレベルの書き込み信号ＷＲが入力されるとデー
タバス上に設定されたデータＤが選択されたアドレスに
書き込まれる。
ータを書き込む場合及びレジスタからデータを読み出す
場合は、第４図に示すようにＣＰＵからアドレス選択信
号ＡＤが出力されるとともにチップセレクト信号Ｃ８が
Ｌレベルとなる。そして、この状態でレジスタにＬレベ
ルの読出し信号ＲＤが入力されると選択されたアドレス
のデータＤがデータバス上に読み出される。また、レジ
スタにＬレベルの書き込み信号ＷＲが入力されるとデー
タバス上に設定されたデータＤが選択されたアドレスに
書き込まれる。
このように「６８系」では書き込み読出し制御信号Ｒ／
■とデータストローブ信号ＤＳに基づいて書き込み及び
読出し動作か行われ、「８０系」〔発明が解決しようと
する課題〕 従って、システム設計を行う場合、使用するＣＰＵのデ
ータアクセス方式に適合した周辺ＬＳＩを使用する必要
がある。また、ＣＰＵに対しアクセス方式の異なる周辺
ＬＳＩを使用する場合にはＣＰＵと周辺ＬＳＩとの間に
アクセス方式の変換機能を備えた外部回路を介在させる
必要があるため、工数が増大するとともにコストも上昇
する。
■とデータストローブ信号ＤＳに基づいて書き込み及び
読出し動作か行われ、「８０系」〔発明が解決しようと
する課題〕 従って、システム設計を行う場合、使用するＣＰＵのデ
ータアクセス方式に適合した周辺ＬＳＩを使用する必要
がある。また、ＣＰＵに対しアクセス方式の異なる周辺
ＬＳＩを使用する場合にはＣＰＵと周辺ＬＳＩとの間に
アクセス方式の変換機能を備えた外部回路を介在させる
必要があるため、工数が増大するとともにコストも上昇
する。
一方、周辺ＬＳＩを供給する側から見ると各アクセス方
式に適合した２種類のＬＳＩを製造する必要があるとい
う問題点もある。
式に適合した２種類のＬＳＩを製造する必要があるとい
う問題点もある。
この発明の目的は、外部回路を接続することなく複数の
アクセス方式に適合可能とする半導体集積回路を提供す
るにある。
アクセス方式に適合可能とする半導体集積回路を提供す
るにある。
第１図は本発明の原理説明図である。すなわち、集積回
路５はアクセス方式の異なる複数種のアクセス信号Ａ１
〜Ａｎを外部から入力される切り換え信号Ｇに基づいて
当該集積回路５に適合するアクセス信号８１〜Ｂｍに変
換して出力するアクセス信号変換回路６を内部回路とし
て備えている。
路５はアクセス方式の異なる複数種のアクセス信号Ａ１
〜Ａｎを外部から入力される切り換え信号Ｇに基づいて
当該集積回路５に適合するアクセス信号８１〜Ｂｍに変
換して出力するアクセス信号変換回路６を内部回路とし
て備えている。
集積回路５に入力されるアクセス信号Ａ１〜Ａｎはアク
セス信号変換回路６に入力され、アクセス信号変換回路
６はアクセス信号Ａ１〜Ａｎを切り換え信号Ｇに基づい
て集積回路５の内部回路に適合するアクセス信号Ｂｌ−
Ｂｍに変換して出力する。
セス信号変換回路６に入力され、アクセス信号変換回路
６はアクセス信号Ａ１〜Ａｎを切り換え信号Ｇに基づい
て集積回路５の内部回路に適合するアクセス信号Ｂｌ−
Ｂｍに変換して出力する。
以下、この発明を具体化した一実施例を説明する。
第２図はＣＰＵの周辺回路としてデータの書き込み及び
読出しを行うレジスタＲの入力部分に設けられるアクセ
ス方式変換回路を示す。
読出しを行うレジスタＲの入力部分に設けられるアクセ
ス方式変換回路を示す。
すなわち、第一の入力端子ＴＩは「６８系」のデータス
トローブ信号ＤＳあるいは「８０系」の読出し信号ＲＤ
が入力されるものであり、第二の入力端子Ｔ２は「６８
系ｊの読出し書き込み制御信号Ｒ／■あるいは「８０系
」の書き込み信号ＷＲが入力されるものであり、第三の
入力端子Ｔ３は入力信号のアクセス方式が１６８系」で
あるかｒ８０系」であるかを区別する切り換え信号Ｇが
入力されるものであり、［６８系ｊの場合にはＬレベル
、「８０系」の場合にはＨレベルの指令信号が入力され
るようになっている。第四の入力端子Ｔ４は「６８系」
及び「８０系」においてチップセレクト信号Ｃ８が入力
されるものである。
トローブ信号ＤＳあるいは「８０系」の読出し信号ＲＤ
が入力されるものであり、第二の入力端子Ｔ２は「６８
系ｊの読出し書き込み制御信号Ｒ／■あるいは「８０系
」の書き込み信号ＷＲが入力されるものであり、第三の
入力端子Ｔ３は入力信号のアクセス方式が１６８系」で
あるかｒ８０系」であるかを区別する切り換え信号Ｇが
入力されるものであり、［６８系ｊの場合にはＬレベル
、「８０系」の場合にはＨレベルの指令信号が入力され
るようになっている。第四の入力端子Ｔ４は「６８系」
及び「８０系」においてチップセレクト信号Ｃ８が入力
されるものである。
第一の入力端子ＴＩは第一のＮＯＲ回路１ａの一方の入
力端子に接続されるとともにＦＯＲ（ｅｘｃｌｕｓｉｖ
ｅ ＯＲ）回路２の一方の入力端子に接続されている。
力端子に接続されるとともにＦＯＲ（ｅｘｃｌｕｓｉｖ
ｅ ＯＲ）回路２の一方の入力端子に接続されている。
第二の入力端子Ｔ２は第二のＮＯＲ回路ｌｂの入力端子
に接続されるとともに第一のインバータ３ａを介して前
記第一のＮＯＲ回路１ａの他方の入力端子に接続されて
いる。
に接続されるとともに第一のインバータ３ａを介して前
記第一のＮＯＲ回路１ａの他方の入力端子に接続されて
いる。
第三の入力端子Ｔ３はＥＯＲ回路２の他方の入力端子に
接続され、第四の入力端子Ｔ４は第二のインバータ３ｂ
の入力端子に接続されている。
接続され、第四の入力端子Ｔ４は第二のインバータ３ｂ
の入力端子に接続されている。
前記第一のＮＯＲ回路１ａの出力端子は第一のＮＡＮＤ
回路４ａの一方の入力端子に接続され、前記ＦＯＲ回路
２の出力端子は第二のＮＯＲ回路１ｂの他方の入力端子
に接続され、その第二のＮＯＲ回路１ｂの出力端子は第
二のＮＡＮＤ回路４ｂの一方の入力端子に接続され、第
二のインバータ３ｂの出力端子は第−及び第二のＮＡＮ
Ｄ回路４ａ、４ｂの他方の入力端子に接続されている。
回路４ａの一方の入力端子に接続され、前記ＦＯＲ回路
２の出力端子は第二のＮＯＲ回路１ｂの他方の入力端子
に接続され、その第二のＮＯＲ回路１ｂの出力端子は第
二のＮＡＮＤ回路４ｂの一方の入力端子に接続され、第
二のインバータ３ｂの出力端子は第−及び第二のＮＡＮ
Ｄ回路４ａ、４ｂの他方の入力端子に接続されている。
そして、第−及び第二のＮＡＮＤ回路４ａ、４ｂの出力
端子から出力信号ＩＲＤ、ＩＷＲがそれぞれ出力され、
この出力信号ＩＲＤがＬレベルとなるとこのレジスタＲ
の内部回路はその出力信号ＩＲＤを読出し信号として認
識し、出力信号ＩＷＲがＬレベルとなると内部回路はそ
の出力信号「ＷＲを書き込み信号として認識するように
なっている。
端子から出力信号ＩＲＤ、ＩＷＲがそれぞれ出力され、
この出力信号ＩＲＤがＬレベルとなるとこのレジスタＲ
の内部回路はその出力信号ＩＲＤを読出し信号として認
識し、出力信号ＩＷＲがＬレベルとなると内部回路はそ
の出力信号「ＷＲを書き込み信号として認識するように
なっている。
次に、上記のように構成されたアクセス方式変換回路の
作用を説明する。
作用を説明する。
さて、このレジスタＲは第５図に示す入出力真理値７に
基づいて動作する。すなわち、「６８系」のアクセス方
式で使用する場合を説明すると、この場合には入力端子
Ｔ３にＬレベルの切り換え信号Ｇが外部より入力される
。そして、まず入力端子Ｔ４に入力されるチップセレク
ト信号Ｃ８がＨレベルであると、第二のインバータ３ｂ
を介してＮＡＮＤ回路４ａ、４ｂにＬレベルの信号が入
力されるので、両ＮＡＮＤ回路４ａ、４ｂの出力信号は
ともにＨレベルとなるため、読出し及び書き込み動作は
行われない。
基づいて動作する。すなわち、「６８系」のアクセス方
式で使用する場合を説明すると、この場合には入力端子
Ｔ３にＬレベルの切り換え信号Ｇが外部より入力される
。そして、まず入力端子Ｔ４に入力されるチップセレク
ト信号Ｃ８がＨレベルであると、第二のインバータ３ｂ
を介してＮＡＮＤ回路４ａ、４ｂにＬレベルの信号が入
力されるので、両ＮＡＮＤ回路４ａ、４ｂの出力信号は
ともにＨレベルとなるため、読出し及び書き込み動作は
行われない。
チップセレクト信号Ｃ８がＬレベルとなるとＮＡＮＤ回
路４ａ、４ｂの出力信号はＮＯＲ回路ｌａ、ｌｂの出力
信号に基づいて決まる。すなわち、入力端子Ｔ２にＨレ
ベルの読出し信号Ｒ／■が入力されると同時に入力端子
Ｔ１にＬレベルのデータストローブ信号ＤＳが入力され
ると、第一（７）ＮＯＲ回路１ａはＨレベルの信号を第
一のＮＡＮＤ回路４ａに出力し、第二のＮＯＲ回路１ｂ
はＬレベルの信号を第二のＮＡＮＤ回路４ｂに出力する
ため、第一のＮＡＮＤ回路４ａの出力信号■ＲＤはＬレ
ベルとなって読出し信号が出力され、第二のＮＡＮＤＯ
Ｏ路４ｂの出力信号ＩＷＲはＩ−（レベルとなって書き
込み信号は出力されない。
路４ａ、４ｂの出力信号はＮＯＲ回路ｌａ、ｌｂの出力
信号に基づいて決まる。すなわち、入力端子Ｔ２にＨレ
ベルの読出し信号Ｒ／■が入力されると同時に入力端子
Ｔ１にＬレベルのデータストローブ信号ＤＳが入力され
ると、第一（７）ＮＯＲ回路１ａはＨレベルの信号を第
一のＮＡＮＤ回路４ａに出力し、第二のＮＯＲ回路１ｂ
はＬレベルの信号を第二のＮＡＮＤ回路４ｂに出力する
ため、第一のＮＡＮＤ回路４ａの出力信号■ＲＤはＬレ
ベルとなって読出し信号が出力され、第二のＮＡＮＤＯ
Ｏ路４ｂの出力信号ＩＷＲはＩ−（レベルとなって書き
込み信号は出力されない。
一方、入力端子Ｔ２にＬレベルの書き込み信号Ｒ／■が
入力されると同時に入力端子ＴＩにＬレベルのデータス
トローブ信号ＤＳが入力されると、第一のＮＯＲ回路１
ａはＬレベルの信号を第一のＮＡＮＤ回路４ａに出力し
、第二のＮＯＲ回路］ｂはＨレベルの信号を第二のＮＡ
ＮＤ回路４ｂに出力するため、第一のＮＡＮＤ回路４ａ
の出力信号ＩＲＤはＨレベルとなって読出し信号は出力
されず、第二のＮＡＮＤ回路４ｂの出力信号ＩＷＲはＬ
レベルとなって書き込み信号が出力される。
入力されると同時に入力端子ＴＩにＬレベルのデータス
トローブ信号ＤＳが入力されると、第一のＮＯＲ回路１
ａはＬレベルの信号を第一のＮＡＮＤ回路４ａに出力し
、第二のＮＯＲ回路］ｂはＨレベルの信号を第二のＮＡ
ＮＤ回路４ｂに出力するため、第一のＮＡＮＤ回路４ａ
の出力信号ＩＲＤはＨレベルとなって読出し信号は出力
されず、第二のＮＡＮＤ回路４ｂの出力信号ＩＷＲはＬ
レベルとなって書き込み信号が出力される。
そして、入力端子Ｔｌ、Ｔ２に上記の組合せ以外の入力
信号が入力される場合にはＮＡＮＤ回路４ベルとなり、
読出し信号及び書き込み信号が出力されることはない。
信号が入力される場合にはＮＡＮＤ回路４ベルとなり、
読出し信号及び書き込み信号が出力されることはない。
次に、このレジスタＲを「８０系」のアクセス方式で使
用する場合を説明すると、この場合には入力端子Ｔ３に
Ｈレベルの切り換え信号Ｇを外部より入力する。そして
、まず入力端子Ｔ４に入力されるチップセレクト信号Ｃ
８がＨレベルであると、前記「６８系」の場合と同様に
第二のインバータ３ｂを介してＮＡＮＤ回路４ａ、４ｂ
にＬレベルの信号が入力されるので、両ＮＡＮＤ回路４
ａ、４ｂの出力信号はともにＨレベルとなるため、読出
し及び書き込み動作は行われない。
用する場合を説明すると、この場合には入力端子Ｔ３に
Ｈレベルの切り換え信号Ｇを外部より入力する。そして
、まず入力端子Ｔ４に入力されるチップセレクト信号Ｃ
８がＨレベルであると、前記「６８系」の場合と同様に
第二のインバータ３ｂを介してＮＡＮＤ回路４ａ、４ｂ
にＬレベルの信号が入力されるので、両ＮＡＮＤ回路４
ａ、４ｂの出力信号はともにＨレベルとなるため、読出
し及び書き込み動作は行われない。
チップセレクト信号Ｃ８がＬレベルとなるとＮＡＮＤ回
路４ａ、４ｂの出力信号はＮＯＲ回路ｌａ、ｌｂの出力
信号に基づいて決まる。すなわち、入力端子ＴｌにＬレ
ベルの読出し信号ＲＤが入力されると同時に入力端子Ｔ
２にＨレベルの信号が入力されると、第一のＮＯＲ回路
１ａはＨレベルの信号を第一のＮＡＮＤ回路４ａに出力
し、第二のＮＯＲ回路１ｂはＬレベルの信号を第二のＮ
ＡＮＤ回路４ｂに出力するため、第一のＮＡＮＤ回路４
ａの出力信号ＩＲＤはＬレベルとなって読出し信号が出
力され、第二のＮＡＮＤ回路４ｂの出力信号ＩＷＲはＨ
レベルとなって書き込み信号は出力されない。
路４ａ、４ｂの出力信号はＮＯＲ回路ｌａ、ｌｂの出力
信号に基づいて決まる。すなわち、入力端子ＴｌにＬレ
ベルの読出し信号ＲＤが入力されると同時に入力端子Ｔ
２にＨレベルの信号が入力されると、第一のＮＯＲ回路
１ａはＨレベルの信号を第一のＮＡＮＤ回路４ａに出力
し、第二のＮＯＲ回路１ｂはＬレベルの信号を第二のＮ
ＡＮＤ回路４ｂに出力するため、第一のＮＡＮＤ回路４
ａの出力信号ＩＲＤはＬレベルとなって読出し信号が出
力され、第二のＮＡＮＤ回路４ｂの出力信号ＩＷＲはＨ
レベルとなって書き込み信号は出力されない。
一方、入力端子Ｔ２にＬレベルの書き込み信号ＷＲが入
力されると同時に入力端子ＴＩにＨレベルの信号が入力
されると、第一のＮＯＲ回路１ａはＬレベルの信号を第
一のＮＡＮＤ回路４ａに出力し、第二のＮＯＲ回路ｔｂ
はＨレベルの信号を第二のＮＡＮＤ回路４ｂに出力する
ため、第一のＮＡＮＤ回路４ａの出力信号ＩＲＤはＨレ
ベルとなって読出し信号は出力されず、第二のＮＡＮＤ
回路４ｂの出力信号ＩＷＲはＬレベルとなって書き込み
信号が出力される。そして、入力端子Ｔｌ。
力されると同時に入力端子ＴＩにＨレベルの信号が入力
されると、第一のＮＯＲ回路１ａはＬレベルの信号を第
一のＮＡＮＤ回路４ａに出力し、第二のＮＯＲ回路ｔｂ
はＨレベルの信号を第二のＮＡＮＤ回路４ｂに出力する
ため、第一のＮＡＮＤ回路４ａの出力信号ＩＲＤはＨレ
ベルとなって読出し信号は出力されず、第二のＮＡＮＤ
回路４ｂの出力信号ＩＷＲはＬレベルとなって書き込み
信号が出力される。そして、入力端子Ｔｌ。
Ｔ２に上記の組合せ以外の入力信号が入力される場合に
はＮＡＮＤ回路４ａ、４ｂの出力信号ＩＲＤ、ＩＷＲは
すべてＨレベルとなり、読出し信号及び書き込み信号が
出力されることはない。
はＮＡＮＤ回路４ａ、４ｂの出力信号ＩＲＤ、ＩＷＲは
すべてＨレベルとなり、読出し信号及び書き込み信号が
出力されることはない。
以上のようにこのレジスタＲでは、入力端子Ｔ３の切り
換え信号Ｇを切り換えることにより「６８系」の読出し
書き込み信号Ｒ／■とデータストローブ信号ＤＳ及び「
８０系」の読出し信号ＲＤと書き込み信号ＷＲにより内
部回路に自動的に読出し信号ＩＲＤあるいは書き込み信
号ＩＷＲを出力することができる。
換え信号Ｇを切り換えることにより「６８系」の読出し
書き込み信号Ｒ／■とデータストローブ信号ＤＳ及び「
８０系」の読出し信号ＲＤと書き込み信号ＷＲにより内
部回路に自動的に読出し信号ＩＲＤあるいは書き込み信
号ＩＷＲを出力することができる。
従って、このレジスタＲは「６８系］及び「８０系」の
いずれのアクセス方式のＣＰＵに対しても周辺回路とし
て接続することができるため、ＣＰＵとこのレジスタＲ
との間にアクセス方式を変換するための外部回路を接続
する必要はない。
いずれのアクセス方式のＣＰＵに対しても周辺回路とし
て接続することができるため、ＣＰＵとこのレジスタＲ
との間にアクセス方式を変換するための外部回路を接続
する必要はない。
以上詳述したように、この発明は外部回路を接続するこ
となく複数のアクセス方式に適合可能とする半導体集積
回路を提供することができる優れた効果を発揮する。
となく複数のアクセス方式に適合可能とする半導体集積
回路を提供することができる優れた効果を発揮する。
第１図は本発明の原理説明図、
第２図は本発明の一実施例を示す回路図、第３図は「６
８系」のアクセス方式によるレジスタの入出力動作図、 第４図は「８０系」のアクセス方式によるレジスタの入
出力動作図、 第５図は一実施例の回路の入出力真理値を示す説明図で
ある。 図中、 ５は集積回路、 ６はアクセス信号変換回路、 Ａ Ｉ＝Ａｎ、 Ｂ ｌ−Ｂｍはアクセス信号、Ｇは
切り換え信号 Ｒ／■は読出し書き込み制御信号、 ＲＤは読出し信号、 ＷＲは書き込み信号である。 図 本発明の原理説明図 図 本発明の一実施例を示す回路図 ｂ
８系」のアクセス方式によるレジスタの入出力動作図、 第４図は「８０系」のアクセス方式によるレジスタの入
出力動作図、 第５図は一実施例の回路の入出力真理値を示す説明図で
ある。 図中、 ５は集積回路、 ６はアクセス信号変換回路、 Ａ Ｉ＝Ａｎ、 Ｂ ｌ−Ｂｍはアクセス信号、Ｇは
切り換え信号 Ｒ／■は読出し書き込み制御信号、 ＲＤは読出し信号、 ＷＲは書き込み信号である。 図 本発明の原理説明図 図 本発明の一実施例を示す回路図 ｂ
Claims (1)
- 【特許請求の範囲】 １、処理装置からアクセスされる周辺の半導体集積回路
であって、 前記処理装置から当該集積回路にアクセスするためのア
クセス方式の異なる複数種のアクセス信号（Ａｌ〜Ａｎ
）を外部から入力される切り換え信号（■）に基づいて
当該集積回路（５）に適合するアクセス信号（Ｂｌ〜Ｂ
ｍ）に変換して出力するアクセス信号変換回路（６）を
内部回路として備えたことを特徴とする半導体集積回路
。 ２、前記アクセス方式は書き込み及び読出しを指示する
信号が入力信号（Ｒ／■）のレベルの状態に応じて得ら
れる第一のアクセス方式と、前記書き込み及び読出しを
指示する信号がそれぞれ異なる入力信号（■、■）とし
て入力する第二のアクセス方式であり、前記アクセス信
号変換回路（６）は前記切り換え信号（Ｇ）に基づいて
前記それぞれ異なる入力信号に対応するそれぞれ異なる
出力信号を出力する第一のモードと、前記第一のアクセ
ス方式の入力信号を前記それぞれ異なる出力信号に変換
して出力する第二のモードとを有するように構成されて
いることを特徴とする請求項１記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2135658A JP2975638B2 (ja) | 1990-05-25 | 1990-05-25 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2135658A JP2975638B2 (ja) | 1990-05-25 | 1990-05-25 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0430390A true JPH0430390A (ja) | 1992-02-03 |
| JP2975638B2 JP2975638B2 (ja) | 1999-11-10 |
Family
ID=15156925
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2135658A Expired - Lifetime JP2975638B2 (ja) | 1990-05-25 | 1990-05-25 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2975638B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1768252A1 (en) * | 2004-07-07 | 2007-03-28 | Hitachi, Ltd. | Motor controlling device for mounting on vehicle |
-
1990
- 1990-05-25 JP JP2135658A patent/JP2975638B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1768252A1 (en) * | 2004-07-07 | 2007-03-28 | Hitachi, Ltd. | Motor controlling device for mounting on vehicle |
| EP1768252A4 (en) * | 2004-07-07 | 2009-01-07 | Hitachi Ltd | ENGINE CONTROL DEVICE FOR MOUNTING ON A VEHICLE |
| US7560886B2 (en) | 2004-07-07 | 2009-07-14 | Hitachi, Ltd. | Motor controlling device for mounting on vehicle |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2975638B2 (ja) | 1999-11-10 |
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