JPH0330043A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0330043A JPH0330043A JP16572089A JP16572089A JPH0330043A JP H0330043 A JPH0330043 A JP H0330043A JP 16572089 A JP16572089 A JP 16572089A JP 16572089 A JP16572089 A JP 16572089A JP H0330043 A JPH0330043 A JP H0330043A
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- bits
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- 239000004065 semiconductor Substances 0.000 title claims description 25
- 230000002093 peripheral effect Effects 0.000 claims abstract description 47
- 238000006243 chemical reaction Methods 0.000 description 14
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 3
- ULFUTCYGWMQVIO-PCVRPHSVSA-N [(6s,8r,9s,10r,13s,14s,17r)-17-acetyl-6,10,13-trimethyl-3-oxo-2,6,7,8,9,11,12,14,15,16-decahydro-1h-cyclopenta[a]phenanthren-17-yl] acetate;[(8r,9s,13s,14s,17s)-3-hydroxy-13-methyl-6,7,8,9,11,12,14,15,16,17-decahydrocyclopenta[a]phenanthren-17-yl] pentano Chemical compound C1CC2=CC(O)=CC=C2[C@@H]2[C@@H]1[C@@H]1CC[C@H](OC(=O)CCCC)[C@@]1(C)CC2.C([C@@]12C)CC(=O)C=C1[C@@H](C)C[C@@H]1[C@@H]2CC[C@]2(C)[C@@](OC(C)=O)(C(C)=O)CC[C@H]21 ULFUTCYGWMQVIO-PCVRPHSVSA-N 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
従来の技術 （第４図）発明が解決し
ようとする課題 課題を解決するための手段 作用 実施例 本発明の第１実施例 （第１、２図）本発明の第
２実施例 （第３図）発明の効果 〔概要〕 半導体集積回路装置に関し、 バッファ回路を挿入することなく、多数の周辺ＬＳＩを
中央処理部に直接接続することのできる半導体集積回路
装置を提供することを目的とし、所定のピントを有する
アドレスバスが接続される中央処理部と、該中央処理部
に接続され、内部にレジスタを有する複数の周辺ＬＳＩ
とを備え、前記中央処理部と前記周辺ＬＳＩとの間に前
記内部レジスタを選択するレジスタ選択信号を生或する
アドレス生成手段を設け、該アドレス生成手段は、前記
アドレスバスの所定ビットに基づいて連続したアドレス
が割り当てられるよう符号化されたデコード回路を有す
るように構或する。
ようとする課題 課題を解決するための手段 作用 実施例 本発明の第１実施例 （第１、２図）本発明の第
２実施例 （第３図）発明の効果 〔概要〕 半導体集積回路装置に関し、 バッファ回路を挿入することなく、多数の周辺ＬＳＩを
中央処理部に直接接続することのできる半導体集積回路
装置を提供することを目的とし、所定のピントを有する
アドレスバスが接続される中央処理部と、該中央処理部
に接続され、内部にレジスタを有する複数の周辺ＬＳＩ
とを備え、前記中央処理部と前記周辺ＬＳＩとの間に前
記内部レジスタを選択するレジスタ選択信号を生或する
アドレス生成手段を設け、該アドレス生成手段は、前記
アドレスバスの所定ビットに基づいて連続したアドレス
が割り当てられるよう符号化されたデコード回路を有す
るように構或する。
本発明は、半導体集積回路装置に関し、詳しくは、中央
処理部（以下、ＣＰＵという）に周辺ＬＳＩが複数個接
続された半導体集積回路装置に係り、特に、バソファ回
路を設けなくても多数の周辺ＬＳＩをＣＰＵに直接接続
できるようにした半導体集積回路装置に関する。
処理部（以下、ＣＰＵという）に周辺ＬＳＩが複数個接
続された半導体集積回路装置に係り、特に、バソファ回
路を設けなくても多数の周辺ＬＳＩをＣＰＵに直接接続
できるようにした半導体集積回路装置に関する。
一般に、ＣＰＵにはシリアルインターフェース、パラレ
ルインターフェース等の周辺ＬＳＩが複数接続されてお
り、これら周辺ＬＳＩは、通常、内部に制御レジスタ等
のレジスタを持っている．例えば、周辺ＬＳＩとしてシ
リアルインターフェースに着目すると、シリアノレイン
クーフェースには内部にデータをシリアルに送るための
書き込みレジスタ、シリアルに入ってくるデータを読み
込むためのリードレジスタおよびシリアルにデータを入
れるフォーマントを決めるための制御レジスタがある。
ルインターフェース等の周辺ＬＳＩが複数接続されてお
り、これら周辺ＬＳＩは、通常、内部に制御レジスタ等
のレジスタを持っている．例えば、周辺ＬＳＩとしてシ
リアルインターフェースに着目すると、シリアノレイン
クーフェースには内部にデータをシリアルに送るための
書き込みレジスタ、シリアルに入ってくるデータを読み
込むためのリードレジスタおよびシリアルにデータを入
れるフォーマントを決めるための制御レジスタがある。
周辺ＬＳＩは種々の機能を有するレジスタを複数個持っ
ており、１つのレジスタに対してアドレスは１つづつ割
り当てられる。
ており、１つのレジスタに対してアドレスは１つづつ割
り当てられる。
従来のこの種のｃｐｕに周辺ＬＳＩが複数個接続された
半導体集積回路装置としては、例えば第４図に示すよう
なものがある。第４図において、１は半導体集積回路、
２はＣＰＵであり、ｃｐｕ２には周辺ＬＳＩ３〜６が所
定のバスを介して接続されている。すなわち、ＣＰＵ２
の最下位ビソトＡＯを除くアドレスバスＡｎ−ＡＩはア
ドレスデコーダ７に接続され、アドレスデコーダ７でデ
コードされた後周辺ＬＳＩ３〜６を選択するチソプセレ
クトＣＳとして各周辺ＬＳＩ３〜６に出力される。また
、ＣＰＵ２のアドレスバスの最下位ビン｝ＡＯは純２進
数が用いられ、周辺ＬＳＩ３〜６の内部レジスタ（図示
せず）に接続され、レジスタセレクトＲＳとしてアドレ
スバスの下位ビットＡＯをデコードして連続するアドレ
ス（例えば、“０．１” ”２．３”４．５″ “６．
７”）に割り当て周辺ＬＳＩ３〜６の中にある２つの内
部レジスタをセレクトする。ＣＰＵ２のデータパスＤ８
〜ＤＯは周辺ＬＳＩ３〜６にそれぞれ接続されている。
半導体集積回路装置としては、例えば第４図に示すよう
なものがある。第４図において、１は半導体集積回路、
２はＣＰＵであり、ｃｐｕ２には周辺ＬＳＩ３〜６が所
定のバスを介して接続されている。すなわち、ＣＰＵ２
の最下位ビソトＡＯを除くアドレスバスＡｎ−ＡＩはア
ドレスデコーダ７に接続され、アドレスデコーダ７でデ
コードされた後周辺ＬＳＩ３〜６を選択するチソプセレ
クトＣＳとして各周辺ＬＳＩ３〜６に出力される。また
、ＣＰＵ２のアドレスバスの最下位ビン｝ＡＯは純２進
数が用いられ、周辺ＬＳＩ３〜６の内部レジスタ（図示
せず）に接続され、レジスタセレクトＲＳとしてアドレ
スバスの下位ビットＡＯをデコードして連続するアドレ
ス（例えば、“０．１” ”２．３”４．５″ “６．
７”）に割り当て周辺ＬＳＩ３〜６の中にある２つの内
部レジスタをセレクトする。ＣＰＵ２のデータパスＤ８
〜ＤＯは周辺ＬＳＩ３〜６にそれぞれ接続されている。
したがって、ＣＰＵ２アドレスの最下位ビットＡＯを除
く上位のビソｔ−Ａｎ〜Ａｌによりアドレスデコーダ７
でアドレスデコードして周辺ＬＳ１３〜６を区別すると
ともに、最下位ビン｝ＡＯを用いて周辺ＬＳＩ３〜６の
内部レジスタを切り換え、ＣＰＵ２から出力されたデー
タは切り換えられた内部レジスタに記憶される。
く上位のビソｔ−Ａｎ〜Ａｌによりアドレスデコーダ７
でアドレスデコードして周辺ＬＳ１３〜６を区別すると
ともに、最下位ビン｝ＡＯを用いて周辺ＬＳＩ３〜６の
内部レジスタを切り換え、ＣＰＵ２から出力されたデー
タは切り換えられた内部レジスタに記憶される。
しかしながら、このような従来の半導体集積回路装置に
あっては、ＣＰＵに周辺ＬＳＩが複数接続されている場
合、アドレスバスの最下位ビフトＬＳＢのみが全ての周
辺ＬＳＩに接続されることから、ＬＳＢの電流負荷のみ
が増大し、ファンアウトの制限によって接続できる周辺
ＬＳＩの個数が制限されるという問題点があった。ファ
ンアウトの制限はＣＰＵの出力側にバソファ回路を挿入
することにより回避することができるが、バフファ回路
を設けることによりコストアップを招来する。
あっては、ＣＰＵに周辺ＬＳＩが複数接続されている場
合、アドレスバスの最下位ビフトＬＳＢのみが全ての周
辺ＬＳＩに接続されることから、ＬＳＢの電流負荷のみ
が増大し、ファンアウトの制限によって接続できる周辺
ＬＳＩの個数が制限されるという問題点があった。ファ
ンアウトの制限はＣＰＵの出力側にバソファ回路を挿入
することにより回避することができるが、バフファ回路
を設けることによりコストアップを招来する。
そこで本発明は、バッファ回路を挿入することなく、多
数の周辺ＬＳＩをＣＰＵに直接接続することのできる半
導体集積回路装置を提供することを目的としている。
数の周辺ＬＳＩをＣＰＵに直接接続することのできる半
導体集積回路装置を提供することを目的としている。
本発明による半導体集積回路装置は上記目的達成のため
、所定のビットを有するアドレスバスが接続される中央
処理部と、該中央処理部に接続され、内部にレジスタを
有する複数の周辺ＬＳＩとを備え、前記中央処理部と前
記周辺ＬＳＩとの間に前記内部レジスタを選択するレジ
スタ選択信号を生或するアドレス生威手段を設け、該ア
ドレス生成手段は、前記アドレスバスの所定ビソトに基
づいて連続したアドレスが割り当てられるよう符号化さ
れたデコード回路を有している。
、所定のビットを有するアドレスバスが接続される中央
処理部と、該中央処理部に接続され、内部にレジスタを
有する複数の周辺ＬＳＩとを備え、前記中央処理部と前
記周辺ＬＳＩとの間に前記内部レジスタを選択するレジ
スタ選択信号を生或するアドレス生威手段を設け、該ア
ドレス生成手段は、前記アドレスバスの所定ビソトに基
づいて連続したアドレスが割り当てられるよう符号化さ
れたデコード回路を有している。
〔作用〕
本発明は、ＣＰＵと複数の周辺ＬＳＩとの間にＣＰＵの
アドレスバスの所定ビットに基づいて連続したアドレス
が割り当てられる符号が与えられるアドレス生成手段が
設けられる。
アドレスバスの所定ビットに基づいて連続したアドレス
が割り当てられる符号が与えられるアドレス生成手段が
設けられる。
したがって、連続したアドレスをデコードするに際し、
ＬＳＢのみを用いることなく、アドレスを純２進数でな
い符号にすることによって、ＬＳＢ以外のビットでもア
ドレスがデコードでき、バンファ回路を設けることなく
内部レジスタを有する多数の周辺ＬＳＩを接続すること
ができる。
ＬＳＢのみを用いることなく、アドレスを純２進数でな
い符号にすることによって、ＬＳＢ以外のビットでもア
ドレスがデコードでき、バンファ回路を設けることなく
内部レジスタを有する多数の周辺ＬＳＩを接続すること
ができる。
以下、本発明を図面に基づいて説明する。
第１、２図は本発明に係る半導体集積回路装置の第ｌ実
施例を示す図であり、純２進数アドレスをグレイコード
若しくは所定のコード（コードＡ）に変換する回路を備
えた半導体集積回路装置に適用した例である。
施例を示す図であり、純２進数アドレスをグレイコード
若しくは所定のコード（コードＡ）に変換する回路を備
えた半導体集積回路装置に適用した例である。
まず、ｔｌ或を説明する。第１図において、１１は半導
体集積回路（半導体集積回路装置）、ｌ２はＣＰＵ（中
央処理部）であり、ＣＰＵ１２には符号変換回路（アド
レス生成手段） １３およびデコーダ１４を経由して１
ビットのレジスタセレクトＲＳを有する周辺ＬＳＩ１５
〜ｌ７が接続されている。ＣＰＵ１２からのアドレス下
位３ビットＡ２〜ＡＯは符号変換回路１３によりグレイ
コードによるアドレスＡ２′、ＡＩ’、ＡＯ’に符号変
換され、それぞれ周辺ＬＳＩ１５〜１７のＲＳに接続さ
れる。これにより３個の周辺ＬＳＩを接続することがで
きる。各周辺ＬＳＩ１５〜ｌ７には２つの連続したアド
レスが使用されることから３つの周辺ＬＳＩ１５〜１７
のＲＳを切り換えるためにはビットＡ２〜ＡＯを用いて
計６つのアドレスが使用される。符号変換回路ｌ３は、
ＣＰＵ１２の純２進数アドレスを後述する符号に変換す
るためのもので、メモリ回路や論理回路によって実現可
能である。また、ＣＰＵ１２自体をＡＳＩＣで作ること
によりこの符号変換回路ｌ３をＣＰＵ１２に組み込むこ
とによって省略してもよい。
体集積回路（半導体集積回路装置）、ｌ２はＣＰＵ（中
央処理部）であり、ＣＰＵ１２には符号変換回路（アド
レス生成手段） １３およびデコーダ１４を経由して１
ビットのレジスタセレクトＲＳを有する周辺ＬＳＩ１５
〜ｌ７が接続されている。ＣＰＵ１２からのアドレス下
位３ビットＡ２〜ＡＯは符号変換回路１３によりグレイ
コードによるアドレスＡ２′、ＡＩ’、ＡＯ’に符号変
換され、それぞれ周辺ＬＳＩ１５〜１７のＲＳに接続さ
れる。これにより３個の周辺ＬＳＩを接続することがで
きる。各周辺ＬＳＩ１５〜ｌ７には２つの連続したアド
レスが使用されることから３つの周辺ＬＳＩ１５〜１７
のＲＳを切り換えるためにはビットＡ２〜ＡＯを用いて
計６つのアドレスが使用される。符号変換回路ｌ３は、
ＣＰＵ１２の純２進数アドレスを後述する符号に変換す
るためのもので、メモリ回路や論理回路によって実現可
能である。また、ＣＰＵ１２自体をＡＳＩＣで作ること
によりこの符号変換回路ｌ３をＣＰＵ１２に組み込むこ
とによって省略してもよい。
上記第１図に示す回路接続を実現するための符号例とし
て、第１表および第２表に示すようなグレイコードやコ
ードＡなどが考えられる。第１表中、楕円で囲まれた部
分がレジスタ・セレクトとなる。グレイコードやコード
Ａを作戒するデコーダ回路は論理回路によって容易に構
成することができる。
て、第１表および第２表に示すようなグレイコードやコ
ードＡなどが考えられる。第１表中、楕円で囲まれた部
分がレジスタ・セレクトとなる。グレイコードやコード
Ａを作戒するデコーダ回路は論理回路によって容易に構
成することができる。
（本頁、以下余白）
第 １ 表
第 ２ 表
したがって、第１図に示すようにＣＰＵ１２のアドレス
の符号を符号変換回路１３により純２進数でない符号に
することによってＬＳＢ以外のビットでもアドレスがデ
コードでき、バソファ回路を設けることなく多数の周辺
ＬＳＩ１５〜ｌ７をＣＰＵ１２に直接接続することがで
きる。純２進数でない符号生成方法は種々のものがある
が、例えば隣り合うアドレスが１ビットしか違わないグ
レイコード（Ｇｒａｙ ｃｏｄｅ）を用いてもよい。ア
ドレスが３ビットの場合には第１表の楕円で囲んだ部分
に示すような変化点をとることができる。グレイコード
の場合は符号変換回路ｌ３として既成のデコード回路を
使用することができる利点があるが、グレイコードを用
いると第１表のアドレス１およびアドレス７に示すよう
に何も使っていない箇所が存在することになる。そこで
コードＡのように符号変換用の所定のコードを用意する
ようにすればより有利なものとなる。また、ダレイコー
ドの場合は符号変換回路１３経由後のアドレスをデコー
ダｌ４に入力する必要があるが、コードＡという専用の
符号変換コードを作威する符号変換回路ｌ３を用いる場
合には第２図に示すようにビソトＡ２〜ＡＯのみを符号
変換回路ｌ３に接続すればよく、従来の回路接続を大幅
に変えずに済むという効果もある．第３図は本発明に係
る半導体集積回路装置の第２実施例を示す図であり、本
実施例はアドレスバスの下位４ビットを使用して周辺Ｌ
ＳＩを４つ接続した例である。
の符号を符号変換回路１３により純２進数でない符号に
することによってＬＳＢ以外のビットでもアドレスがデ
コードでき、バソファ回路を設けることなく多数の周辺
ＬＳＩ１５〜ｌ７をＣＰＵ１２に直接接続することがで
きる。純２進数でない符号生成方法は種々のものがある
が、例えば隣り合うアドレスが１ビットしか違わないグ
レイコード（Ｇｒａｙ ｃｏｄｅ）を用いてもよい。ア
ドレスが３ビットの場合には第１表の楕円で囲んだ部分
に示すような変化点をとることができる。グレイコード
の場合は符号変換回路ｌ３として既成のデコード回路を
使用することができる利点があるが、グレイコードを用
いると第１表のアドレス１およびアドレス７に示すよう
に何も使っていない箇所が存在することになる。そこで
コードＡのように符号変換用の所定のコードを用意する
ようにすればより有利なものとなる。また、ダレイコー
ドの場合は符号変換回路１３経由後のアドレスをデコー
ダｌ４に入力する必要があるが、コードＡという専用の
符号変換コードを作威する符号変換回路ｌ３を用いる場
合には第２図に示すようにビソトＡ２〜ＡＯのみを符号
変換回路ｌ３に接続すればよく、従来の回路接続を大幅
に変えずに済むという効果もある．第３図は本発明に係
る半導体集積回路装置の第２実施例を示す図であり、本
実施例はアドレスバスの下位４ビットを使用して周辺Ｌ
ＳＩを４つ接続した例である。
第３図において、２ｌは半導体集積回路（半導体集積回
路装置）、２２はＣＰＵ （中央処理部）であり、ＣＰ
Ｕ２２のアドレスの下位ビットＡｔ，ＡＯを除く上位ビ
ット，Ａｎ−Ａ２はデコーダ２３に接続され、デコーダ
２３でデコードされて２ビットのレジスタセレクトＲＳ
Ｏ、ＲＳＩを有する周辺ＬＳＩ２４〜２７を選択するチ
ップセレクトＣＳとして各周辺ＬＳＩ２４〜２７に出力
される。また、アドレスの下位４ビッ｝Ａ３〜ＡＯは符
号変換回路（アドレス生威手段〉２８に接続され、符号
変換回路２８で第３表および第４表に示す符号に変換さ
れて第３表中楕円で囲まれた部分をレジスタセレクトＲ
ＳＯ、ＲＳＩとして周辺ＬＳＩ２４〜２７に出力される
。
路装置）、２２はＣＰＵ （中央処理部）であり、ＣＰ
Ｕ２２のアドレスの下位ビットＡｔ，ＡＯを除く上位ビ
ット，Ａｎ−Ａ２はデコーダ２３に接続され、デコーダ
２３でデコードされて２ビットのレジスタセレクトＲＳ
Ｏ、ＲＳＩを有する周辺ＬＳＩ２４〜２７を選択するチ
ップセレクトＣＳとして各周辺ＬＳＩ２４〜２７に出力
される。また、アドレスの下位４ビッ｝Ａ３〜ＡＯは符
号変換回路（アドレス生威手段〉２８に接続され、符号
変換回路２８で第３表および第４表に示す符号に変換さ
れて第３表中楕円で囲まれた部分をレジスタセレクトＲ
ＳＯ、ＲＳＩとして周辺ＬＳＩ２４〜２７に出力される
。
周辺ＬＳＩ２４〜２７の内部の２つのレジスタはこのレ
ジスタセレクトによりセレクトされる。
ジスタセレクトによりセレクトされる。
第３表は第３図に示すように、周辺ＬＳＩ２４〜２７の
レジスタ・セレクトが各２ビットの場合であり、１本の
アドレス線に２つのＲＳを接続し、合計で４個のＬＳＩ
が接続できる、また、第４表は周辺ＬＳＩ２４〜２７の
レジスタ・セレクトが各１ビットの場合であって、この
場合は１本のアドレス線にそれぞれ２つのＬＳＩのＲＳ
を接続でき、合計で８個のＬＳＩが接続できる。
レジスタ・セレクトが各２ビットの場合であり、１本の
アドレス線に２つのＲＳを接続し、合計で４個のＬＳＩ
が接続できる、また、第４表は周辺ＬＳＩ２４〜２７の
レジスタ・セレクトが各１ビットの場合であって、この
場合は１本のアドレス線にそれぞれ２つのＬＳＩのＲＳ
を接続でき、合計で８個のＬＳＩが接続できる。
第４表
第３表
ＬＳＩ■ＬＳＩ■ＬＳＩ■ＬＳＩ■
従来例ではアドレスが純２進数であるため、連続したア
ドレスをデコードするためには、ＬＳＢが必要となって
おり、ＬＳＢの負荷のみが増大していた。これに対し、
本実施例では、アドレスを′４＠２進数でない符号にす
ることによって、ＬＳＢでない他のビットでも連続した
アドレスがデコードできるよ・）にしている。したがっ
て、アドレスバスの任意のピントに周辺ＬＳＩのレジス
タ・セレクト端子が接続できるため、バソファ回路がな
くても多数の周辺ＬＳＩをｃｐｕに直接接続することが
できる。
ドレスをデコードするためには、ＬＳＢが必要となって
おり、ＬＳＢの負荷のみが増大していた。これに対し、
本実施例では、アドレスを′４＠２進数でない符号にす
ることによって、ＬＳＢでない他のビットでも連続した
アドレスがデコードできるよ・）にしている。したがっ
て、アドレスバスの任意のピントに周辺ＬＳＩのレジス
タ・セレクト端子が接続できるため、バソファ回路がな
くても多数の周辺ＬＳＩをｃｐｕに直接接続することが
できる。
本発明によれば、バソファ回路を挿入することなく、多
数の周辺ＬＳＩをＣＰＵに直接接続することができる。
数の周辺ＬＳＩをＣＰＵに直接接続することができる。
１５〜１７、２４〜２７・・・・・・周辺ＬＳＩ．
第１、２図は本発明に係る半導体集積回路装置の第１実
施例を示す図であり、 第１図はその全体構或図、 第２図はその他の全体構威図、 第３図は本発明に係る半導体集積回路装置の第２実施例
を示す全体構戒図、 第４図は従来の半導体集積回路装置の全体構戒図である
。 ｌ１、 １２、 ｌ３、 １４、 ２１・・・・・・半導体集積回路（半導体集積回路装置
）、 ２２・・・・・・ＣＰＵ （中央処理部）、２８・・・
・・・符号変換回路（アドレス生成手段）２３・・・・
・・デコーダ、
施例を示す図であり、 第１図はその全体構或図、 第２図はその他の全体構威図、 第３図は本発明に係る半導体集積回路装置の第２実施例
を示す全体構戒図、 第４図は従来の半導体集積回路装置の全体構戒図である
。 ｌ１、 １２、 ｌ３、 １４、 ２１・・・・・・半導体集積回路（半導体集積回路装置
）、 ２２・・・・・・ＣＰＵ （中央処理部）、２８・・・
・・・符号変換回路（アドレス生成手段）２３・・・・
・・デコーダ、
Claims (1)
- 【特許請求の範囲】 所定のビットを有するアドレスバスが接続される中央
処理部と、 該中央処理部に接続され、内部にレジスタを有する複数
の周辺ＬＳＩとを備え、 前記中央処理部と前記周辺ＬＳＩとの間に前記内部レジ
スタを選択するレジスタ選択信号を生成するアドレス生
成手段を設け、 該アドレス生成手段は、前記アドレスバスの所定ビット
に基づいて連続したアドレスが割り当てられるよう符号
化するデコード回路を有することを特徴とする半導体集
積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16572089A JPH0330043A (ja) | 1989-06-28 | 1989-06-28 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16572089A JPH0330043A (ja) | 1989-06-28 | 1989-06-28 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0330043A true JPH0330043A (ja) | 1991-02-08 |
Family
ID=15817789
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16572089A Pending JPH0330043A (ja) | 1989-06-28 | 1989-06-28 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0330043A (ja) |
-
1989
- 1989-06-28 JP JP16572089A patent/JPH0330043A/ja active Pending
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