JPH0322036A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体ｓＷｔ回路に関し、特に、予め定められ
た機能を保有する複数種類の機能モジュ−ルを備えてＷ
Ｊ威される半導体集積回路に関する．〔従来の技術〕 従来、この種の半導体集積回路（以下、ＬＳＩと略称す
る）は、第７図に３種類の機能モジスールを備えた一例
のブロック図が示されるように（実際には、これより多
くの機能モジュールが含まれているのが普通である）、
第１の機能モジュール１１と、第２の機能モジュールｌ
２と、第３の機能モジュールｌ３と、デコード回路ｌ４
と、を備えて構成される． このような構成を持つＬＳＩにおいては、試験を行う際
には、各機能モジュールを個々に分離して、各モジュー
ル毎に試験を行っている。このため、通常は、それぞれ
の機能モジュールには独自のモジュール番号が割り当て
られている。また、機能モジュール．間の相互接続も存
在するが、第７図においては、本発明と直接関係がない
ので省略している． 以下においては、第７図の従来例において、第２の機能
モジュール２を試験する場合を例にとりて、その動作を
説明をする。

最初に、試験モード設定信号１２９により、ＬＳＩを試
験モードに設定する．試験モード設定信号１２９は、第
１の機能モジュール１１．第２の機能モジュール１２、
第３の機能モジュールｌ３およびデコード回路ｌ４に入
力され、これにより、各機能モジュールは試験モードに
入り、デコード回路１４は動作状態となる。次に、コー
ド化された第１のモジュール指定信号１２７および第２
のモジュール指定信号１２８がデコード回路１４に入力
される。

第６図に示されるのは、モジュール番号とモジュール指
定のコード化信号の割り当てを示す図である．第６図に
よれば、第２の機能モジュール１２を試験する場合、入
力すべきコード化信号の値は“１０”となる（第６図よ
り明らかなように、第１のモジュール指定信号１２７は
“Ｏ”、第２のモジュール指定信号１２ｇは“１”〉．
なお、本従来例においては、前述のように、機能モジュ
ールを３涸内蔵している場合を考えているので、モジュ
ール指定信号は、第１のモジュール指定信号１２７およ
び第２のモジュール指定信号１２８の二つのモジュー？
レ指定信号が必要となる。

これらの第１のモジュール指定信号１２７および第２の
モジュール指定信号１２８は、それぞれデコード回路ｌ
４においてデコードされるが、この場合には、第２の機
能モジュール１２に対応するモジュール選択信号１３４
がアクティブとなる。このモジュール選択信号１３４は
第２の機能モジュール１２に送られ、試験すべきモジュ
ールとして、第２の機能モジュールｌ２が選択されると
ともに、第２の機能モジュール１２は、他の機能モジエ
ールとは分離される． この状態において、第２の機能モジュールｌ２に対応す
る試験信号１３１が外部より入力され、第２の機能モジ
ュールｌ２に対する試験が行われて、その試験の動作結
果に対応する試験出力信号１３７が出力され、この試験
出力信号１３７を、所定の期待値と比較することにより
、当該機能モジュールの良否が判定される。なお、機能
モジュールの期待値は、シミュレーション等により、予
め求められている，言うまでもなく、他の機能モジュー
ルについても、全く同様にして試験が行われる。

上記においては、機能モジュールが三つの場合について
説明したが、機能モジュールの数が増大するにともない
、デコード回路１４に入力される試験専用の機能モジュ
ール指定信号に対応する端子数が増大してゆく， 〔発明が解決しようとする課題〕 上述した従来のＬＳＩにおいては、内臓される機能モジ
ュールが多くなった場合、これらの機能モジュールを選
択するために使用される試験専用の端子が増大し、チッ
プの端子数を徒らに増加させてしまうという欠点がある
． また、チップ全体の端子数の制約から、前記試験専用の
端子数の増大に伴ない、本来チップ形成上必要な信号端
子を減らさざるを得なくなり、この結果、チップとして
の機能を低下させ、あるいは、端子数の多いパッケージ
に変更してチップ・コストを引上げてしまうという欠点
がある．〔課題を解決するための手段〕 本発明のＬＳＩは、所定の信号線を介して入力される信
号により、内部機能の動作または停止の状態が設定され
る複数の機能モジュールを内蔵するＬＳＩにおいて、前
記機能モジュールを被試験対象として設定するためのシ
リアル・データをパラレル・データに変換して出力する
手段と、前記パラレル・データをデコードして被試験対
象の機能モジュールを選択する信号を前記信号線を介し
て出力する手段と、を備えて構成される。

〔実施例〕

次に、本発明について図面を参照して説明する。第１図
は、本発明の第１の実施例のブロック図である。第１図
に示されるように、本実施例は、第１の機能モジュール
ｌ、第２の機能モジュール２および第３の機能モジュー
ル３を含む３種類の機能モジュールと、シフトレジスタ
４と、デコード回路５と、を備えて構成される。

第ｌ図において、ＬＳＩの機能モジュールの試験を行う
場合には、最初，試験モード設定信号（本実施例におい
ては、“１′゜レベル）　１０３が導入され、それぞれ
第１の機能モジュール１、第２の機能モジュール２、第
３の機能モジュール３、シフトレジスタ４およびデコー
ド回路５に入力される。この試験モード設定信号１０３
を受けて、各機能モジュールは試験モードに入り、シフ
トレジスタ４およびデコード回路５は動作可能状態とな
る。

一方、シフトレジスタ４には、クロック信号１０１とシ
リアル機能モジュール設定信号１０２が入力される，シ
リアル機能モジュール設定信号１０２は、前記３種類の
機能モジュールの内より試験対象の機能モジュールを選
択するモジュール番号を含む設定信号であり、シフトレ
ジスタ４には、被試験機能モジュールに対応するモジュ
ール番号が、クロック信号１０ｌに同期して、８ビット
構成でＬＳＢ　＠からシリアルに入力される。例えば、
機能モジュールの番号が“５　（１０進）”である場合
には、”１，０，１，Ｏ．Ｏ，Ｏ，Ｏ，Ｏ″の順で入力
される。この場合におけるクロック信号１０１およびシ
リアル機能モジュール設定信号１０２のタイミング図を
、第２図＜ａ＞および（ｂ）に　示す。

従って、シリアル機能モジュール設定信号１０２および
クロック信号１０１の入力により、２５６個の機能モジ
ュールを選択することが可能である。

シリアル機能モジスール設定信号１０２は、シフトレジ
スタ４においてパラレル設定信号１０７に変換され、デ
コード回路５に転送される．パラレル設定信号１０７は
デコード回路５においてデコードされ、第１、第２およ
び第３の三つの機能モージュール選択信号１０８，１０
９および１１０が出力されて、それぞれ対応する第１，
第２および第３の機能モジュール１．２および３に入力
される。この場合、シリアル機能モジュール設定信号１
０２により設定される選択対象の機能モジュールに対応
する機能モジュール選択信号のみがアクティブとなり、
当該機能モジュールが選択される。

例えば、第２の機能モジュール（モジュール番号は“２
　（１０進）”〉２を選択する場合には、シリアル機能
モジュール設定信号１０２におけるモジュール番号を、
“０，１，Ｏ，Ｏ．Ｏ，Ｏ，０，０“の順で入力すると
、デコード回路５から出力される第２の機能モジュール
選択信号１０９のみがアクティブとなり、第２の機能モ
ジュール２が選択され、分離されて試験可能状態となる
．この場合における動作タイミング図は、第３図（ａ）
．（ｂ）．（ｃ），（ｄ），（ｅ）および（ｆ）に示さ
れるとおりである。

上述のように、第２の機能モジュール２が選択され分離
された状態において、第２の機能モジュール２に対応す
る試験信号１０５が入力され、第２の機能モジュール２
における動作試験が行われ、その試験結果が試験出力信
号１１２として出力される。この試験出力信号１１２を
所定の期待値と比較照合することにより、第２の機能モ
ジュール２の良否が判定される。

以下、シリアル機能モジュール設定信号１０２における
モジュール番号を変更することにより、同様の方法で各
機能モジュールの試験を行うことができる．ここで重要
なことは、シフトレジスタ４に入力される試験専用の線
が３本で済むということであり、機能モジュール数の増
に対しては、シリアルａＸモジュール指定信号のビット
数をふやすことにより、対応が可能ということである。

次に、本発明の第２の実施例について説明する。第４図
は、本発明の第２の実施例のブロック図である．第４図
に示されるように、本実施例は、第■の機能モジュール
６、第２の機能モジュール７および第３の機能モジュー
ル８を含む３種類の機能モジュールと、シフトレジスタ
９と、デコード回路１０と、を備えて構戒される．第４
図において、シフトレジスタ９には，クロック信号１１
４とシリアル機能モジスール設定信号１１５が入力され
、シフトレジスタ９からはパラレル設定信号１２０と試
験モード設定信号１１６が出力される．本実施例の第１
の実施例と異なる点は、シフトレジスタ９からは、パラ
レル設定信号１２０に加えて試験モード設定信号１１６
が併せて出力されることである。

本実施例においては、シリアル機能モジュール設定信号
１１５の入力フォーマットは、機能モジュール選択用の
モジュール番号に割り当てられるビットの外に、試験モ
ード設定用として割り当てられる１ビットが、最初のビ
・ソトとして付加されており、全体として９ビットで構
戒されている。この試験モード犠定用のビットを“１”
とすることにより試験モードが設定される．一例として
、モジュール番号“５”の機能モジュールを選択する場
合のクロック信号ｌ１４，シリアル機能モジュール設定
信号１１５および試験モード設定信号１１６のタイミン
グ図を、第５図（ａ），（ｂ）および（Ｃ）に　示す。

シフトレジスタ９から出力される試験モード設定信号（
“１”レベル）ｌ１６は、それぞれ第１の機能モジュー
ル６、第２の機能モジュール７、第３の機能モジュール
８およびデコード回路ＩＯに入力され、各機能モジュー
ルは試験モードに入り、デコード回路１０は動作可能状
態となる。

デコード回路１０においては、パラレル設定信号１２０
がデコードされ、第１、第２および第３の三つの機能モ
ージュール選択信号１２１，１２２および１２３が出力
されて、それぞれ対応する第１，第２および第３の機能
モジュール１，２および３に入力される。この場合、シ
リアル機能モジュール設定信号１１５により設定される
選択対象の機能モジュールに対応する機能モジュール選
択信号のみがアクティブとなり、当該機能モジュールが
選択される。これ以降の動作については、第１の実施例
の場合と同様である。なお、本実施例の場合においては
、シフトレジスタ９に入力される試験専用の線数は２本
に集約される。

〔発明の効果〕

以上、詳細に説明したように、本発明は、外部信号によ
り、内部機能の動作または停止を設定することのできる
複数の機能モジュールを内蔵するＬＳＩに適用されて、
前記機能モジュールの数が多い場合においても試験に要
する端子数をふやす必要がなく、チップ・コストを削減
することができるとともに、ＬＳＩにおけるパッケージ
と内臓する機能モジュールの数を最適化することができ
るという効果がある．

【図面の簡単な説明】

第ｌ図は、本発明の第１の実施例のブロック図、第２図
（ａ）および（ｂ）は、前記第１の実施例における試験
用入力信号のタイミング図、第３図（ａ），（ｂ）．（
ｃ）．（ｄ）．（ｅ）および（ｆ）は、前記第１の実施
例における機能モジュールの選択分離動作を示すタイミ
ング図、第４図は本発明の第２の実施例のブロック図、
第５図（ａ）．（ｂ）および（Ｃ）は、前記第２の実施
例における試験用入力信号のタイミング図、第６図は従
来のＬＳＩにおけるモジュール番号のコード化信号割当
図、第７図は従来のＬＳＩのブロック図である．

Claims (1)

【特許請求の範囲】
1. 所定の信号線を介して入力される信号により、内部機能
   の動作または停止の状態が設定される複数の機能モジュ
   ールを内蔵する半導体集積回路において、前記機能モジ
   ュールを被試験対象として設定するためのシリアル・デ
   ータをパラレル・データに変換する手段と、前記パラレ
   ル・データをデコードして被試験対象の機能モジュール
   を選択する信号を前記信号線を介して出力する手段と、
   を備えることを特徴とする半導体集積回路。