JPS5845589A - 停電時の時計機能補償回路 - Google Patents
停電時の時計機能補償回路Info
- Publication number
- JPS5845589A JPS5845589A JP56142524A JP14252481A JPS5845589A JP S5845589 A JPS5845589 A JP S5845589A JP 56142524 A JP56142524 A JP 56142524A JP 14252481 A JP14252481 A JP 14252481A JP S5845589 A JPS5845589 A JP S5845589A
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- JP
- Japan
- Prior art keywords
- cpu
- clock
- power failure
- counter
- power
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G04—HOROLOGY
- G04G—ELECTRONIC TIME-PIECES
- G04G19/00—Electric power supply circuits specially adapted for use in electronic time-pieces
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Electric Clocks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は記録計等に用いて最適な停電時の時計機能補償
回路に関するものである。
回路に関するものである。
温度測定等に用いられる記録計は、時間を一方の座標軸
として用いているため、記録の途中で停電があると、時
計回路の時刻表示が遅れることになり記録内容が狂って
しまうという問題点がある。
として用いているため、記録の途中で停電があると、時
計回路の時刻表示が遅れることになり記録内容が狂って
しまうという問題点がある。
こうした問題点を克服するためには、別途電池を用意し
ておき、停電時に時計回路の電源として用いれば良いの
であるが１時計機能をｃｐｕのプログラムによ多構成し
ている記録計の場合には、 ｃｐｕ全体を作動させる必
要があることがら大容量の電池を用いることになる。従
って、この場合は記録計が大形とな多重量が増すことに
なるため、コスト上昇が避けられないばかシか、携帯形
の記録計にとっては最も重要な小形・軽量化に逆行する
ことになるという問題がある。
ておき、停電時に時計回路の電源として用いれば良いの
であるが１時計機能をｃｐｕのプログラムによ多構成し
ている記録計の場合には、 ｃｐｕ全体を作動させる必
要があることがら大容量の電池を用いることになる。従
って、この場合は記録計が大形とな多重量が増すことに
なるため、コスト上昇が避けられないばかシか、携帯形
の記録計にとっては最も重要な小形・軽量化に逆行する
ことになるという問題がある。
本発明は以上のような点に鑑みて成されたものであり、
時計機能をｅｐｕのプログラムにより構成している機器
において、クロックパルス発振器と、該クロックツ４ル
ス発振器のクロックパルスを停電時を起点として計数す
るカウンタと、停電直前の時刻を記憶するメモリと、を
停電時において電池によシ作動させる構成とすることに
ょシ、小容量の電池で長時間に渡って停電時の時計機能
を補償することができる回路を提供することを目的とす
るものである。
時計機能をｅｐｕのプログラムにより構成している機器
において、クロックパルス発振器と、該クロックツ４ル
ス発振器のクロックパルスを停電時を起点として計数す
るカウンタと、停電直前の時刻を記憶するメモリと、を
停電時において電池によシ作動させる構成とすることに
ょシ、小容量の電池で長時間に渡って停電時の時計機能
を補償することができる回路を提供することを目的とす
るものである。
次に、本発明を図示の一実施例について説明する。
第１図は本発明に係る回路が用いられているデノタル記
録計の斜視図であり、第２図は同回路ブロック図である
。
録計の斜視図であり、第２図は同回路ブロック図である
。
図中１は携帯形デジタル記録計の外筐であシ、この外筺
１の前面Ａ？ネル２には表示部３とプリンタ部４とスイ
ッチ部５が設けられている。また上記外筐ｌの両側面に
おける前面・ぞネル２の近傍にはハンドルＨの基部が枢
着されておシ、このハンドルＨは携帯時の取手と設置時
のアングル調整杆としての機能を有している。
１の前面Ａ？ネル２には表示部３とプリンタ部４とスイ
ッチ部５が設けられている。また上記外筐ｌの両側面に
おける前面・ぞネル２の近傍にはハンドルＨの基部が枢
着されておシ、このハンドルＨは携帯時の取手と設置時
のアングル調整杆としての機能を有している。
さらに上記外筐１内には、第２図に示すように各所に設
置されたセンサよシ送られてくるアナ、ログ入力信号を
順次切り換える入力切換ユニット６と、この入力切換ユ
ニット６により切シ換えられた入力信号が加えられるア
ナログ信号処理ユニット７と、該アナログ信号処理ユニ
ット７からの出力信号がデータバス８を介して伝達され
るデジタル回路ユニット９が設けられており、上記アナ
ログ信号処理ユニット７は、増幅器１０とアナログ−デ
ジタル変換器１１と制御回路１３とで構成されている。
置されたセンサよシ送られてくるアナ、ログ入力信号を
順次切り換える入力切換ユニット６と、この入力切換ユ
ニット６により切シ換えられた入力信号が加えられるア
ナログ信号処理ユニット７と、該アナログ信号処理ユニ
ット７からの出力信号がデータバス８を介して伝達され
るデジタル回路ユニット９が設けられており、上記アナ
ログ信号処理ユニット７は、増幅器１０とアナログ−デ
ジタル変換器１１と制御回路１３とで構成されている。
マタ、上記デジタル回路ユニット９は、パスバッファ回
路１４と、ｃｐｕ １５と１本発明に係る時計機能補償
回路１６とを有しており、このデジタル回路ユニット９
は前記データバス８を介して、前記表示部３と、プリン
タ部４及びサーマルプリンタ４ａと、スイッチ部５と相
互に接続されている。また、上記ｃｐｕ １５は、クロ
ック・やルス信号を入力してプログラムにより時計機能
を構成していると共に、リニアライブ、アラーム等の機
能を有し、さらに前記表示部３．プリンタ部４．入力切
換ユニット６の制御を行うコントロール機能等を有して
いる。
路１４と、ｃｐｕ １５と１本発明に係る時計機能補償
回路１６とを有しており、このデジタル回路ユニット９
は前記データバス８を介して、前記表示部３と、プリン
タ部４及びサーマルプリンタ４ａと、スイッチ部５と相
互に接続されている。また、上記ｃｐｕ １５は、クロ
ック・やルス信号を入力してプログラムにより時計機能
を構成していると共に、リニアライブ、アラーム等の機
能を有し、さらに前記表示部３．プリンタ部４．入力切
換ユニット６の制御を行うコントロール機能等を有して
いる。
上記本発明に係る時計機能補償回路の一実施例を第３図
について説明すると、図中１７は上記ｃｐｕ １５に加
えるクロックパルスを発生するクロック・ぐルス発振器
であり、１８はこのクロックツぐルス発振器１７の出力
を計数するカウンタである。
について説明すると、図中１７は上記ｃｐｕ １５に加
えるクロックパルスを発生するクロック・ぐルス発振器
であり、１８はこのクロックツぐルス発振器１７の出力
を計数するカウンタである。
このカウンタ１７にはｃｐｕ １５からリセット信号が
加えられており、またｃｐｕ １５により得られた時刻
は順次メモＩＪ １９に加えられている。このメモＩＪ
１９は、 ｃｐｕ １５からの時刻情報のうち最新の
ものを記憶するように設定されておシ、該メモリ１９と
上記発振器１７及びカウンタ１８は。
加えられており、またｃｐｕ １５により得られた時刻
は順次メモＩＪ １９に加えられている。このメモＩＪ
１９は、 ｃｐｕ １５からの時刻情報のうち最新の
ものを記憶するように設定されておシ、該メモリ１９と
上記発振器１７及びカウンタ１８は。
ｃｐｕ １５の動作電源の停止時に電池２０により動作
電源が確保される構成とされている。なお、この実施例
では上記電池２０として単３乾電池を３本直列に接続し
て用いており、最大１８時間の停電に対処できる構成と
されている。
電源が確保される構成とされている。なお、この実施例
では上記電池２０として単３乾電池を３本直列に接続し
て用いており、最大１８時間の停電に対処できる構成と
されている。
次に、上述した構成による時計機能補償回路１６の作用
を説明する。
を説明する。
まず、電源が正常で通常の記録動作が行われている際に
は、クロックツ４ルス発振器１７からのクロック・やル
スはｃｐｕ １５に入力されて、該ｃｐｕ１５のプログ
ラムにより時計が実現されている。このｃｐｕ １５に
よる時計はデータバス８を介して表示部３及びプリンタ
部４に加えられ、表示若しくは記録が行われる。このｃ
ｐｕ １５の作動時には該ｃｐｕ １５からカウンタ１
８ヘリセット信号が常時加えられているので、ｃｐｕ
１５の作動時におけるカウンタ１８は常にゼロにリセッ
トされている。
は、クロックツ４ルス発振器１７からのクロック・やル
スはｃｐｕ １５に入力されて、該ｃｐｕ１５のプログ
ラムにより時計が実現されている。このｃｐｕ １５に
よる時計はデータバス８を介して表示部３及びプリンタ
部４に加えられ、表示若しくは記録が行われる。このｃ
ｐｕ １５の作動時には該ｃｐｕ １５からカウンタ１
８ヘリセット信号が常時加えられているので、ｃｐｕ
１５の作動時におけるカウンタ１８は常にゼロにリセッ
トされている。
また、ｃｐｕ １５で計数され、得られた時刻情報のう
ち最新のものがメモリ１９により逐次記憶されており、
この状態で停電が発生し計器電源が落ちると、ｅｐｕ
１５の作動は停止するが、発振器１７とカウンタ１８と
メモリ１９の作動電源はバッテリ２０に切り換えられる
。従って、ｃｐｕ １５からカウンタ１８へ加えられて
いたリセット信号は停止し、停電と同時にカウンタ１８
は、発振器１７からのクロック・やルスの計数を始める
。
ち最新のものがメモリ１９により逐次記憶されており、
この状態で停電が発生し計器電源が落ちると、ｅｐｕ
１５の作動は停止するが、発振器１７とカウンタ１８と
メモリ１９の作動電源はバッテリ２０に切り換えられる
。従って、ｃｐｕ １５からカウンタ１８へ加えられて
いたリセット信号は停止し、停電と同時にカウンタ１８
は、発振器１７からのクロック・やルスの計数を始める
。
こうし・て停電の間はその停電時間に対応する計数値が
カウンタ１８に存在することになり、復電して計器電源
が回復するとｃｐｕ １５が動作を始め、該ｃｐｕ １
５は、まず最初にメモＩＪ １９に残っている停電直前
の時刻を読み出し停電時の時刻をゾリツタ部４で記録す
る。次にカラ／り１８の計数値を読み出して、上記停電
直前の時刻にそのカラ／り１８より得られた停電時間分
を加えて、現在の正確な時刻を得る。これにより時計の
修正が自動的に行われ、時計をセットし直す必要がない
ものとなっており、こうして得られた現在の時刻はプリ
ンタ部４によシ記録される。また、前記メモリ１９に警
報設定値等の各種の設定値を記憶させておけば、復電後
は自動的に記録動作が再開される。
カウンタ１８に存在することになり、復電して計器電源
が回復するとｃｐｕ １５が動作を始め、該ｃｐｕ １
５は、まず最初にメモＩＪ １９に残っている停電直前
の時刻を読み出し停電時の時刻をゾリツタ部４で記録す
る。次にカラ／り１８の計数値を読み出して、上記停電
直前の時刻にそのカラ／り１８より得られた停電時間分
を加えて、現在の正確な時刻を得る。これにより時計の
修正が自動的に行われ、時計をセットし直す必要がない
ものとなっており、こうして得られた現在の時刻はプリ
ンタ部４によシ記録される。また、前記メモリ１９に警
報設定値等の各種の設定値を記憶させておけば、復電後
は自動的に記録動作が再開される。
以上説明したように本発明によれば、クロックパルス発
振器と、該クロック・ぐルス発振器のクロック・ぐルス
を停電時を起点として計数するカウンタと、停電直前の
時刻を記憶するメモリと、を停電時において電池により
作動させる構成としたので、小容量の電池で長時間に渡
って停電時の時計機能が補償される効果がある。従って
復電後の時計をセットし直す手間が省け・ると共に、復
電後に正確な記録動作を自動的に再開される効果があシ
、電力事情の悪い地区でも無人測定・記録を行うことが
可能となる効果がある。
振器と、該クロック・ぐルス発振器のクロック・ぐルス
を停電時を起点として計数するカウンタと、停電直前の
時刻を記憶するメモリと、を停電時において電池により
作動させる構成としたので、小容量の電池で長時間に渡
って停電時の時計機能が補償される効果がある。従って
復電後の時計をセットし直す手間が省け・ると共に、復
電後に正確な記録動作を自動的に再開される効果があシ
、電力事情の悪い地区でも無人測定・記録を行うことが
可能となる効果がある。
第１図は本発明に係る回路が用いられているデジタル記
録計の斜視図、第２図は同記録計の回路ブロック図、第
３図は本発明に係る時計機能補償回路を示す回路ブロッ
ク図である。
録計の斜視図、第２図は同記録計の回路ブロック図、第
３図は本発明に係る時計機能補償回路を示す回路ブロッ
ク図である。
１５・・・ｃｐｕ、１６・・・時計機能補償回路、１７
・・・クロックパルス発振器、１８・・・カウンタ、１
９・・・メモリ。
・・・クロックパルス発振器、１８・・・カウンタ、１
９・・・メモリ。
特許出願人 株式会社千野製作所
代理人・弁理士 西 村 教 光１′１
Claims (1)
- 時計機能をｅｐｕのプログラムにより構成している電子
機器に用いられる停電時の時計機能補償回路であって、
上記ｃｐｕにより得られた時刻情報のうち最新のものを
記憶するように設定されているメモリと、クロックパル
ス発振器と、該クロックパルス発振器のクロックツ４ル
スを計数するカウンタと、上記ｃｐｕの作動電源の停止
時に上記メモリとクロック・母ルス発振器とカウンタの
動作電源となる電池と、を具備しておシ、上記カウンタ
は上記ｃｐｕの作動時には常にｅｐｕよりリセット信号
が加えられてゼロにリセットされる構成とされたことを
特徴とする停電時の時計機能補償回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56142524A JPS5845589A (ja) | 1981-09-11 | 1981-09-11 | 停電時の時計機能補償回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56142524A JPS5845589A (ja) | 1981-09-11 | 1981-09-11 | 停電時の時計機能補償回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5845589A true JPS5845589A (ja) | 1983-03-16 |
Family
ID=15317355
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56142524A Pending JPS5845589A (ja) | 1981-09-11 | 1981-09-11 | 停電時の時計機能補償回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5845589A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6053875A (ja) * | 1983-09-05 | 1985-03-27 | Fujitsu Ltd | 時刻情報管理装置 |
| US4557606A (en) * | 1983-02-09 | 1985-12-10 | Diehl Gmbh & Co. | Power line-operated electronic time-clock |
| US4602165A (en) * | 1985-02-25 | 1986-07-22 | Rosenberg Richard W | Switch assembly for maintaining an electric time switch clock synchronized with real time |
| CH665077GA3 (ja) * | 1986-10-15 | 1988-04-29 | ||
| JP2014194357A (ja) * | 2013-03-28 | 2014-10-09 | Kubota Corp | 作業機のデータ管理装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS554422B2 (ja) * | 1972-07-03 | 1980-01-30 | ||
| JPS5569086A (en) * | 1978-11-17 | 1980-05-24 | Matsushita Electric Ind Co Ltd | Timer circuit |
| JPS5655887A (en) * | 1979-10-13 | 1981-05-16 | Akai Electric Co Ltd | Time-compensating method for timer in power failure |
-
1981
- 1981-09-11 JP JP56142524A patent/JPS5845589A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS554422B2 (ja) * | 1972-07-03 | 1980-01-30 | ||
| JPS5569086A (en) * | 1978-11-17 | 1980-05-24 | Matsushita Electric Ind Co Ltd | Timer circuit |
| JPS5655887A (en) * | 1979-10-13 | 1981-05-16 | Akai Electric Co Ltd | Time-compensating method for timer in power failure |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4557606A (en) * | 1983-02-09 | 1985-12-10 | Diehl Gmbh & Co. | Power line-operated electronic time-clock |
| JPS6053875A (ja) * | 1983-09-05 | 1985-03-27 | Fujitsu Ltd | 時刻情報管理装置 |
| JPH0260152B2 (ja) * | 1983-09-05 | 1990-12-14 | Fujitsu Ltd | |
| US4602165A (en) * | 1985-02-25 | 1986-07-22 | Rosenberg Richard W | Switch assembly for maintaining an electric time switch clock synchronized with real time |
| CH665077GA3 (ja) * | 1986-10-15 | 1988-04-29 | ||
| JP2014194357A (ja) * | 2013-03-28 | 2014-10-09 | Kubota Corp | 作業機のデータ管理装置 |
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