JPS58205395A - リモ−トコントロ−ル装置 - Google Patents
リモ−トコントロ−ル装置Info
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- JPS58205395A JPS58205395A JP57088402A JP8840282A JPS58205395A JP S58205395 A JPS58205395 A JP S58205395A JP 57088402 A JP57088402 A JP 57088402A JP 8840282 A JP8840282 A JP 8840282A JP S58205395 A JPS58205395 A JP S58205395A
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- input
- output
- tape recorder
- tuner
- microcomputer
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q9/00—Arrangements in telecontrol or telemetry systems for selectively calling a substation from a main station, in which substation desired apparatus is selected for applying a control signal thereto or for obtaining measured values therefrom
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
- H04B1/06—Receivers
- H04B1/16—Circuits
- H04B1/20—Circuits for coupling gramophone pick-up, recorder output, or microphone to receiver
- H04B1/202—Circuits for coupling gramophone pick-up, recorder output, or microphone to receiver by remote control
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はチューナ、テープレコーダ、アンプ等複数の装
置間で互いに制御を行うす毫−トコントロール装置に関
し、特に任意の装置間で双方向性の制御を簡単な構成で
できるよ５Ｋしたものであ一般に、チューナ、テープレ
コーダ、アンプ等の装置間で互いに制御を行なうものと
してＩｔ図乃至第４図に示すものが提案されている。こ
の第１図及び第２図において、（１）、（２）及び（３
）は夫々チューナ、テープレコーダ及びスピーカが接続
されたアンプを示し、これらチューナ（１）、テープレ
コーダ（２）及びアンプ（３）は制御部としてマイクロ
コンピュータ（１す、（２−１）及び（３ａ）を夫々内
蔵している。
置間で互いに制御を行うす毫−トコントロール装置に関
し、特に任意の装置間で双方向性の制御を簡単な構成で
できるよ５Ｋしたものであ一般に、チューナ、テープレ
コーダ、アンプ等の装置間で互いに制御を行なうものと
してＩｔ図乃至第４図に示すものが提案されている。こ
の第１図及び第２図において、（１）、（２）及び（３
）は夫々チューナ、テープレコーダ及びスピーカが接続
されたアンプを示し、これらチューナ（１）、テープレ
コーダ（２）及びアンプ（３）は制御部としてマイクロ
コンピュータ（１す、（２−１）及び（３ａ）を夫々内
蔵している。
このチューナ（１１のマイクロコンピュータ（ｌａ）
ノ入出カポ・−） （ｌｂ）をデープレ；−ダ（２）の
マイクロコンピュータ（２峨の入出カポ−） （２ｂ）
ＧＣ接続１２、このマイクロコンピュータ（ｌａ）の
入出カポ−） （ｌｂ）及びマイクロコンピュータ（２
暑）の入出カポ−） （２ｂ）の接続点をアンプ（３）
のマイクロコンピュータ（３ａ）の入出カポ−） （３
ｂ）に接続する。
ノ入出カポ・−） （ｌｂ）をデープレ；−ダ（２）の
マイクロコンピュータ（２峨の入出カポ−） （２ｂ）
ＧＣ接続１２、このマイクロコンピュータ（ｌａ）の
入出カポ−） （ｌｂ）及びマイクロコンピュータ（２
暑）の入出カポ−） （２ｂ）の接続点をアンプ（３）
のマイクロコンピュータ（３ａ）の入出カポ−） （３
ｂ）に接続する。
又、１示せずもチューナ（１）からの音声信号をテープ
レコーダ（２）及びアンプ（３）に供給すると共に、テ
ーブレコ・−ダ（２）からの再生音声信号をアンプ（３
１Ｋ供給゛オる妹になされている。この様にしてなるマ
イクロコンピュータ（ｌす、 Ｃ２ｍ）及び（３ａ）は
データバス（ＩＣ） 、（２Ｃ）及び（３Ｃ）と入出カ
ポ−） （ｌｂ）。
レコーダ（２）及びアンプ（３）に供給すると共に、テ
ーブレコ・−ダ（２）からの再生音声信号をアンプ（３
１Ｋ供給゛オる妹になされている。この様にしてなるマ
イクロコンピュータ（ｌす、 Ｃ２ｍ）及び（３ａ）は
データバス（ＩＣ） 、（２Ｃ）及び（３Ｃ）と入出カ
ポ−） （ｌｂ）。
（２ｂ）及び（３ｂ）との間に夫々入出力インターフェ
ース（ｌｄ） 、 （２ｄ）及び（３ｄ）を有し、この
入出力インターフェース（ｌｄ） 、 （２ｄ）及び（
３ｄ）によりマイクロコンピュータ（１す、（２り及び
（３１）相互間で清報の父挾ができるようになされてい
る。この場合、マイクロコンピュータ（１１）の中央処
理装置（以下、ＣＰＵという）が例えば４ビツトのアク
セス単位のものであるとき、この入出力インターフェー
ス（ｌｄ）はアクセス単位４ビツトの内の１ビツト分に
尚たり、図示せずもこの入出力インターフェース（ｌｄ
）の他にアクセス単位４ピツトの内の３ビツト分に和尚
する入出力インターフェースを有し、夫々独立Ｋ（或い
は同時Ｋ）アクセスできる。これは、データバス（ＩＣ
）の所定パスからの信号なり一７リツプフロツプ針らな
るラッチ回路（ｌｅ）の信号入力端子（ｌｆ） Ｋ供給
し、このラッチ回路（ｌｅ）の信号出力端子（Ｉｇ）を
ｎチャンネルの絶縁ゲート型竜界効果トランジスタ（Ｉ
ｈ）ノグードに接続し、この絶縁ゲート型電界効果トラ
ンジスタ（１ｈ）のソースを接地し、この絶縁ゲート型
電界効果トランジスタ（ｌｈ）のドレインをｎチャンネ
ルの絶縁ゲート型電界効果トランジスタ（ｌｉ）のソー
スに接続し、この絶縁ゲート型電昇効果トランジスタ（
１１）のドレインを正の直流電圧が供給される電源端子
（１ｊ）に接続し、Ｃの絶縁ゲート型電界効果トランジ
スタ（１ｉ）のゲートをこの絶縁ゲート型電界効果トラ
ンジスタ（ｌｈ）及び（ｌｊ）の接続点に接続すると共
に、この絶縁ゲートｍｔｔａ昇効来トランジスタ（ｌｈ
）及び（１区）の接続点を人出カポ−） （ｌｂ）に接
続する。又、入出カポ・−） （ｌｂ）をインバータ回
路（ｌｋ）を介してＤ−７リツプフロツプからなるラッ
チ回路（ｌりの＠！吟大入力端子１ｍ）に接続し、この
ラッチ回路（ｌりの信号出力端子（ｉｎ）をバッファ回
路（ｌＯ）を介してデータバス（ＩＣ）の所定のパスに
接続する。（１９）及び（ｌｑ）は夫々ラッチ回路Ｃ１
６）及び（１１）のクロック信号入力端子であり、この
クロック信号入力端子（ｌｐ）及び（ｌｑ）はクロック
信号が供給されるとラッチ回路（ｌｅ）及び（ｉｌｌ）
を動作状態となすものである。尚、（ｌｈ）はラッチ回
路（ｌりとデータバス（ｌりとの間に設けたバッファ回
路（ｌＯ）を導通状態及び不導通状態となす制御信号入
力端子であり、ラッチ回路（１急）のクロック信号入力
端子（ＩＱ） Ｋ供給されるクロック信号と同期した劃
−信号が供給される。この入出力インターフェース（ｌ
ｄ）はラッチ回路（ｌｅ）のクロック信号入力端子（Ｉ
ｆ） Ｋ出力命令としてクロック信号が供給されると、
データバス（ＩＣ）からの信号が入出力ポート（ｌｂ）
Ｋ得られる。又、この入出力インターフェース（ｌｄ
）はラッチ回路（ｌ幻のクロック信号入力端子（１ｑ）
及びバッファ回路（１Ｇ）の制御信号入力端子（Ｉｆ）
に入力命令としてクロック信号及び制御信号が夫々供給
されると、入出カポ−） （ｌｂ）に供給される信号が
データバス（ｌＣ）に順次取り込まれる。尚、１イクロ
コンピユータ（２ａ）及ヒ（３ｍ）もこのマイクロコン
ピュータ（１Ｍ）と同様に構成されている。斯かる構成
によればチューナ（１）、テープレコーダ（２）及びア
ンプ（３）の夫々のマイクロ；ンピ二−タ（１ｍ） 、
（２り及び（３ｍ）は所定時間例えば１００μ８ｅｃ毎
に入出カポ−） （ｌｂ）、（２ｂ）及び（３ｂ） Ｋ
％られる信号をＣＰＵの内部のレジスタに夫々取り込み
、他の装置からスタートビットが出力されていないかど
うか監視する。そして、テープレコーダ（２）からスタ
ートビットが出力されるとチューナ（１）及びアンプ（
３）は夫々ｍ号な受は入れる側となり、テープレコーダ
（２）のマイクロコンピュータ（２りがどの装置を指定
しているかをチューナ（１）及びアンプ（３）の夫々の
マイクロコンピュータ（１ｍ）及び（３畠）が読み取り
、例えばアンプ（３）が指定されると、テープレコーダ
（２）のマイｙ ａ コｙ ヒ：ｚ−ｊ’ （２ａ）
トアンプ（３） ノマイクロコンピュータ（３ａ）との
間で情報の交換が行なわれ、この情報に従ってアンプ（
３）が制御される。
ース（ｌｄ） 、 （２ｄ）及び（３ｄ）を有し、この
入出力インターフェース（ｌｄ） 、 （２ｄ）及び（
３ｄ）によりマイクロコンピュータ（１す、（２り及び
（３１）相互間で清報の父挾ができるようになされてい
る。この場合、マイクロコンピュータ（１１）の中央処
理装置（以下、ＣＰＵという）が例えば４ビツトのアク
セス単位のものであるとき、この入出力インターフェー
ス（ｌｄ）はアクセス単位４ビツトの内の１ビツト分に
尚たり、図示せずもこの入出力インターフェース（ｌｄ
）の他にアクセス単位４ピツトの内の３ビツト分に和尚
する入出力インターフェースを有し、夫々独立Ｋ（或い
は同時Ｋ）アクセスできる。これは、データバス（ＩＣ
）の所定パスからの信号なり一７リツプフロツプ針らな
るラッチ回路（ｌｅ）の信号入力端子（ｌｆ） Ｋ供給
し、このラッチ回路（ｌｅ）の信号出力端子（Ｉｇ）を
ｎチャンネルの絶縁ゲート型竜界効果トランジスタ（Ｉ
ｈ）ノグードに接続し、この絶縁ゲート型電界効果トラ
ンジスタ（１ｈ）のソースを接地し、この絶縁ゲート型
電界効果トランジスタ（ｌｈ）のドレインをｎチャンネ
ルの絶縁ゲート型電界効果トランジスタ（ｌｉ）のソー
スに接続し、この絶縁ゲート型電昇効果トランジスタ（
１１）のドレインを正の直流電圧が供給される電源端子
（１ｊ）に接続し、Ｃの絶縁ゲート型電界効果トランジ
スタ（１ｉ）のゲートをこの絶縁ゲート型電界効果トラ
ンジスタ（ｌｈ）及び（ｌｊ）の接続点に接続すると共
に、この絶縁ゲートｍｔｔａ昇効来トランジスタ（ｌｈ
）及び（１区）の接続点を人出カポ−） （ｌｂ）に接
続する。又、入出カポ・−） （ｌｂ）をインバータ回
路（ｌｋ）を介してＤ−７リツプフロツプからなるラッ
チ回路（ｌりの＠！吟大入力端子１ｍ）に接続し、この
ラッチ回路（ｌりの信号出力端子（ｉｎ）をバッファ回
路（ｌＯ）を介してデータバス（ＩＣ）の所定のパスに
接続する。（１９）及び（ｌｑ）は夫々ラッチ回路Ｃ１
６）及び（１１）のクロック信号入力端子であり、この
クロック信号入力端子（ｌｐ）及び（ｌｑ）はクロック
信号が供給されるとラッチ回路（ｌｅ）及び（ｉｌｌ）
を動作状態となすものである。尚、（ｌｈ）はラッチ回
路（ｌりとデータバス（ｌりとの間に設けたバッファ回
路（ｌＯ）を導通状態及び不導通状態となす制御信号入
力端子であり、ラッチ回路（１急）のクロック信号入力
端子（ＩＱ） Ｋ供給されるクロック信号と同期した劃
−信号が供給される。この入出力インターフェース（ｌ
ｄ）はラッチ回路（ｌｅ）のクロック信号入力端子（Ｉ
ｆ） Ｋ出力命令としてクロック信号が供給されると、
データバス（ＩＣ）からの信号が入出力ポート（ｌｂ）
Ｋ得られる。又、この入出力インターフェース（ｌｄ
）はラッチ回路（ｌ幻のクロック信号入力端子（１ｑ）
及びバッファ回路（１Ｇ）の制御信号入力端子（Ｉｆ）
に入力命令としてクロック信号及び制御信号が夫々供給
されると、入出カポ−） （ｌｂ）に供給される信号が
データバス（ｌＣ）に順次取り込まれる。尚、１イクロ
コンピユータ（２ａ）及ヒ（３ｍ）もこのマイクロコン
ピュータ（１Ｍ）と同様に構成されている。斯かる構成
によればチューナ（１）、テープレコーダ（２）及びア
ンプ（３）の夫々のマイクロ；ンピ二−タ（１ｍ） 、
（２り及び（３ｍ）は所定時間例えば１００μ８ｅｃ毎
に入出カポ−） （ｌｂ）、（２ｂ）及び（３ｂ） Ｋ
％られる信号をＣＰＵの内部のレジスタに夫々取り込み
、他の装置からスタートビットが出力されていないかど
うか監視する。そして、テープレコーダ（２）からスタ
ートビットが出力されるとチューナ（１）及びアンプ（
３）は夫々ｍ号な受は入れる側となり、テープレコーダ
（２）のマイクロコンピュータ（２りがどの装置を指定
しているかをチューナ（１）及びアンプ（３）の夫々の
マイクロコンピュータ（１ｍ）及び（３畠）が読み取り
、例えばアンプ（３）が指定されると、テープレコーダ
（２）のマイｙ ａ コｙ ヒ：ｚ−ｊ’ （２ａ）
トアンプ（３） ノマイクロコンピュータ（３ａ）との
間で情報の交換が行なわれ、この情報に従ってアンプ（
３）が制御される。
この＠にしてなる本例において、どれか１つの装＃１例
えばチューナ（１）を使用しないで電源を切っておぎ、
１−プレコーダ（２）とアンプ（３）とを使用する１Ｍ
＆、チューナ（１）のマイクロコンピュータ（１ｍ）の
人出力インターフェース（ｌｄ）の絶縁ゲート型電界幼
果トランジスタ（ｌｊ）のドレインが接地電位即ち、入
出カポ−） （ｌｂ）が接地電位となる。
えばチューナ（１）を使用しないで電源を切っておぎ、
１−プレコーダ（２）とアンプ（３）とを使用する１Ｍ
＆、チューナ（１）のマイクロコンピュータ（１ｍ）の
人出力インターフェース（ｌｄ）の絶縁ゲート型電界幼
果トランジスタ（ｌｊ）のドレインが接地電位即ち、入
出カポ−） （ｌｂ）が接地電位となる。
使って、テープレコーダ（２）及びアンプ（３）のマイ
クロコンピュータ（２り及び（３ｍ）の入出力ボート（
２ｂ）及び（３ｂ）が接地されてしまい、テープレコー
ダ（２１とアンプ（３）との間の情報の交換即ち、制御
が小１」舵となってしまうという不都合があった。
クロコンピュータ（２り及び（３ｍ）の入出力ボート（
２ｂ）及び（３ｂ）が接地されてしまい、テープレコー
ダ（２１とアンプ（３）との間の情報の交換即ち、制御
が小１」舵となってしまうという不都合があった。
又、第３図及び第４図においては、上述例と同様にチュ
ーナ（４）、チープレ；−ダ（５）及びアンプ（６）は
夫々マイクロコンピュータ（４ｍ） 、 （５ｍ）及び
（６ｍ）を内蔵している。即ち、チューナ（４）のマイ
クロコンピュータ（４ｍ）の出力ポート（４ｂ）をテー
プレコーダ（５）のマイクロコンピュータ（５１）の入
カポ−） （５ｃ）及びアンプ（６）のマイクロコンピ
ュータ（６暑）の入カポ−） （６Ｃ）に夫々接続し、
１イクロコンピユータ（４ａ）の入カポ−） （４ｃ）
をマイクロコンピュータ（５Ｊｌ）及び（６ｇ）の出力
ポート（５ｂ）及び（６りに夫々接続すると共に、マイ
クロコンピュータ（４ａ）のシステムクロック信号端子
（４ｄ） ｔマイクロコンピュータ（５ａ）及び（６Ｍ
）の夫々のシステムクロック信号端子（５ｄ）及び（６
ｄ） Ｋ夫々接続する。この場合、チューナ（４）のマ
イクロコンピュータ（４畠）がテープレコーダ（５）及
びアンプ（６）の夫々のマイクロコンピュータ（５り及
び（６りに対してマスター＜ 以下、マスターコンピュ
ータといつ）となり、マイクロコンピュータ（５＆）及
び（６−）がスレーブ（以下、スレーブコンピュータと
いつ）となる。この４［１てなるマスターコンピュータ
（４ａ）並ヒにスレーブコンピュータ（５Ｊ１）及ヒ（
６Ｍ）の人々の入ｆｆｌカインターフェースはマスター
コンピュータ（４ａ）の大田カインターフェース（４ｅ
） ト同悼に構成されている。即ち、データバス（４ｆ
）な人出力インターフェース（４６）のデータバス（４
ｇ）を介してパラレル−シリアル変換及びシリアル−パ
ラレル変換を行なうことができるシリアルバッファ回Ｍ
（４ｈ）の信号入出力端に接続し、このシリアルバッ
ファ回路（４ｈ）のシリアル信号出力端な出力水−）
（４ｂ）に接続し、このシリア）バッファ回路（４ｈ）
のシリアル信号入力端を入カポ−） （４Ｃ）に接続す
る。このシリアルバッファ回路（４ｈ）はクロック信号
入力端子（４ｉ）に供給されるクロック信号に同期して
動作するものである。従って、データバス（４ｆ）及び
（４ｇ）を介して得られるパラレル信号を出力ポート（
４ｂ）にシリアル信号として出力するためのクロック信
号を供給するクロック４Ｍ号発生器′（図示せず）のク
ロック信号出力端子（４Ｊ）からのりシック信号をバッ
ファ回路（４ｋ）を介してクロック信号入力端子（４４
） Ｋ供給すると共に、入力ボート（４ｂ）に得られる
シリアル信号をデータバス（４ｇ）及び（４ｆ）を介し
てＣＰＵにパラレル信号として取り込むためのシステム
クロック信号が供給されるシステムクロック信号端子（
４ｄ）からのシステムクロック信号ヲバツファ回路（４
りを介してクロック信号入力端子（４１）に供給する＠
（４ｍ）及び（４ｎ）は夫々バッフ７回路（４ｋ）及
び（４１）の導通状態及び不導通状態を制御する制御信
号入力端子である。斯かる＃４成に依ればチューナ（４
）のマスターコンピュータ（４１）並びにテープレコー
ダ（５）及びアンプ（６）の夫々のスレーブコンピュー
タ（５ａ）及び（６ｍ）はシステムクロック信号が供給
されるバッファ回路を常に導通状態となし、システムク
ーツク信号端子にシステムクロック信号が供給されてい
るかどうか監視する。そして、例えばチューナ（４）か
らスタートビット及びシステムクロック信号が出力され
るとテープレコーダ（５）及びアンプ（６）は夫々信号
及びシステムクロック信号を入力ボート及びシステムク
ロック１ｇ号端子を介してシリアルバッファ回路に夫々
受は入れ、夫々のスレーブコンピュータ（５ａ） 及び
（６ａ）に割り込みを掛け、システムクロック信号によ
りシリアルバッファ回路内に取り込んだシリアルなイぎ
号なパラレル信号に変換してデータバスな介ｌ−てＣＰ
Ｕ内に夫々取り込み、チューナ（４）のマスターコンピ
ュータＣ４ｍ）がどの装置ヲ指定しているかをテープレ
コーダ（５）及びアンプ（６）の夫々のスレーブコンピ
ュータ（５Ｍ）及び（ｓａ）カ読み取り、例えばテープ
レコーダ（５）が指定されると、チューブ゛（４）のマ
スターコンピュータ（４ａ）とテープレコーダｆ５）の
スレーブコンピュータ（５１） トノ間で情報の交換が
行なわれ、この情報に従ってテープレコーダ（５）が制
御される。
ーナ（４）、チープレ；−ダ（５）及びアンプ（６）は
夫々マイクロコンピュータ（４ｍ） 、 （５ｍ）及び
（６ｍ）を内蔵している。即ち、チューナ（４）のマイ
クロコンピュータ（４ｍ）の出力ポート（４ｂ）をテー
プレコーダ（５）のマイクロコンピュータ（５１）の入
カポ−） （５ｃ）及びアンプ（６）のマイクロコンピ
ュータ（６暑）の入カポ−） （６Ｃ）に夫々接続し、
１イクロコンピユータ（４ａ）の入カポ−） （４ｃ）
をマイクロコンピュータ（５Ｊｌ）及び（６ｇ）の出力
ポート（５ｂ）及び（６りに夫々接続すると共に、マイ
クロコンピュータ（４ａ）のシステムクロック信号端子
（４ｄ） ｔマイクロコンピュータ（５ａ）及び（６Ｍ
）の夫々のシステムクロック信号端子（５ｄ）及び（６
ｄ） Ｋ夫々接続する。この場合、チューナ（４）のマ
イクロコンピュータ（４畠）がテープレコーダ（５）及
びアンプ（６）の夫々のマイクロコンピュータ（５り及
び（６りに対してマスター＜ 以下、マスターコンピュ
ータといつ）となり、マイクロコンピュータ（５＆）及
び（６−）がスレーブ（以下、スレーブコンピュータと
いつ）となる。この４［１てなるマスターコンピュータ
（４ａ）並ヒにスレーブコンピュータ（５Ｊ１）及ヒ（
６Ｍ）の人々の入ｆｆｌカインターフェースはマスター
コンピュータ（４ａ）の大田カインターフェース（４ｅ
） ト同悼に構成されている。即ち、データバス（４ｆ
）な人出力インターフェース（４６）のデータバス（４
ｇ）を介してパラレル−シリアル変換及びシリアル−パ
ラレル変換を行なうことができるシリアルバッファ回Ｍ
（４ｈ）の信号入出力端に接続し、このシリアルバッ
ファ回路（４ｈ）のシリアル信号出力端な出力水−）
（４ｂ）に接続し、このシリア）バッファ回路（４ｈ）
のシリアル信号入力端を入カポ−） （４Ｃ）に接続す
る。このシリアルバッファ回路（４ｈ）はクロック信号
入力端子（４ｉ）に供給されるクロック信号に同期して
動作するものである。従って、データバス（４ｆ）及び
（４ｇ）を介して得られるパラレル信号を出力ポート（
４ｂ）にシリアル信号として出力するためのクロック信
号を供給するクロック４Ｍ号発生器′（図示せず）のク
ロック信号出力端子（４Ｊ）からのりシック信号をバッ
ファ回路（４ｋ）を介してクロック信号入力端子（４４
） Ｋ供給すると共に、入力ボート（４ｂ）に得られる
シリアル信号をデータバス（４ｇ）及び（４ｆ）を介し
てＣＰＵにパラレル信号として取り込むためのシステム
クロック信号が供給されるシステムクロック信号端子（
４ｄ）からのシステムクロック信号ヲバツファ回路（４
りを介してクロック信号入力端子（４１）に供給する＠
（４ｍ）及び（４ｎ）は夫々バッフ７回路（４ｋ）及
び（４１）の導通状態及び不導通状態を制御する制御信
号入力端子である。斯かる＃４成に依ればチューナ（４
）のマスターコンピュータ（４１）並びにテープレコー
ダ（５）及びアンプ（６）の夫々のスレーブコンピュー
タ（５ａ）及び（６ｍ）はシステムクロック信号が供給
されるバッファ回路を常に導通状態となし、システムク
ーツク信号端子にシステムクロック信号が供給されてい
るかどうか監視する。そして、例えばチューナ（４）か
らスタートビット及びシステムクロック信号が出力され
るとテープレコーダ（５）及びアンプ（６）は夫々信号
及びシステムクロック信号を入力ボート及びシステムク
ロック１ｇ号端子を介してシリアルバッファ回路に夫々
受は入れ、夫々のスレーブコンピュータ（５ａ） 及び
（６ａ）に割り込みを掛け、システムクロック信号によ
りシリアルバッファ回路内に取り込んだシリアルなイぎ
号なパラレル信号に変換してデータバスな介ｌ−てＣＰ
Ｕ内に夫々取り込み、チューナ（４）のマスターコンピ
ュータＣ４ｍ）がどの装置ヲ指定しているかをテープレ
コーダ（５）及びアンプ（６）の夫々のスレーブコンピ
ュータ（５Ｍ）及び（ｓａ）カ読み取り、例えばテープ
レコーダ（５）が指定されると、チューブ゛（４）のマ
スターコンピュータ（４ａ）とテープレコーダｆ５）の
スレーブコンピュータ（５１） トノ間で情報の交換が
行なわれ、この情報に従ってテープレコーダ（５）が制
御される。
本例におい（は、マスターコンピュータ（４ｍ）な内蔵
したチューナ（４）以外のテープレコーダ（５）又はア
ンプ（６）を使用しないで電源を切っておいてもチュー
ナ（４）のマスターコンピュータ（４ａ）ト使用してい
る装置例えばテープレコーダ（５）のスレーブコンピュ
ータ（５ａ）との間の情報の交換即ち、制御が不可能と
なる仁とはないけれども、スレーブコンピュータ（５ｍ
）及び（６１間での情報の交挨即ち、制御ができないと
いう不都合があった。又、この様なものにあってはシリ
アル信号を取り込む或いは出力することができるマイク
ロコンピユ・−タに制限されるという不都合もあった。
したチューナ（４）以外のテープレコーダ（５）又はア
ンプ（６）を使用しないで電源を切っておいてもチュー
ナ（４）のマスターコンピュータ（４ａ）ト使用してい
る装置例えばテープレコーダ（５）のスレーブコンピュ
ータ（５ａ）との間の情報の交換即ち、制御が不可能と
なる仁とはないけれども、スレーブコンピュータ（５ｍ
）及び（６１間での情報の交挨即ち、制御ができないと
いう不都合があった。又、この様なものにあってはシリ
アル信号を取り込む或いは出力することができるマイク
ロコンピユ・−タに制限されるという不都合もあった。
本発明は斯かる点に鑑み任意の装置間で双方向性の制御
を簡単な構成でできるようにしたものである。
を簡単な構成でできるようにしたものである。
以下第５図及び第６図を参照して本発明リモートコント
ロール装置の一実施例につき説明しよう。
ロール装置の一実施例につき説明しよう。
この第５図及び第６図において第１図及び第２図と対応
する部分に同一符号を付してその＃＋細な説明は省略す
る。
する部分に同一符号を付してその＃＋細な説明は省略す
る。
本発明においては、チューナ（１）、テープレコーダ（
２）及びアンプ（３）の夫々の制御部としてのマイクロ
コンピユーｆｉ （１ｍ） 、 （２り及び（３ｍ）の
夫々の入出力端子を直列に接続する。即ち、マイクロコ
ンピュータ（１ｍ） 、 （２り及び（３りの入出力イ
ンターフェース（ｌｄ） 、 （２ｄ）及び（３ｄ）の
入出力ボート（ｌｂ） 、（２ｂ）及び（３ｂ）を夫々
抵抗器（ｌす、（２り及び（３Ｓ）を介してｎｐｎ形の
トランジスタ（ｉｔ）、（２り及び（３りの夫々のペー
スに接続し、このトランジスタ（Ｉｔ） 、（２ｔ）及
び（３りのエミッタを夫々懐地し、このトランジスタ（
ｉｔ） 、（ｚｔ）及び（３りのコレクタをダイオード
（ｌｕ） 、（２ｕ）及び（３ｕ）のカッ−ドに夫々接
続し、このダイオード（１ｕ）、（２ｕ）及び（３ｕ）
のアノードを抵抗器（ｌす、（２９及び（３りを介して
ｔ源端子（ＩＤ 、（２０及び（３ｊ）Ｋ大々接続し、
ダイオード（ｌｕ） 、（２ｕ）及び（３ｕ）及び抵抗
器（ｌす、 （２Ｖ）及び（３りの接続点をインバータ
回路（ｌｋ） 、 （２ｋ）及び（３ｋ）を介してラッ
チ回路（ｌす、（２り及び（３巴）の信号入力端子（１
ｍ）、（２ｍ）及び（３ｍ）に夫々接続し、トランジス
タ（１ｔ）、（２１） 及ヒ（３１）のコレクタ及びエ
ミッタに並列に入出力端子（１ｗ）（ｌｘ） 、（２ｗ
）（２ｘ）及び（３ＷＸ３Ｘ）を大々接続する。（ｌｙ
） 、（２ｙ）及び（３ｙ）は入出力端子（ＩＸ） 、
（２Ｘ）及び（３ｘ）と接地との間に夫々接続したス
イッチであり、このスイッチ（ｌｙ） 、 （２ｙ）及
び（３ｙ）は二重アースによる音声信号の劣化な防止す
るものであり例えばチューナ（１）の音声信号の出力端
の一方がアースされているときにはスイッチ（ＩＹ）を
連断状態となす様にする。尚、このスイッチ（ｌｙ）
、 （２ｙ）及び（３ｙ）の代わりに適当な抵抗値を持
つ抵抗器を接続するようにしても則様に二重アースによ
る音声信号の劣化を防止できる。
２）及びアンプ（３）の夫々の制御部としてのマイクロ
コンピユーｆｉ （１ｍ） 、 （２り及び（３ｍ）の
夫々の入出力端子を直列に接続する。即ち、マイクロコ
ンピュータ（１ｍ） 、 （２り及び（３りの入出力イ
ンターフェース（ｌｄ） 、 （２ｄ）及び（３ｄ）の
入出力ボート（ｌｂ） 、（２ｂ）及び（３ｂ）を夫々
抵抗器（ｌす、（２り及び（３Ｓ）を介してｎｐｎ形の
トランジスタ（ｉｔ）、（２り及び（３りの夫々のペー
スに接続し、このトランジスタ（Ｉｔ） 、（２ｔ）及
び（３りのエミッタを夫々懐地し、このトランジスタ（
ｉｔ） 、（ｚｔ）及び（３りのコレクタをダイオード
（ｌｕ） 、（２ｕ）及び（３ｕ）のカッ−ドに夫々接
続し、このダイオード（１ｕ）、（２ｕ）及び（３ｕ）
のアノードを抵抗器（ｌす、（２９及び（３りを介して
ｔ源端子（ＩＤ 、（２０及び（３ｊ）Ｋ大々接続し、
ダイオード（ｌｕ） 、（２ｕ）及び（３ｕ）及び抵抗
器（ｌす、 （２Ｖ）及び（３りの接続点をインバータ
回路（ｌｋ） 、 （２ｋ）及び（３ｋ）を介してラッ
チ回路（ｌす、（２り及び（３巴）の信号入力端子（１
ｍ）、（２ｍ）及び（３ｍ）に夫々接続し、トランジス
タ（１ｔ）、（２１） 及ヒ（３１）のコレクタ及びエ
ミッタに並列に入出力端子（１ｗ）（ｌｘ） 、（２ｗ
）（２ｘ）及び（３ＷＸ３Ｘ）を大々接続する。（ｌｙ
） 、（２ｙ）及び（３ｙ）は入出力端子（ＩＸ） 、
（２Ｘ）及び（３ｘ）と接地との間に夫々接続したス
イッチであり、このスイッチ（ｌｙ） 、 （２ｙ）及
び（３ｙ）は二重アースによる音声信号の劣化な防止す
るものであり例えばチューナ（１）の音声信号の出力端
の一方がアースされているときにはスイッチ（ＩＹ）を
連断状態となす様にする。尚、このスイッチ（ｌｙ）
、 （２ｙ）及び（３ｙ）の代わりに適当な抵抗値を持
つ抵抗器を接続するようにしても則様に二重アースによ
る音声信号の劣化を防止できる。
この様にしてなるチューナ（１１０マイクロコンピユー
タ（１ｍ）の入出力端子（１ｘ）をテープレコーダ（２
）のマイクロコンピュータ（２１）の入出力端子（２Ｗ
）に接続し、このマイクロコンピュータ（２ｍ）の入出
力端子（２ｘ）をアンプ（３）のマイクロコンピュータ
（３ｍ）の入出力端子（３Ｗ） Ｋ接続する。この場合
。
タ（１ｍ）の入出力端子（１ｘ）をテープレコーダ（２
）のマイクロコンピュータ（２１）の入出力端子（２Ｗ
）に接続し、このマイクロコンピュータ（２ｍ）の入出
力端子（２ｘ）をアンプ（３）のマイクロコンピュータ
（３ｍ）の入出力端子（３Ｗ） Ｋ接続する。この場合
。
入出力端子（”ＸＩ”） 、 （２Ｗ）（２Ｘ）及び（
３Ｗ）（３Ｋ）は通常時ハイレベルとなされている。肖
、この様にしてなるマイクロコンピュータ（ｌ畠） 、
Ｃ２ｍ）及び（３ａ）は第７図Ａ、Ｂ及びＣに示す如き
可変長の伝送フォーマットに従って信号を出力すると共
Ｋ。
３Ｗ）（３Ｋ）は通常時ハイレベルとなされている。肖
、この様にしてなるマイクロコンピュータ（ｌ畠） 、
Ｃ２ｍ）及び（３ａ）は第７図Ａ、Ｂ及びＣに示す如き
可変長の伝送フォーマットに従って信号を出力すると共
Ｋ。
この様な伝送フォーマツ）Ｋ従った信号を受けるとその
信号の内容に従って装置を制御するようにプログラムし
である。この第７図Ａ、Ｂ及びＣに浮す可変長の伝送フ
ォーマットは信号の伝送開始を示す４００μＳｅｃのロ
ーレベル信号からなるスタートビットと、このスタート
ビットに続き制御の対象としての装置を指定する４ビツ
トからなるマネージメントデータと、このマネージメン
トデータに続きデータの長さｎを示す４ビツトからなる
データ長と、このデータ長に続き情報の内容を示す８ビ
ツトのデータ長１倍のビット数８Ｘｎからなるデータ部
とからなる。又、本例においてはローレベル１ｇ号“０
”を第７図Ｂに示す如くハイレベル区間ｉｏ−１１間が
３５μ８ｅｃであり、ローレベル区間１ｌ−１４Ｎが６
５μＳｅｅであるパルスとすると共に、・・イレペル信
号＠１″を第７図Ｃに示す如くハイレベル区ｆｔＪ＋
ｔｏ −ｔｓ間が６５μＳｅｔであり、ローレベル区間
１ａ −１ａ ｎｉが３５μＳｅｃであるパルスとする
。そして、こり悼なパルスを立ち上がり時ｔ（１から半
ｔｌ！ｄＪＩＪＩ分５０μ８ｅｃ後の時刻ｔ２にてパル
スがローレベルであるか又はハイレベルであるかを読み
取ることによりローレベル信号１１１０１″及びハイレ
ベル信号１１１１″を判別する徐にしている。その他は
従来と同様に構成する。
信号の内容に従って装置を制御するようにプログラムし
である。この第７図Ａ、Ｂ及びＣに浮す可変長の伝送フ
ォーマットは信号の伝送開始を示す４００μＳｅｃのロ
ーレベル信号からなるスタートビットと、このスタート
ビットに続き制御の対象としての装置を指定する４ビツ
トからなるマネージメントデータと、このマネージメン
トデータに続きデータの長さｎを示す４ビツトからなる
データ長と、このデータ長に続き情報の内容を示す８ビ
ツトのデータ長１倍のビット数８Ｘｎからなるデータ部
とからなる。又、本例においてはローレベル１ｇ号“０
”を第７図Ｂに示す如くハイレベル区間ｉｏ−１１間が
３５μ８ｅｃであり、ローレベル区間１ｌ−１４Ｎが６
５μＳｅｅであるパルスとすると共に、・・イレペル信
号＠１″を第７図Ｃに示す如くハイレベル区ｆｔＪ＋
ｔｏ −ｔｓ間が６５μＳｅｔであり、ローレベル区間
１ａ −１ａ ｎｉが３５μＳｅｃであるパルスとする
。そして、こり悼なパルスを立ち上がり時ｔ（１から半
ｔｌ！ｄＪＩＪＩ分５０μ８ｅｃ後の時刻ｔ２にてパル
スがローレベルであるか又はハイレベルであるかを読み
取ることによりローレベル信号１１１０１″及びハイレ
ベル信号１１１１″を判別する徐にしている。その他は
従来と同様に構成する。
斯かる構成に依れば、チューナ（１）のマイクロコンピ
ュータ（１畠）がアンプ（３）のマイクロコンピュータ
（３１）を指定して情報の交換即ち、制御を行ｆＬ５ｔ
ＪＩｈ合、’ｔイクロコンピュータ（１，１）から第７
図Ａに示す伝送フォーマットに−従った信号を入出力端
子（ＩＸ）に供給する。このとき、ＣＰＵ力・らデータ
バス（ＩＣ）及び入出力インターフェース（ｌｄ）を介
して出力ボート（ｌｂ）に得られる（１号に従ってトラ
ンジスタ（１りがオン又はオフされて入出力端子（ＩＸ
）に泥７図ＡＫ示す伝送フォーマットに従った信号が１
１次供給される。一方、テープレコーダ（２）及びアン
プ（３）の夫々のマイクロコンピュータ（２ａ）及び（
３５１）は夫々入出力熾子（２Ｗ）及び（３Ｗ）を例え
ば１００μ８ｃｃ毎に常時監視しており、上述の如くチ
ューナ（１）のマイクロコンピュータ（ｌａ）から時間
４００μ８ｅｃのローレベルのスタートビットが出力さ
れると、マイクロコンピュータ（２り及び（３＠）は入
出力端子（２Ｗ）及び（３Ｗ）に大々供給されたスター
トビットをＭｌｉｌＬ、夫々のＣＰ ｔＪに割り込みが
掛けられ、後続する信号が取り込まれる。即ち、入出力
端子（２ｗ）及び（３ｗ）に供給された信号に応じてダ
イオード（２ｕ）及び（３ｕ）が夫々オン又はオフして
このダイオード（２ｕ）及び（３ｕ）と抵抗ｇｉ （２
Ｖ）及び（３つとの夫々の接続漬の皇位が入出力インタ
ー７エース（２ｄ）及び（３ｄ）’並びにデータバス（
２Ｃ）及び（３Ｃ）を介して夫々のＣＰＵ内に卆り込ま
れる。そして、マネージメントデータにより指定された
装置例えばテープレコーダ（２）がＴ−夕部の内容に従
ってマイクロコンピュータ（３ａ）により制御される。
ュータ（１畠）がアンプ（３）のマイクロコンピュータ
（３１）を指定して情報の交換即ち、制御を行ｆＬ５ｔ
ＪＩｈ合、’ｔイクロコンピュータ（１，１）から第７
図Ａに示す伝送フォーマットに−従った信号を入出力端
子（ＩＸ）に供給する。このとき、ＣＰＵ力・らデータ
バス（ＩＣ）及び入出力インターフェース（ｌｄ）を介
して出力ボート（ｌｂ）に得られる（１号に従ってトラ
ンジスタ（１りがオン又はオフされて入出力端子（ＩＸ
）に泥７図ＡＫ示す伝送フォーマットに従った信号が１
１次供給される。一方、テープレコーダ（２）及びアン
プ（３）の夫々のマイクロコンピュータ（２ａ）及び（
３５１）は夫々入出力熾子（２Ｗ）及び（３Ｗ）を例え
ば１００μ８ｃｃ毎に常時監視しており、上述の如くチ
ューナ（１）のマイクロコンピュータ（ｌａ）から時間
４００μ８ｅｃのローレベルのスタートビットが出力さ
れると、マイクロコンピュータ（２り及び（３＠）は入
出力端子（２Ｗ）及び（３Ｗ）に大々供給されたスター
トビットをＭｌｉｌＬ、夫々のＣＰ ｔＪに割り込みが
掛けられ、後続する信号が取り込まれる。即ち、入出力
端子（２ｗ）及び（３ｗ）に供給された信号に応じてダ
イオード（２ｕ）及び（３ｕ）が夫々オン又はオフして
このダイオード（２ｕ）及び（３ｕ）と抵抗ｇｉ （２
Ｖ）及び（３つとの夫々の接続漬の皇位が入出力インタ
ー７エース（２ｄ）及び（３ｄ）’並びにデータバス（
２Ｃ）及び（３Ｃ）を介して夫々のＣＰＵ内に卆り込ま
れる。そして、マネージメントデータにより指定された
装置例えばテープレコーダ（２）がＴ−夕部の内容に従
ってマイクロコンピュータ（３ａ）により制御される。
又、テープレコーダ（２）のマイクロコンピュータ（２
ａ）がチューナ（１）な制−するｉ合も同様に動作する
。従って、双方向性の制御ができることとなる。尚、チ
ューナ（１）とアンプ（３）との間だけで制御を行ない
、テープレコーダ（２）の電源なオフとした場合にはテ
ープレコーダ（２１０人出力端子（２Ｗ）及び（２ｘ）
がトランジスタ（２りにより接地されることがない。従
って、チューす（１）＆ぴアンプ（３）間の制御ができ
なくなることはな−・。
ａ）がチューナ（１）な制−するｉ合も同様に動作する
。従って、双方向性の制御ができることとなる。尚、チ
ューナ（１）とアンプ（３）との間だけで制御を行ない
、テープレコーダ（２）の電源なオフとした場合にはテ
ープレコーダ（２１０人出力端子（２Ｗ）及び（２ｘ）
がトランジスタ（２りにより接地されることがない。従
って、チューす（１）＆ぴアンプ（３）間の制御ができ
なくなることはな−・。
以上述べた如く本発明に依れば、チューナ（１＋、テー
プレコーダ（２）及びアンプ（３）の夫々の制ａｍとし
てのマイクロコンピュータ（ｌａ） 、Ｃ２ｍ＞及び（
３Ｍ）の夫々の入出力端子を直列に接続するよ５Ｋした
ため、少ない制御信号線を接続する装置間Ｋ１１１次引
き回すだけでよい。
プレコーダ（２）及びアンプ（３）の夫々の制ａｍとし
てのマイクロコンピュータ（ｌａ） 、Ｃ２ｍ＞及び（
３Ｍ）の夫々の入出力端子を直列に接続するよ５Ｋした
ため、少ない制御信号線を接続する装置間Ｋ１１１次引
き回すだけでよい。
又、通常の入出力インターフェース（ｌｄ） 、 （２
ｄ）及び（３ｄ）を使用してマイクロコンピュータ（１
１）、（２ａ）及び（３ｍ）間でシリナル信号の伝送を
できるようにしたため、専用のシリアル−パラレル変換
及びパラレル−シリアル変換を行なうことができるシリ
アルバッファ回路（４ｈ）を有する入出力インターフェ
ース（４Ｃ）を設ける必要がない。
ｄ）及び（３ｄ）を使用してマイクロコンピュータ（１
１）、（２ａ）及び（３ｍ）間でシリナル信号の伝送を
できるようにしたため、専用のシリアル−パラレル変換
及びパラレル−シリアル変換を行なうことができるシリ
アルバッファ回路（４ｈ）を有する入出力インターフェ
ース（４Ｃ）を設ける必要がない。
更に１通常の入出力インターフェース（ｌｄ）、（２ｄ
）及び（３ｄ）に構成の簡単な回路を付加するよ５Ｋし
たため、値数の装置の電源をすべてオンとしなくても、
任意の装置間で双方向性の制御をイ１な５ことができる
。
）及び（３ｄ）に構成の簡単な回路を付加するよ５Ｋし
たため、値数の装置の電源をすべてオンとしなくても、
任意の装置間で双方向性の制御をイ１な５ことができる
。
尚、上述実施例においては、複数の装置としてチューナ
（１）、テープレコーダ（２）及びアンプ（３）の３台
の＃ｃａｌｉの場合について述べたけれども、更に台数
を増加させることができることはいうまでもない。又、
本発明は上述実施例に限らず本発明の要旨を逸脱するこ
となくその他種々の構成を取り得ることは勿論である。
（１）、テープレコーダ（２）及びアンプ（３）の３台
の＃ｃａｌｉの場合について述べたけれども、更に台数
を増加させることができることはいうまでもない。又、
本発明は上述実施例に限らず本発明の要旨を逸脱するこ
となくその他種々の構成を取り得ることは勿論である。
第１図乃至菖４図は夫々従来のリモートコントロール装
置の例を示す構成図、第５図及び第６図は本発明リモー
トコントロール装置の一実施例をボす構成図、第７図Ａ
、Ｂ及びＣは本発明の説明に供する線図である。 （１１はチューナ、（１Ｍ） 、（２Ｍ）及び（３りは
夫々マイクロコンピュータ、（ＩＣ） 、（２Ｃ）及び
（３りは夫々１−タバス、（ｌｄ） 、 （２ｄ）及び
（３ｄ）は夫々入出力インターフェース、（１す、 （
２Ｉ） 、 （３８） 、（ｌｖ）、（２９及び（３つ
は夫々抵抗器、（ｌす、（２１）及び（３りは夫々トラ
ンジスタ、（ｌｕ） 、 （２ｕ）及び（３ｕ）は大々
ダイオード、（ＩＷ） 、 （２ｗ） 、 （３ｗ）
、（１す、（２ｘ）及び（３りは夫々入出力端子、＜ｌ
Ｙ） 、（２ｙ）及び（３ｙ）は夫々スイッチである。 ＃Ｅ（／（浄ｊｔｌ Ｃ 第べ図
置の例を示す構成図、第５図及び第６図は本発明リモー
トコントロール装置の一実施例をボす構成図、第７図Ａ
、Ｂ及びＣは本発明の説明に供する線図である。 （１１はチューナ、（１Ｍ） 、（２Ｍ）及び（３りは
夫々マイクロコンピュータ、（ＩＣ） 、（２Ｃ）及び
（３りは夫々１−タバス、（ｌｄ） 、 （２ｄ）及び
（３ｄ）は夫々入出力インターフェース、（１す、 （
２Ｉ） 、 （３８） 、（ｌｖ）、（２９及び（３つ
は夫々抵抗器、（ｌす、（２１）及び（３りは夫々トラ
ンジスタ、（ｌｕ） 、 （２ｕ）及び（３ｕ）は大々
ダイオード、（ＩＷ） 、 （２ｗ） 、 （３ｗ）
、（１す、（２ｘ）及び（３りは夫々入出力端子、＜ｌ
Ｙ） 、（２ｙ）及び（３ｙ）は夫々スイッチである。 ＃Ｅ（／（浄ｊｔｌ Ｃ 第べ図
Claims (1)
- マイクロコンピュータ等の制御部を夫々内蔵した複数の
装置を設け、上記制御部の入出力端子を夫々直列に接続
して上記複数の装置の任意の装置間で双方向性の制御を
行なうようＫしたことを特徴とするリモートコントロー
ル装置。
Priority Applications (9)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57088402A JPS58205395A (ja) | 1982-05-25 | 1982-05-25 | リモ−トコントロ−ル装置 |
| US06/497,071 US4598287A (en) | 1982-05-25 | 1983-05-23 | Remote control apparatus |
| AU14894/83A AU562481B2 (en) | 1982-05-25 | 1983-05-23 | Remote control |
| DE3318829A DE3318829C2 (de) | 1982-05-25 | 1983-05-24 | Ausgangsstufe einer Schnittstelle in einem Bussystem |
| CA000428698A CA1210478A (en) | 1982-05-25 | 1983-05-24 | Remote control apparatus |
| GB08314312A GB2123653B (en) | 1982-05-25 | 1983-05-24 | Remote control apparatus |
| KR1019830002298A KR910010010B1 (ko) | 1982-05-25 | 1983-05-25 | 원격 제어 장치 |
| FR8308640A FR2527801B1 (fr) | 1982-05-25 | 1983-05-25 | Appareil de telecommande a commande pluri-directionnelle |
| NL8301852A NL192653C (nl) | 1982-05-25 | 1983-05-25 | Afstandsbesturingsstelsel. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57088402A JPS58205395A (ja) | 1982-05-25 | 1982-05-25 | リモ−トコントロ−ル装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58205395A true JPS58205395A (ja) | 1983-11-30 |
| JPH0359636B2 JPH0359636B2 (ja) | 1991-09-11 |
Family
ID=13941799
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57088402A Granted JPS58205395A (ja) | 1982-05-25 | 1982-05-25 | リモ−トコントロ−ル装置 |
Country Status (9)
| Country | Link |
|---|---|
| US (1) | US4598287A (ja) |
| JP (1) | JPS58205395A (ja) |
| KR (1) | KR910010010B1 (ja) |
| AU (1) | AU562481B2 (ja) |
| CA (1) | CA1210478A (ja) |
| DE (1) | DE3318829C2 (ja) |
| FR (1) | FR2527801B1 (ja) |
| GB (1) | GB2123653B (ja) |
| NL (1) | NL192653C (ja) |
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| JPH06101867B2 (ja) * | 1985-11-14 | 1994-12-12 | ソニー株式会社 | テレビジョン受像機 |
| JP2506969B2 (ja) * | 1988-08-03 | 1996-06-12 | 松下電器産業株式会社 | リモコン操作型送信機能付電子機器 |
| JPH03132197A (ja) * | 1989-10-17 | 1991-06-05 | Matsushita Electric Ind Co Ltd | 分散型リモコン制御システム |
| EP0725490B1 (en) * | 1990-07-19 | 1999-02-03 | Sony Corporation | Control apparatus for recording and reproducing apparatus |
| US5539390A (en) * | 1990-07-19 | 1996-07-23 | Sony Corporation | Method for setting addresses for series-connectd apparatuses |
| JP3588385B2 (ja) * | 1994-05-10 | 2004-11-10 | 三星電子株式会社 | 遠隔制御システム |
| US5508737A (en) * | 1994-07-06 | 1996-04-16 | Sony Corporation | Remote video viewing and recording system for remotely occurring events |
| US5598208A (en) * | 1994-09-26 | 1997-01-28 | Sony Corporation | Video viewing and recording system |
| SE9602679L (sv) * | 1996-07-05 | 1998-01-06 | Ericsson Telefon Ab L M | Förfarande och arrangemang för att styra driftsmoden i en abonnentlinjekrets |
| US5940000A (en) * | 1997-07-17 | 1999-08-17 | Prince Corporation | Trainable transmitter security circuit |
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