JPS58178538A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS58178538A JPS58178538A JP6188282A JP6188282A JPS58178538A JP S58178538 A JPS58178538 A JP S58178538A JP 6188282 A JP6188282 A JP 6188282A JP 6188282 A JP6188282 A JP 6188282A JP S58178538 A JPS58178538 A JP S58178538A
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- Japan
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- film
- layer
- aluminum
- etched
- conductive layer
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は多層配線よシなる半導体装置の製造方法に関す
るものである。
るものである。
従来よシ半導体集積回路において集積度を高くする方法
として、スケール・ダウンによる方法がとられている。
として、スケール・ダウンによる方法がとられている。
それは素子の縮少化としては十分効果があるがしかし、
素子と素子を結線するための配置ｉにおいては、単にス
ケール・ダウンによる配線長・配線幅の縮少にとどまる
。しかも配線に会費な領域は素子部に比べ大きく、該領
域を改善すれば、更に集積度が上がることが期待される
。
素子と素子を結線するための配置ｉにおいては、単にス
ケール・ダウンによる配線長・配線幅の縮少にとどまる
。しかも配線に会費な領域は素子部に比べ大きく、該領
域を改善すれば、更に集積度が上がることが期待される
。
又、最近マスター・スライスによる製品開発がさかんで
あシ、該マスター・スライスにおいては素子の拡散領域
が固定され、反タパターンが敷き結められ、骸パターン
を配線パターンにて結線し、（ロ）路を構成する。
あシ、該マスター・スライスにおいては素子の拡散領域
が固定され、反タパターンが敷き結められ、骸パターン
を配線パターンにて結線し、（ロ）路を構成する。
この場合多層配線にすることにより、内部素子の利用率
を高め、回路の集積度を上けるに大きな効果をもつ。
を高め、回路の集積度を上けるに大きな効果をもつ。
そこで、本発明は多層配線構造の半導体装置における多
層配線間の配線の接続に関する製造方法を提供するもの
である。
層配線間の配線の接続に関する製造方法を提供するもの
である。
従来の多層配線構造の半導体装置における多層配線間の
配線の接続に関する製造方法について説明する。多層配
線実施例として２層について述べる。
配線の接続に関する製造方法について説明する。多層配
線実施例として２層について述べる。
第１図は、２層配線の配線間の接続方法についての工程
断面図である。
断面図である。
第１−（ａ）図は、半導体基板上１に拡散等により不純
物領域を構成し、半導体素子を形成し、該基板上に酸化
膜２等を成長し、該酸化膜２上に一導電体としてアルミ
３を蒸着した工程の断面図である。次に該アルミ３、蒸
着後ホトレジストを塗布し、配線パターンを露光し、食
刻し、該アルミ３をパターンニングする。しかる後、層
間絶縁膜としてリンシリケートガラス膜（ｐｓ（）［）
４を成長し、第２層の導電体と接続するために第１フル
ｉ３上にコンタクト５部を開口する（第１−（ｂ）図）
。
物領域を構成し、半導体素子を形成し、該基板上に酸化
膜２等を成長し、該酸化膜２上に一導電体としてアルミ
３を蒸着した工程の断面図である。次に該アルミ３、蒸
着後ホトレジストを塗布し、配線パターンを露光し、食
刻し、該アルミ３をパターンニングする。しかる後、層
間絶縁膜としてリンシリケートガラス膜（ｐｓ（）［）
４を成長し、第２層の導電体と接続するために第１フル
ｉ３上にコンタクト５部を開口する（第１−（ｂ）図）
。
１１ＥＩ−（Ｃ）Ｉ！Ｊは、該コンタクト４を開口後、
第２の導電体としてアルミ６を蒸着し、第１アルミと第
２アル建を接続する。該＄２アルミ６を前述と同じ工程
にて所望パターンを食刻し、配線を完了す石。
第２の導電体としてアルミ６を蒸着し、第１アルミと第
２アル建を接続する。該＄２アルミ６を前述と同じ工程
にて所望パターンを食刻し、配線を完了す石。
この場合第１アルミ３に対し、コンタクト５と目合せマ
ージン及びコンタクト５と第２アルミ４との目合せマー
ジ、ンを考慮しなければならず第１アルミの配線密度、
第２アルミの配線密度が小さくなり、集積度としてけ怒
くなる。
ージン及びコンタクト５と第２アルミ４との目合せマー
ジ、ンを考慮しなければならず第１アルミの配線密度、
第２アルミの配線密度が小さくなり、集積度としてけ怒
くなる。
そこで、本発明は第１導電体に対して自己整合的にコン
タクトを開口し、配線密度を上げる製造方法を提供する
ものである。
タクトを開口し、配線密度を上げる製造方法を提供する
ものである。
すなわち、半導体基板上に形成された半導体素子を結線
するための導電層が絶縁層を介して４層よ構成る半導体
装置において、第１の導電層を全面に形成し、該第１の
導電上に第１の層を形成し更に第１の層上に、第１の食
刻剤に食刻しない第２の層を形成後、該第２の層を選択
的に除去し、該第２の層をマスクして第１の層および第
１の導電層を選択的に除去し、第１の導電層、第１の層
および第２の層をパターンニングする工程と、更に残さ
れた第２の層を選択的に除去し、該第２の層をマスクに
し、第１の層を選択的に除去する工程と全面に第１の層
の食刻剤には非食刻の絶縁膜を設け、前記食刻剤によシ
該第１の層領域の側壁を利用して、該第１の層領域およ
びその上の該第２の層を除去して、前記絶縁膜に開口部
を形成する工程と該開部を介して第２の導電層と接続す
る工程とを備えたことを特徴とする半導体装置の製造方
法を提供するものである。
するための導電層が絶縁層を介して４層よ構成る半導体
装置において、第１の導電層を全面に形成し、該第１の
導電上に第１の層を形成し更に第１の層上に、第１の食
刻剤に食刻しない第２の層を形成後、該第２の層を選択
的に除去し、該第２の層をマスクして第１の層および第
１の導電層を選択的に除去し、第１の導電層、第１の層
および第２の層をパターンニングする工程と、更に残さ
れた第２の層を選択的に除去し、該第２の層をマスクに
し、第１の層を選択的に除去する工程と全面に第１の層
の食刻剤には非食刻の絶縁膜を設け、前記食刻剤によシ
該第１の層領域の側壁を利用して、該第１の層領域およ
びその上の該第２の層を除去して、前記絶縁膜に開口部
を形成する工程と該開部を介して第２の導電層と接続す
る工程とを備えたことを特徴とする半導体装置の製造方
法を提供するものである。
以下、本発明の一実施例として、二層配線の接続する半
導体装置の製造方法について述べる。第２図は本発明の
実施例としての工程断面図であり第３図は、その平面図
である。
導体装置の製造方法について述べる。第２図は本発明の
実施例としての工程断面図であり第３図は、その平面図
である。
第２−ａ図は、半導体基板１１に拡散勢によシネ細物領
域を構成し、半導体素子を形成し、該基板１１上に酸化
膜１２等を成長し、該酸化膜１２上に一４成体としてア
ルミ１３を蒸着し九工程断面図である。
域を構成し、半導体素子を形成し、該基板１１上に酸化
膜１２等を成長し、該酸化膜１２上に一４成体としてア
ルミ１３を蒸着し九工程断面図である。
次に、奴アルミ躾１３上にリンシリケートガラス１ｌｌ
（Ｐ８（）膜）１４を１．５μ〜２，０μの厚さにデボ
ッジトし、＠ＰＥＧ膜１４膜室４シリコン膜程度成長し
た工程断面図を第２−ｂ図において示す。
（Ｐ８（）膜）１４を１．５μ〜２，０μの厚さにデボ
ッジトし、＠ＰＥＧ膜１４膜室４シリコン膜程度成長し
た工程断面図を第２−ｂ図において示す。
第２−ｃ図は、該窒化シリコン膜１５にホトレジストを
塗布し、農光し、第１アルミのパターンを食刻１５′す
る。食刻によシパターンニングされ九窒化シリコン換１
５をマスクにして、リンシリケートガラス膜１４を食刻
１４’Ｌ、該膜１４をマスクにして、第１アル第１３を
食刻１３′シ、第１アルミのパターンニングを完了する
。
塗布し、農光し、第１アルミのパターンを食刻１５′す
る。食刻によシパターンニングされ九窒化シリコン換１
５をマスクにして、リンシリケートガラス膜１４を食刻
１４’Ｌ、該膜１４をマスクにして、第１アル第１３を
食刻１３′シ、第１アルミのパターンニングを完了する
。
第３図において、その平面図を示す。そして、第１アル
ミと、第２フルンとを接続すゐ部分（第３図、３１）を
ホトレジストにてカバし、他の部分の窪化シリコン農１
５’を食刻し、しかる後に＃膜をマスクＫＬ、、ＰＳ（
Ｊ験１４′を食刻する。
ミと、第２フルンとを接続すゐ部分（第３図、３１）を
ホトレジストにてカバし、他の部分の窪化シリコン農１
５’を食刻し、しかる後に＃膜をマスクＫＬ、、ＰＳ（
Ｊ験１４′を食刻する。
その後、窒化シリコン膜１６を気相成長にょシ、成長し
要所面図を第２−ｄ図において示す。
要所面図を第２−ｄ図において示す。
この場合、窒化シリコン膜１６の成長厚は１０μ＠度で
あるので、ＰＳＧ膜１４の側面が露出している。すなわ
ち、該ＰＳＵ１４膜厚よシ薄い窒化シリコン膜１６によ
って＠面を露出させ、該領域を食刻し、該窒化シリコン
膜１６’ 、 １５’を除去し、又該ＰＥＧ膜１４を完
全に除去することによって、第１アルミ１３と次の導電
層とを接続する丸めのコンタクト部１７を開口すること
ができる。
あるので、ＰＳＧ膜１４の側面が露出している。すなわ
ち、該ＰＳＵ１４膜厚よシ薄い窒化シリコン膜１６によ
って＠面を露出させ、該領域を食刻し、該窒化シリコン
膜１６’ 、 １５’を除去し、又該ＰＥＧ膜１４を完
全に除去することによって、第１アルミ１３と次の導電
層とを接続する丸めのコンタクト部１７を開口すること
ができる。
すなわち、第１層アルミとコンタクト部は自己整合的で
ある為コンタクトを設けるための目合せマージンが必要
でなく、第１層アルミの線中内でコンタクトを開口でき
、集積度を上げることができる。
ある為コンタクトを設けるための目合せマージンが必要
でなく、第１層アルミの線中内でコンタクトを開口でき
、集積度を上げることができる。
第２−ｅ図は、該コンタクト１７を開口後、第２アルミ
を蒸着し、第１アルミと第２アルミを接続することがで
きる。
を蒸着し、第１アルミと第２アルミを接続することがで
きる。
本発明によると、第１アルミと第２アルミを接続する為
の目合せマージンとして、コンタクト１７に対する第２
アルミ１８のマシンだけを考慮すればよく、集積度が増
加する。
の目合せマージンとして、コンタクト１７に対する第２
アルミ１８のマシンだけを考慮すればよく、集積度が増
加する。
以上、本発明の一実施例を示したが、第１導電層、およ
び第２導電層をアルミとしたが、特にアルミでなければ
ならないと特定するものでなく、を九層として、絶縁層
としてＰＥＧおよび窒化シリコン等を使用したが、これ
も特定するものでないことは言うまでもない。
び第２導電層をアルミとしたが、特にアルミでなければ
ならないと特定するものでなく、を九層として、絶縁層
としてＰＥＧおよび窒化シリコン等を使用したが、これ
も特定するものでないことは言うまでもない。
第１−（ａ）図乃至第１−（Ｃ）図は従来の実施例とし
ての１糧断面図、第２−（ａ）図乃至第２−（Ｅ）図は
本発明の一実施例としての工程断面図、第３図は第２−
ｃ図の火工＠Ａｔ−示す平面図、である。 なお図において、１・・・・・・半導体基板、２・・・
・・・酸化膜、３・・・・・・アルミ躾、４・・・・・
・リンシリケートガラス膜、５・・・・・・コンタクト
部、６・・・・・・第２アルミ膜、１１・・・・・・半
導体基板、１２・・・・・・酸化膜、１３・・・・・・
アルｔＭ、１４・・・・・・リンシリケートガラス膜、
１５．１５’・・・・・・窒化シリコン膜％ １６ 、
Ｉ ６’・・・・・・窒化シリコン膜、１７・・・・
・・コンタクト部、１８・・。 ・・・第２アルミ膜、である。 う
ての１糧断面図、第２−（ａ）図乃至第２−（Ｅ）図は
本発明の一実施例としての工程断面図、第３図は第２−
ｃ図の火工＠Ａｔ−示す平面図、である。 なお図において、１・・・・・・半導体基板、２・・・
・・・酸化膜、３・・・・・・アルミ躾、４・・・・・
・リンシリケートガラス膜、５・・・・・・コンタクト
部、６・・・・・・第２アルミ膜、１１・・・・・・半
導体基板、１２・・・・・・酸化膜、１３・・・・・・
アルｔＭ、１４・・・・・・リンシリケートガラス膜、
１５．１５’・・・・・・窒化シリコン膜％ １６ 、
Ｉ ６’・・・・・・窒化シリコン膜、１７・・・・
・・コンタクト部、１８・・。 ・・・第２アルミ膜、である。 う
Claims (1)
- 半導体基板上に形成された半導体素子を結線するための
導電層が絶縁層に介して多層より成る半導体装置におい
て第１の導電層を全面に形成し、該第１の導電層上に第
１の層を形成し、更に第１の層上に第１の層の食刻剤に
食刻しない第２の層を形成後、該第２の層を選択的に除
去し、該第２の層をマスクにして第１の層および第１の
導電層を選択的に除去し、第１の導電層、第１の層およ
び第２の層をパターンニングする工程と、史に残され良
路２の層を選択的に除去し、該第２の層をマスクにし第
１の層を選択的に除去する工程と、全面に第１の層の食
刻剤には非食刻の絶縁膜を設け、前記食刻剤によシ該第
１の層領域の側壁を利用して該第１の層領域およびその
上の該第２の層を除去して前記絶縁膜に開口部を形成す
る工程と該開口部を介して第２の導電層と接続する工程
とを備え九ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6188282A JPS58178538A (ja) | 1982-04-14 | 1982-04-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6188282A JPS58178538A (ja) | 1982-04-14 | 1982-04-14 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58178538A true JPS58178538A (ja) | 1983-10-19 |
| JPS6343894B2 JPS6343894B2 (ja) | 1988-09-01 |
Family
ID=13183950
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6188282A Granted JPS58178538A (ja) | 1982-04-14 | 1982-04-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58178538A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63109292U (ja) * | 1987-01-09 | 1988-07-14 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5137432A (ja) * | 1974-09-26 | 1976-03-29 | Nissan Motor |
-
1982
- 1982-04-14 JP JP6188282A patent/JPS58178538A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5137432A (ja) * | 1974-09-26 | 1976-03-29 | Nissan Motor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6343894B2 (ja) | 1988-09-01 |
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