JPS6343894B2 - - Google Patents
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- JPS6343894B2 JPS6343894B2 JP57061882A JP6188282A JPS6343894B2 JP S6343894 B2 JPS6343894 B2 JP S6343894B2 JP 57061882 A JP57061882 A JP 57061882A JP 6188282 A JP6188282 A JP 6188282A JP S6343894 B2 JPS6343894 B2 JP S6343894B2
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- JP
- Japan
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- layer
- aluminum
- film
- conductive layer
- wiring
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- Expired
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Weting (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】
本発明は多層配線よりなる半導体装置の製造方
法に関するものである。
法に関するものである。
従来より半導体集積回路において集積度を高く
する方法として、スケール・ダウンによる方法が
とられている。それは素子の縮少化としては十分
効果があるがしかし、素子と素子を結線するため
の配線においては、単にスケール・ダウンによる
配線長・配線幅の縮少にとどまる。しかも配線に
必要な領域は素子部に比べ大きく、該領域を改善
すれば、更に集積度が上がることが期待される。
する方法として、スケール・ダウンによる方法が
とられている。それは素子の縮少化としては十分
効果があるがしかし、素子と素子を結線するため
の配線においては、単にスケール・ダウンによる
配線長・配線幅の縮少にとどまる。しかも配線に
必要な領域は素子部に比べ大きく、該領域を改善
すれば、更に集積度が上がることが期待される。
又、最近マスター・スライスによる製品開発が
さかんであり、該マスター・スライスにおいては
素子の拡散領域が固定され、反復パターンが敷き
詰められ、該パターンを配線パターンにて結線
し、回路を構成する。
さかんであり、該マスター・スライスにおいては
素子の拡散領域が固定され、反復パターンが敷き
詰められ、該パターンを配線パターンにて結線
し、回路を構成する。
この場合多層配線にすることにより、内部素子
の利用率を高め、回路の集積度を上げるに大きな
効果をもつ。
の利用率を高め、回路の集積度を上げるに大きな
効果をもつ。
そこで、本発明は多層配線構造の半導体装置に
おける多層配線間の配線の接続に関する製造方法
を提供するものである。
おける多層配線間の配線の接続に関する製造方法
を提供するものである。
従来の多層配線構造の半導体装置における多層
配線間の配線の接続に関する製造方法について説
明する。多層配線実施例として２層について述べ
る。
配線間の配線の接続に関する製造方法について説
明する。多層配線実施例として２層について述べ
る。
第１図は、２層配線の配線間の接続方法につい
ての工程断面図である。
ての工程断面図である。
第１―ａ図は、半導体基板上１に拡散等により
不純物領域を構成し、半導体素子を形成し、該基
板上に酸化膜２等を成長し、該酸化膜２上に一導
電体としてアルミ３を蒸着した工程の断面図であ
る。次に該アルミ３、蒸着後ホトレジストを塗布
し、配線パターンを露光し、食刻し、該アルミ３
をパターンニングする。しかる後、層間絶縁膜と
してリンシリケートガラス膜（PSG膜）４を成
長し、第２層の導電体と接続するために第１アル
ミ３上にコンタクト５部を開口する（第１―ｂ
図）。
不純物領域を構成し、半導体素子を形成し、該基
板上に酸化膜２等を成長し、該酸化膜２上に一導
電体としてアルミ３を蒸着した工程の断面図であ
る。次に該アルミ３、蒸着後ホトレジストを塗布
し、配線パターンを露光し、食刻し、該アルミ３
をパターンニングする。しかる後、層間絶縁膜と
してリンシリケートガラス膜（PSG膜）４を成
長し、第２層の導電体と接続するために第１アル
ミ３上にコンタクト５部を開口する（第１―ｂ
図）。
第１―ｃ図は、該コンタクト４を開口後、第２
の導電体としてアルミ６を蒸着し、第１アルミと
第２アルミを接続する。該第２アルミ６を前述と
同じ工程にて所望パターンを食刻し、配線を完了
する。
の導電体としてアルミ６を蒸着し、第１アルミと
第２アルミを接続する。該第２アルミ６を前述と
同じ工程にて所望パターンを食刻し、配線を完了
する。
この場合第１アルミ３に対し、コンタクト５と
目合せマージン及びコンタクト５と第２アルミ４
との目合せマージンを考慮しなければならず第１
アルミの配線密度、第２アルミの配線密度が小さ
くなり、集積度としては悪くなる。
目合せマージン及びコンタクト５と第２アルミ４
との目合せマージンを考慮しなければならず第１
アルミの配線密度、第２アルミの配線密度が小さ
くなり、集積度としては悪くなる。
そこで、本発明は第１導電体に対して自己整合
的にコンタクトを開口し、配線密度を上げる製造
方法を提供するものである。
的にコンタクトを開口し、配線密度を上げる製造
方法を提供するものである。
すなわち、半導体基板上に形成された半導体素
子を結線するための導電層が絶縁層を介して多層
より成る半導体装置において、第１の導電層を全
面に形成し、該第１の導電上に第１の層を形成し
更に第１の層上に、第１の食刻剤に食刻しない第
２の層を形成後、該第２の層を選択的に除去し、
該第２の層をマスクして第１の層および第１の導
電層を選択的に除去し、第１の導電層、第１の層
および第２の層をパターンニングする工程と、更
に残された第２の層を選択的に除去し、該第２の
層をマスクにし、第１の層を選択的に除去する工
程と全面に第１の層の食刻剤には非食刻の絶縁膜
を設け、前記食刻剤により該第１の層領域の側壁
を利用して、該第１の層領域およびその上の該第
２の層を除去して、前記絶縁膜に開口部を形成す
る工程と該開部を介して第２の導電層と接続する
工程とを備えたことを特徴とする半導体装置の製
造方法を提供するものである。
子を結線するための導電層が絶縁層を介して多層
より成る半導体装置において、第１の導電層を全
面に形成し、該第１の導電上に第１の層を形成し
更に第１の層上に、第１の食刻剤に食刻しない第
２の層を形成後、該第２の層を選択的に除去し、
該第２の層をマスクして第１の層および第１の導
電層を選択的に除去し、第１の導電層、第１の層
および第２の層をパターンニングする工程と、更
に残された第２の層を選択的に除去し、該第２の
層をマスクにし、第１の層を選択的に除去する工
程と全面に第１の層の食刻剤には非食刻の絶縁膜
を設け、前記食刻剤により該第１の層領域の側壁
を利用して、該第１の層領域およびその上の該第
２の層を除去して、前記絶縁膜に開口部を形成す
る工程と該開部を介して第２の導電層と接続する
工程とを備えたことを特徴とする半導体装置の製
造方法を提供するものである。
以下、本発明の一実施例として、二層配線の接
続する半導体装置の製造方法について述べる。第
２図は本発明の実施例としての工程断面図であり
第３図は、その平面図である。
続する半導体装置の製造方法について述べる。第
２図は本発明の実施例としての工程断面図であり
第３図は、その平面図である。
第２―ａ図は、半導体基板１１に拡散等により
不純物領域を構成し、半導体素子を形成し、該基
板１１上に酸化膜１２等を成長し、該酸化膜１２
上に一導電体としてアルミ１３を蒸着した工程断
面図である。
不純物領域を構成し、半導体素子を形成し、該基
板１１上に酸化膜１２等を成長し、該酸化膜１２
上に一導電体としてアルミ１３を蒸着した工程断
面図である。
次に、該アルミ膜１３上にリンシリケートガラ
ス膜（PSG膜）１４を1.5μ〜2.0μの厚さにデポツ
ジトし、該PSG膜１４に窒化シリコン膜１５を
気相成長法等により1000Å〜2000Å程度成長した
工程断面図を第２―ｂ図において示す。
ス膜（PSG膜）１４を1.5μ〜2.0μの厚さにデポツ
ジトし、該PSG膜１４に窒化シリコン膜１５を
気相成長法等により1000Å〜2000Å程度成長した
工程断面図を第２―ｂ図において示す。
第２―ｃ図は、該窒化シリコン膜１５にホトレ
ジストを塗布し、露光し、第１アルミのパターン
を食刻１５′する。食刻によりパターンニングさ
れた窒化シリコン膜１５をマスクにして、リンシ
リケートガラス膜１４を食刻１４′し、該膜１４
をマスクにして、第１アルミ１３を食刻１３′し、
第１アルミのパターンニングを完了する。
ジストを塗布し、露光し、第１アルミのパターン
を食刻１５′する。食刻によりパターンニングさ
れた窒化シリコン膜１５をマスクにして、リンシ
リケートガラス膜１４を食刻１４′し、該膜１４
をマスクにして、第１アルミ１３を食刻１３′し、
第１アルミのパターンニングを完了する。
第３図において、その平面図を示す。そして、
第１アルミと、第２アルミとを接続する部分（第
３図，３１）をホトレジストにてカバし、他の部
分の窒化シリコン膜１５′を食刻し、しかる後に
該膜をマスクにし、PSG膜１４′を食刻する。
第１アルミと、第２アルミとを接続する部分（第
３図，３１）をホトレジストにてカバし、他の部
分の窒化シリコン膜１５′を食刻し、しかる後に
該膜をマスクにし、PSG膜１４′を食刻する。
その後、窒化シリコン膜１６を気相成長によ
り、成長した断面図を第２―ｄ図において示す。
り、成長した断面図を第２―ｄ図において示す。
この場合、窒化シリコン膜１６の成長厚は1.0μ
程度であるので、PSG膜１４の側面が露出して
いる。すなわち、該PSG１４膜厚より薄い窒化
シリコン膜１６によつて側面を露出させ、該領域
を食刻し、該窒化シリコン膜１６′，１５′を除去
し、又該PSG膜１４を完全に除去することによ
つて、第１アルミ１３と次の導電層とを接続する
ためのコンタクト部１７を開口することができ
る。
程度であるので、PSG膜１４の側面が露出して
いる。すなわち、該PSG１４膜厚より薄い窒化
シリコン膜１６によつて側面を露出させ、該領域
を食刻し、該窒化シリコン膜１６′，１５′を除去
し、又該PSG膜１４を完全に除去することによ
つて、第１アルミ１３と次の導電層とを接続する
ためのコンタクト部１７を開口することができ
る。
すなわち、第１層アルミとコンタクト部は自己
整合的である為コンタクトを設けるための目合せ
マージンが必要でなく、第１層アルミの線中内で
コンタクトを開口でき、集積度を上げることがで
きる。
整合的である為コンタクトを設けるための目合せ
マージンが必要でなく、第１層アルミの線中内で
コンタクトを開口でき、集積度を上げることがで
きる。
第２―ｅ図は、該コンタクト１７を開口後、第
２アルミを蒸着し、第１アルミと第２アルミを接
続することができる。
２アルミを蒸着し、第１アルミと第２アルミを接
続することができる。
本発明によると、第１アルミと第２アルミを接
続する為の目合せマーシンとして、コンタクト１
７に対する第２アルミ１８のマジンだけを考慮す
ればよく、集積度が増加する。
続する為の目合せマーシンとして、コンタクト１
７に対する第２アルミ１８のマジンだけを考慮す
ればよく、集積度が増加する。
以上、本発明の一実施例を示したが、第１導電
層、および第２導電層をアルミとしたが、特にア
ルミでなければならないと特定するものでなく、
また層として、絶縁層としてPSGおよび窒化シ
リコン等を使用したが、これも特定するものでな
いことは言うまでもない。
層、および第２導電層をアルミとしたが、特にア
ルミでなければならないと特定するものでなく、
また層として、絶縁層としてPSGおよび窒化シ
リコン等を使用したが、これも特定するものでな
いことは言うまでもない。
第１―ａ図乃至第１―ｃ図は従来の実施例とし
ての工程断面図、第２―ａ図乃至第２―Ｅ図は本
発明の一実施例としての工程断面図、第３図は第
２―ｃ図の次工程を示す平面図、である。 なお図において、１……半導体基板、２……酸
化膜、３……アルミ膜、４……リンシリケートガ
ラス膜、５……コンタクト部、６……第２アルミ
膜、１１……半導体基板、１２……酸化膜、１３
……アルミ膜、１４……リンシリケートガラス
膜、１５，１５′……窒化シリコン膜、１６，１
６′……窒化シリコン膜、１７……コンタクト部、
１８……第２アルミ膜、である。
ての工程断面図、第２―ａ図乃至第２―Ｅ図は本
発明の一実施例としての工程断面図、第３図は第
２―ｃ図の次工程を示す平面図、である。 なお図において、１……半導体基板、２……酸
化膜、３……アルミ膜、４……リンシリケートガ
ラス膜、５……コンタクト部、６……第２アルミ
膜、１１……半導体基板、１２……酸化膜、１３
……アルミ膜、１４……リンシリケートガラス
膜、１５，１５′……窒化シリコン膜、１６，１
６′……窒化シリコン膜、１７……コンタクト部、
１８……第２アルミ膜、である。
Claims (1)
- １ 半導体基板上に形成された半導体素子を結線
するための導電層が絶縁層に介して多層より成る
半導体装置において第１の導電層を全面に形成
し、該第１の導電層上に第１の層を形成し、更に
第１の層上に第１の層の食刻剤に食刻しない第２
の層を形成後、該第２の層を選択的に除去し、該
第２の層をマスクにして第１の層および第１の導
電層を選択的に除去し、第１の導電層、第１の層
および第２の層をパターンニングする工程と、更
に残された第２の層を選択的に除去し、該第２の
層をマスクにし第１の層を選択的に除去する工程
と、全面に第１の層の食刻剤には非食刻の絶縁膜
を設け、前記食刻剤により該第１の層領域の側壁
を利用して該第１の層領域およびその上の該第２
の層を除去して前記絶縁膜に開口部を形成する工
程と該開口部を介して第２の導電層と接続する工
程とを備えたことを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6188282A JPS58178538A (ja) | 1982-04-14 | 1982-04-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6188282A JPS58178538A (ja) | 1982-04-14 | 1982-04-14 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58178538A JPS58178538A (ja) | 1983-10-19 |
| JPS6343894B2 true JPS6343894B2 (ja) | 1988-09-01 |
Family
ID=13183950
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6188282A Granted JPS58178538A (ja) | 1982-04-14 | 1982-04-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58178538A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63109292U (ja) * | 1987-01-09 | 1988-07-14 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5137432A (ja) * | 1974-09-26 | 1976-03-29 | Nissan Motor |
-
1982
- 1982-04-14 JP JP6188282A patent/JPS58178538A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5137432A (ja) * | 1974-09-26 | 1976-03-29 | Nissan Motor |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63109292U (ja) * | 1987-01-09 | 1988-07-14 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58178538A (ja) | 1983-10-19 |
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