JPH1174801A - 演算処理装置 - Google Patents
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- Probability & Statistics with Applications (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Error Detection And Correction (AREA)
- Detection And Correction Of Errors (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】
【課題】 ＡＣＳ演算を効率的に処理することを目的と
する。 【解決手段】 パスメトリックを格納する記憶手段１
と、ブランチメトリックを格納する記憶手段３と、２つ
のパスメトリックと２つのブランチメトリックを入力
し、新しく生成される２つのパスメトリックの比較を行
う比較手段５、９と、２つのパスメトリックと２つのブ
ランチメトリックを入力し、新しく２つのパスメトリッ
クを生成する加算手段６、１０と、比較手段５、９によ
る比較結果と加算手段６、１０の出力である２つのパス
メトリックを入力し、比較結果からいずれか一方を選択
して出力する選択手段８、１２と、比較手段５、９の比
較結果を格納する記憶手段７、１１とで構成され、比較
的少ない処理量でＤＳＰによるビタビ復号のＡＣＳ演算
が実現できる。
する。 【解決手段】 パスメトリックを格納する記憶手段１
と、ブランチメトリックを格納する記憶手段３と、２つ
のパスメトリックと２つのブランチメトリックを入力
し、新しく生成される２つのパスメトリックの比較を行
う比較手段５、９と、２つのパスメトリックと２つのブ
ランチメトリックを入力し、新しく２つのパスメトリッ
クを生成する加算手段６、１０と、比較手段５、９によ
る比較結果と加算手段６、１０の出力である２つのパス
メトリックを入力し、比較結果からいずれか一方を選択
して出力する選択手段８、１２と、比較手段５、９の比
較結果を格納する記憶手段７、１１とで構成され、比較
的少ない処理量でＤＳＰによるビタビ復号のＡＣＳ演算
が実現できる。
Description
【０００１】
【発明の属する技術分野】本発明は移動通信機器などに
組み込まれる演算処理装置に関し、特にビタビ復号のＡ
ＣＳ（加算、比較、選択）演算の効率的処理を可能にす
る技術に関する。
組み込まれる演算処理装置に関し、特にビタビ復号のＡ
ＣＳ（加算、比較、選択）演算の効率的処理を可能にす
る技術に関する。
【０００２】
【従来の技術】近年、ディジタル信号処理プロセッサ
（以下これをＤＳＰと呼ぶ）は、移動体通信分野のディ
ジタル化の動きに合わせて、例えば、携帯電話への機器
組込み型プロセッサとして多用されている。移動無線通
信回線におけるデータ通信では、ビット誤りが頻繁に発
生するため、誤り訂正処理を行う必要がある。誤り訂正
の手法には、入力ビットから生成された畳み込み符号
を、受信側でビタビ復号により復号する方法があり、こ
の誤り訂正処理にＤＳＰが使用される。
（以下これをＤＳＰと呼ぶ）は、移動体通信分野のディ
ジタル化の動きに合わせて、例えば、携帯電話への機器
組込み型プロセッサとして多用されている。移動無線通
信回線におけるデータ通信では、ビット誤りが頻繁に発
生するため、誤り訂正処理を行う必要がある。誤り訂正
の手法には、入力ビットから生成された畳み込み符号
を、受信側でビタビ復号により復号する方法があり、こ
の誤り訂正処理にＤＳＰが使用される。
【０００３】ビタビ復号は、加算・比較・選択という単
純な処理の繰り返しと、最終的にデータを復号するトレ
ースバック操作とで畳み込み符号の最尤復号を実現す
る。以下に、ビタビ復号の処理を簡単に説明する。畳み
込み符号は、入力ビットとそれに先行する一定数のビッ
トとのｍｏｄ２加算により生成され、入力ビット１ビッ
トに対応して複数の符号化データが生成される。この符
号化データに影響を与える入力情報ビット数のことを拘
束長（Ｋ）といい、その数はｍｏｄ２加算に用いられる
シフトレジスタの段数に等しい。
純な処理の繰り返しと、最終的にデータを復号するトレ
ースバック操作とで畳み込み符号の最尤復号を実現す
る。以下に、ビタビ復号の処理を簡単に説明する。畳み
込み符号は、入力ビットとそれに先行する一定数のビッ
トとのｍｏｄ２加算により生成され、入力ビット１ビッ
トに対応して複数の符号化データが生成される。この符
号化データに影響を与える入力情報ビット数のことを拘
束長（Ｋ）といい、その数はｍｏｄ２加算に用いられる
シフトレジスタの段数に等しい。
【０００４】この符号化データは、入力ビットと、先行
する（Ｋ−１）個の入力ビットの状態とで決まる。この
状態は、新たな情報ビットが入力することによって新た
な状態に移る（遷移する）が、遷移可能な状態は、新た
な入力ビットが０であるか１であるかによって決まって
しまう。この状態の数は、（Ｋ−１）このビットのそれ
ぞれが１、０をとりうるから、２K-1 個となる。
する（Ｋ−１）個の入力ビットの状態とで決まる。この
状態は、新たな情報ビットが入力することによって新た
な状態に移る（遷移する）が、遷移可能な状態は、新た
な入力ビットが０であるか１であるかによって決まって
しまう。この状態の数は、（Ｋ−１）このビットのそれ
ぞれが１、０をとりうるから、２K-1 個となる。
【０００５】ビタビ復号では、受信した符号化データ系
列を観測し、取り得るすべての状態遷移の中から、最も
確からしい状態を推定する。そのために、情報ビット１
ビットに対応する符号化データ（受信データ系列）を得
るごとに、その時点での各状態へのパスの信号間距離
（メトリック）を計算し、同一状態に達するパスのう
ち、メトリックの少ない方を生き残りパスとして残す操
作を順次繰り返す。
列を観測し、取り得るすべての状態遷移の中から、最も
確からしい状態を推定する。そのために、情報ビット１
ビットに対応する符号化データ（受信データ系列）を得
るごとに、その時点での各状態へのパスの信号間距離
（メトリック）を計算し、同一状態に達するパスのう
ち、メトリックの少ない方を生き残りパスとして残す操
作を順次繰り返す。
【０００６】図２５は、拘束長Ｋの畳み込み符号器にお
いて、ある時点における状態Ｓ［２ｎ］（ｎは正整数）
に対し、１つ前の時点の状態Ｓ［ｎ］とＳ［ｎ＋
２K-2 ］とから状態遷移を表す２本のパスが延びている
様子を示している。例えば、Ｋ＝３の場合でいえば、ｎ
＝１のとき、Ｓ［２］すなわちＳ１０の状態（先行する
２ビットが「１」「０」の順に入力した状態）に対し
て、Ｓ［１］すなわちＳ０１の状態、およびＳ［３］す
なわちＳ１１の状態からの遷移が可能であり、また、ｎ
＝２のとき、Ｓ［４］すなわちＳ００の状態（下位２ビ
ットの表す状態）に対して、Ｓ［２］すなわちＳ１０の
状態、およびＳ［４］すなわちＳ００の状態からの遷移
が可能である。
いて、ある時点における状態Ｓ［２ｎ］（ｎは正整数）
に対し、１つ前の時点の状態Ｓ［ｎ］とＳ［ｎ＋
２K-2 ］とから状態遷移を表す２本のパスが延びている
様子を示している。例えば、Ｋ＝３の場合でいえば、ｎ
＝１のとき、Ｓ［２］すなわちＳ１０の状態（先行する
２ビットが「１」「０」の順に入力した状態）に対し
て、Ｓ［１］すなわちＳ０１の状態、およびＳ［３］す
なわちＳ１１の状態からの遷移が可能であり、また、ｎ
＝２のとき、Ｓ［４］すなわちＳ００の状態（下位２ビ
ットの表す状態）に対して、Ｓ［２］すなわちＳ１０の
状態、およびＳ［４］すなわちＳ００の状態からの遷移
が可能である。
【０００７】パスメトリックａは、状態Ｓ［２ｎ］に入
力するパスの出力シンボルと受信データ系列との信号間
距離（ブランチメトリックｘ）と、１つ前の時点の状態
Ｓ〔ｎ］までの生き残りパスのブランチメトリックの総
和であるパスメトリックＡとの和である。同様にパスメ
トリックｂは、状態Ｓ［２ｎ］に入力するパスの出力シ
ンボルと受信データ系列との距離（ブランチメトリック
ｙ）と、１つ前の時点の状態Ｓ［ｎ＋２K-2 ］までの生
き残りパスのブランチメトリックの総和であるパスメト
リックＢとの和である。こうして求めた、状態Ｓ［２
ｎ］に入力するパスメトリックａ，ｂを比較し、小さい
方のパスを生き残りパスとして選択する。
力するパスの出力シンボルと受信データ系列との信号間
距離（ブランチメトリックｘ）と、１つ前の時点の状態
Ｓ〔ｎ］までの生き残りパスのブランチメトリックの総
和であるパスメトリックＡとの和である。同様にパスメ
トリックｂは、状態Ｓ［２ｎ］に入力するパスの出力シ
ンボルと受信データ系列との距離（ブランチメトリック
ｙ）と、１つ前の時点の状態Ｓ［ｎ＋２K-2 ］までの生
き残りパスのブランチメトリックの総和であるパスメト
リックＢとの和である。こうして求めた、状態Ｓ［２
ｎ］に入力するパスメトリックａ，ｂを比較し、小さい
方のパスを生き残りパスとして選択する。
【０００８】ビタビ復号では、このように、パスメトリ
ックを求めるための加算、パスメトリックの比較、パス
の選択の各処理を、各時点で２K-1 個の状態に対して実
行する。更に、パスの選択において、どちらのパスを選
択したかという履歴をパスセレクト信号ＰＳ［ｉ］、
［ｉ＝０〜２K-1 −１］として残しておく必要がある。
このとき、選ばれたパスの１つ前の状態の添え字（例え
ばｎ）が、選ばれなかった他方のパスの１つ前の状態の
添え字（ｎ＋２K-2 ）よりも小さければ、ＰＳ〔ｉ］＝
０とし、大きければ、ＰＳ［ｉ］＝１とする。図２５の
場合、ｎ< （ｎ＋２K-2 ）であるから、ａ＞ｂの時は状
態Ｓ ［ｎ＋２K-2 ］が選択されて、ＰＳ［Ｓ２ｎ］＝
１となり、ａ≦ｂの時は状態Ｓ［ｎ］が選択されて、Ｐ
Ｓ［Ｓ２ｎ］＝０となる。最終的に、トレースバックに
より復号する際に、このパスセレクト信号を基に生き残
りパスをさかのぼりながら、データを復号していく。
ックを求めるための加算、パスメトリックの比較、パス
の選択の各処理を、各時点で２K-1 個の状態に対して実
行する。更に、パスの選択において、どちらのパスを選
択したかという履歴をパスセレクト信号ＰＳ［ｉ］、
［ｉ＝０〜２K-1 −１］として残しておく必要がある。
このとき、選ばれたパスの１つ前の状態の添え字（例え
ばｎ）が、選ばれなかった他方のパスの１つ前の状態の
添え字（ｎ＋２K-2 ）よりも小さければ、ＰＳ〔ｉ］＝
０とし、大きければ、ＰＳ［ｉ］＝１とする。図２５の
場合、ｎ< （ｎ＋２K-2 ）であるから、ａ＞ｂの時は状
態Ｓ ［ｎ＋２K-2 ］が選択されて、ＰＳ［Ｓ２ｎ］＝
１となり、ａ≦ｂの時は状態Ｓ［ｎ］が選択されて、Ｐ
Ｓ［Ｓ２ｎ］＝０となる。最終的に、トレースバックに
より復号する際に、このパスセレクト信号を基に生き残
りパスをさかのぼりながら、データを復号していく。
【０００９】従来のＤＳＰで、このビタビ復号用のＡＣ
Ｓ演算処理を、汎用の演算装置であるＴＭＳ３２０Ｃ５
４ｘ（TEXAS INSTRUMENTS 社製、以下これをＣ５４ｘと
呼ぶ）を例に挙げて説明する。ＧＳＭセルラー無線シス
テムでは、以下の多項式が畳み込み符号として使用され
ている。 Ｇ１（Ｄ）＝１＋Ｄ3 ＋Ｄ4 、 Ｇ２（Ｄ）＝１＋Ｄ＋Ｄ3 ＋Ｄ4
Ｓ演算処理を、汎用の演算装置であるＴＭＳ３２０Ｃ５
４ｘ（TEXAS INSTRUMENTS 社製、以下これをＣ５４ｘと
呼ぶ）を例に挙げて説明する。ＧＳＭセルラー無線シス
テムでは、以下の多項式が畳み込み符号として使用され
ている。 Ｇ１（Ｄ）＝１＋Ｄ3 ＋Ｄ4 、 Ｇ２（Ｄ）＝１＋Ｄ＋Ｄ3 ＋Ｄ4
【００１０】この畳み込み符号は、図２６に示すバタフ
ライ構造のトレリス線図で表される。このトレリス線図
は、ある状態から別の状態への畳み込み符号の遷移する
様子を表している。今、拘束長Ｋが５であるとすると、
２K-1 ＝１６個の状態または８個のバタフライ構造が各
シンボル間ごとに存在することになり、それぞれの状態
には２つのブランチが入力され、ＡＣＳ演算により新し
いパスメトリックが決定する。
ライ構造のトレリス線図で表される。このトレリス線図
は、ある状態から別の状態への畳み込み符号の遷移する
様子を表している。今、拘束長Ｋが５であるとすると、
２K-1 ＝１６個の状態または８個のバタフライ構造が各
シンボル間ごとに存在することになり、それぞれの状態
には２つのブランチが入力され、ＡＣＳ演算により新し
いパスメトリックが決定する。
【００１１】ブランチメトリックを次式で定義する。 Ｍ＝ＳＤ（２* ｉ）* Ｂ（Ｊ，０）＋ＳＤ（２* ｉ＋１）* Ｂ（Ｊ，１） ここで、ＳＤ（２* ｉ）は軟判定入力を表すシンボルメ
トリックの１番目のシンボルであり、ＳＤ（２* ｉ＋
１）はシンボルメトリックの２番目のシンボルである。
Ｂ（Ｊ，０）とＢ（Ｊ，１）は図２７に示す畳み込み符
号器により生成される符号に一致する。
トリックの１番目のシンボルであり、ＳＤ（２* ｉ＋
１）はシンボルメトリックの２番目のシンボルである。
Ｂ（Ｊ，０）とＢ（Ｊ，１）は図２７に示す畳み込み符
号器により生成される符号に一致する。
【００１２】Ｃ５４ｘでは、ＡＬＵをデュアル１６ビッ
トモードにセットすることによってバタフライ構造を高
速に処理する。新しいパスメトリック（Ｊ）の決定に
は、ＤＡＤＳＴ命令で、２* Ｊと２* Ｊ＋１の２個のパ
スメトリックとブランチメトリック（Ｍと−Ｍ）を並列
に演算し、ＣＭＰＳ命令で比較を行う。新しいパスメト
リック（Ｊ＋８）の決定には、ＤＳＡＤＴ命令で、２個
のパスメトリックとブランチメトリック（Ｍと−Ｍ）を
並列に演算する。演算結果はそれぞれ倍精度アキュムレ
ータの上位と下位に格納される。ＣＭＰＳ命令で新しい
パスメトリックが決定される。
トモードにセットすることによってバタフライ構造を高
速に処理する。新しいパスメトリック（Ｊ）の決定に
は、ＤＡＤＳＴ命令で、２* Ｊと２* Ｊ＋１の２個のパ
スメトリックとブランチメトリック（Ｍと−Ｍ）を並列
に演算し、ＣＭＰＳ命令で比較を行う。新しいパスメト
リック（Ｊ＋８）の決定には、ＤＳＡＤＴ命令で、２個
のパスメトリックとブランチメトリック（Ｍと−Ｍ）を
並列に演算する。演算結果はそれぞれ倍精度アキュムレ
ータの上位と下位に格納される。ＣＭＰＳ命令で新しい
パスメトリックが決定される。
【００１３】ＣＭＰＳ命令は、アキュムレータの上位と
下位を比較し、大きい方をメモリに格納する。また、１
６ビットのトランディション・レジスタ（ＴＲＮ）にど
ちらが選択されたかを、後にトレースバックすることが
できるように比較を行うたびに更新する。ＴＲＮの内容
は、各シンボル処理が終わるたびにメモリに格納する。
メモリに格納される情報は、トレースバックの過程で最
適なパスを探索するのに使われる。図２８にビタビ復号
のバタフライ演算のマクロプログラムを示す。ブランチ
メトリックの値は、マクロが呼び出される前にＴレジス
タに格納する。図２９にパスメトリックのメモリマッピ
ング例を示す。
下位を比較し、大きい方をメモリに格納する。また、１
６ビットのトランディション・レジスタ（ＴＲＮ）にど
ちらが選択されたかを、後にトレースバックすることが
できるように比較を行うたびに更新する。ＴＲＮの内容
は、各シンボル処理が終わるたびにメモリに格納する。
メモリに格納される情報は、トレースバックの過程で最
適なパスを探索するのに使われる。図２８にビタビ復号
のバタフライ演算のマクロプログラムを示す。ブランチ
メトリックの値は、マクロが呼び出される前にＴレジス
タに格納する。図２９にパスメトリックのメモリマッピ
ング例を示す。
【００１４】１つのシンボル区間で、８個のバタフライ
演算が実行され、１６個の新しい状態が求められる。こ
の一連の処理を数シンボル区間にわたって繰り返し計算
し、処理が終了すると、次にトレースバックを行い、１
６通りのパスから最適パスを探索し、復号ビット系列が
求まる。以上が、汎用のＤＳＰであるＣ５４ｘのＡＣＳ
演算の機構であり、図２８のマクロプログラム例から、
Ｃ５４ｘでは２個のパスメトリックの更新に４マシンサ
イクルで実現している。
演算が実行され、１６個の新しい状態が求められる。こ
の一連の処理を数シンボル区間にわたって繰り返し計算
し、処理が終了すると、次にトレースバックを行い、１
６通りのパスから最適パスを探索し、復号ビット系列が
求まる。以上が、汎用のＤＳＰであるＣ５４ｘのＡＣＳ
演算の機構であり、図２８のマクロプログラム例から、
Ｃ５４ｘでは２個のパスメトリックの更新に４マシンサ
イクルで実現している。
【００１５】
【発明が解決しようとする課題】今後、移動無線通信に
よるデータ伝送等の非音声通信の需要は、ますます増加
することが見込まれており、非音声通信では従来の音声
通信に比べて、より低いビット誤り率（以下、これをＢ
ＥＲと呼ぶ）の高伝送品質が要望されている。低ＢＥＲ
を達成する一手段に、誤り訂正として使用されるビタビ
復号の拘束長Ｋを大きくする手段がある。拘束長が１つ
大きくなると、パスメトリックの数（状態数）が２倍に
なるため、ビタビ復号における演算量が２倍に増加す
る。また、一般的に非音声通信は音声通信に比べ情報量
が多く、情報量が多ければそれだけビタビ復号に要す処
理量（ＡＣＳ演算など）が増加する。
よるデータ伝送等の非音声通信の需要は、ますます増加
することが見込まれており、非音声通信では従来の音声
通信に比べて、より低いビット誤り率（以下、これをＢ
ＥＲと呼ぶ）の高伝送品質が要望されている。低ＢＥＲ
を達成する一手段に、誤り訂正として使用されるビタビ
復号の拘束長Ｋを大きくする手段がある。拘束長が１つ
大きくなると、パスメトリックの数（状態数）が２倍に
なるため、ビタビ復号における演算量が２倍に増加す
る。また、一般的に非音声通信は音声通信に比べ情報量
が多く、情報量が多ければそれだけビタビ復号に要す処
理量（ＡＣＳ演算など）が増加する。
【００１６】一方、移動無線通信等では、携帯端末のバ
ッテリーの寿命を長時間持続させることが望まれてい
る。また、それと同時に携帯端末の小型化・軽量化・低
価格化も望まれている。そのため携帯端末では、従来、
専用ＬＳＩで処理していた領域もＤＳＰ処理による１チ
ップ化が計られている。ＤＳＰの処理量が少なければ少
ないほどバッテリーを長時間持続させることができる。
ッテリーの寿命を長時間持続させることが望まれてい
る。また、それと同時に携帯端末の小型化・軽量化・低
価格化も望まれている。そのため携帯端末では、従来、
専用ＬＳＩで処理していた領域もＤＳＰ処理による１チ
ップ化が計られている。ＤＳＰの処理量が少なければ少
ないほどバッテリーを長時間持続させることができる。
【００１７】しかしながら、上記に述べたとおり今後Ｄ
ＳＰによる演算量は増加する傾向にあり、そのため携帯
端末のバッテリーを長時間持続させることは困難である
という問題があった。また、演算量が増加すれば、もは
や既存のＤＳＰの処理能力を超えてしまい、ＤＳＰによ
る１チップで実現することができなくなるという問題も
あった。さらに、ＤＳＰを高機能化させるため、大規模
なハードウェア投資はそれだけＤＳＰ自身のコストの高
騰化を招き、結果携帯端末の低価格化が実現できなくな
るという問題もあった。
ＳＰによる演算量は増加する傾向にあり、そのため携帯
端末のバッテリーを長時間持続させることは困難である
という問題があった。また、演算量が増加すれば、もは
や既存のＤＳＰの処理能力を超えてしまい、ＤＳＰによ
る１チップで実現することができなくなるという問題も
あった。さらに、ＤＳＰを高機能化させるため、大規模
なハードウェア投資はそれだけＤＳＰ自身のコストの高
騰化を招き、結果携帯端末の低価格化が実現できなくな
るという問題もあった。
【００１８】本発明は、このような従来の問題を解決す
るものであり、なるべく少ないハードウェアの投資で、
ＤＳＰによるビタビ復号の処理、とくにＡＣＳ演算を効
率的に処理する演算処理装置を提供することを目的とす
る。
るものであり、なるべく少ないハードウェアの投資で、
ＤＳＰによるビタビ復号の処理、とくにＡＣＳ演算を効
率的に処理する演算処理装置を提供することを目的とす
る。
【００１９】
【課題を解決するための手段】この課題を解決するため
に本発明は、ビタビ復号のトレリス線図を図２１に示す
バタフライ構造としたとき、古い２つのパスメトリック
を連続したアドレスに配置し、それを同時にロードし、
それと２つのブランチメトリックから、新しい２つのパ
スメトリックの更新を、それぞれ２組の比較手段と加算
手段と比較結果を格納する記憶手段を用いることによっ
て、１マシンサイクルで処理するように構成したもので
ある。これにより、拘束長Ｋが大きく、かつ復号ビット
数が大きなビタビ復号でも、比較的少ない処理量でＤＳ
Ｐによる高速、かつ効率的な演算処理が得られる。
に本発明は、ビタビ復号のトレリス線図を図２１に示す
バタフライ構造としたとき、古い２つのパスメトリック
を連続したアドレスに配置し、それを同時にロードし、
それと２つのブランチメトリックから、新しい２つのパ
スメトリックの更新を、それぞれ２組の比較手段と加算
手段と比較結果を格納する記憶手段を用いることによっ
て、１マシンサイクルで処理するように構成したもので
ある。これにより、拘束長Ｋが大きく、かつ復号ビット
数が大きなビタビ復号でも、比較的少ない処理量でＤＳ
Ｐによる高速、かつ効率的な演算処理が得られる。
【００２０】
【発明の実施の形態】本発明の請求項１に記載の発明
は、パスメトリックを格納する記憶手段と、ブランチメ
トリックを格納する記憶手段と、２つのパスメトリック
と２つのブランチメトリックを入力し、新しく生成され
る２つのパスメトリックの比較を行う比較手段と、２つ
のパスメトリックと２つのブランチメトリックを入力
し、新しく２つのパスメトリックを生成する加算手段
と、前記比較手段による比較結果と加算手段の出力であ
る２つのパスメトリックを入力し、比較結果からいずれ
か一方を選択して出力する選択手段と、前記比較手段の
比較結果を格納する記憶手段とを備え、上記比較手段と
加算手段と選択手段と比較結果を格納する記憶手段とを
それぞれ２組備えたことを特徴とする演算処理装置であ
り、比較的少ない処理量でＤＳＰによるビタビ復号のＡ
ＣＳ演算が実現でき、携帯端末の小型化・軽量化・低価
格化・バッテリーの長寿命化が可能になるという作用を
有する。
は、パスメトリックを格納する記憶手段と、ブランチメ
トリックを格納する記憶手段と、２つのパスメトリック
と２つのブランチメトリックを入力し、新しく生成され
る２つのパスメトリックの比較を行う比較手段と、２つ
のパスメトリックと２つのブランチメトリックを入力
し、新しく２つのパスメトリックを生成する加算手段
と、前記比較手段による比較結果と加算手段の出力であ
る２つのパスメトリックを入力し、比較結果からいずれ
か一方を選択して出力する選択手段と、前記比較手段の
比較結果を格納する記憶手段とを備え、上記比較手段と
加算手段と選択手段と比較結果を格納する記憶手段とを
それぞれ２組備えたことを特徴とする演算処理装置であ
り、比較的少ない処理量でＤＳＰによるビタビ復号のＡ
ＣＳ演算が実現でき、携帯端末の小型化・軽量化・低価
格化・バッテリーの長寿命化が可能になるという作用を
有する。
【００２１】請求項２に記載の発明は、パスメトリック
を格納する記憶手段が、４バンクのＲＡＭ（Random Acc
ess Memory）からなり、かつ１バンクのＲＡＭから連続
した番地にある２つのパスメトリックの読み出しが可能
である請求項１記載の演算処理装置であり、比較的少な
い処理量でＤＳＰによるビタビ復号のＡＣＳ演算が実現
でき、携帯端末の小型化・軽量化・低価格化・バッテリ
ーの長寿命化が可能になるという作用を有する。
を格納する記憶手段が、４バンクのＲＡＭ（Random Acc
ess Memory）からなり、かつ１バンクのＲＡＭから連続
した番地にある２つのパスメトリックの読み出しが可能
である請求項１記載の演算処理装置であり、比較的少な
い処理量でＤＳＰによるビタビ復号のＡＣＳ演算が実現
でき、携帯端末の小型化・軽量化・低価格化・バッテリ
ーの長寿命化が可能になるという作用を有する。
【００２２】請求項３に記載の発明は、パスメトリック
を格納する記憶手段が、３バンクのデュアル・ポートＲ
ＡＭ（dual port RAM ）からなり、１バンクのＲＡＭか
ら連続した番地にある２つのパスメトリックの読み出し
と１つのパスメトリックの書き込みが可能である請求項
１記載の演算処理装置であり、比較的少ない処理量でＤ
ＳＰによるビタビ復号のＡＣＳ演算が実現でき、携帯端
末の小型化・軽量化・低価格化・バッテリーの長寿命化
が可能になるという作用を有する。
を格納する記憶手段が、３バンクのデュアル・ポートＲ
ＡＭ（dual port RAM ）からなり、１バンクのＲＡＭか
ら連続した番地にある２つのパスメトリックの読み出し
と１つのパスメトリックの書き込みが可能である請求項
１記載の演算処理装置であり、比較的少ない処理量でＤ
ＳＰによるビタビ復号のＡＣＳ演算が実現でき、携帯端
末の小型化・軽量化・低価格化・バッテリーの長寿命化
が可能になるという作用を有する。
【００２３】請求項４に記載の発明は、比較手段と加算
手段に共通または別々の入力レジスタを設け、パスメト
リックを格納する記憶手段から出力された２つのパスメ
トリックを一旦この入力レジスタを介して入力する構成
にした請求項１から３のいずれかに記載の演算処理装置
であり、これによりパスメトリックを格納する記憶手段
からのパスメトリックの転送用にパイプラインを一段深
くすることができ、より高速に比較的少ない処理量でＤ
ＳＰによるビタビ復号のＡＣＳ演算が実現でき、携帯端
末の小型化・軽量化・低価格化・バッテリーの長寿命化
が可能になるという作用を有する。
手段に共通または別々の入力レジスタを設け、パスメト
リックを格納する記憶手段から出力された２つのパスメ
トリックを一旦この入力レジスタを介して入力する構成
にした請求項１から３のいずれかに記載の演算処理装置
であり、これによりパスメトリックを格納する記憶手段
からのパスメトリックの転送用にパイプラインを一段深
くすることができ、より高速に比較的少ない処理量でＤ
ＳＰによるビタビ復号のＡＣＳ演算が実現でき、携帯端
末の小型化・軽量化・低価格化・バッテリーの長寿命化
が可能になるという作用を有する。
【００２４】請求項５に記載の発明は、ブランチメトリ
ックを格納する記憶手段が２つのブランチメトリックを
倍精度データとして出力する機能を有し、直接出力する
機能のほかに上位と下位を入れ替える、すなわちスワッ
プ（swap）して出力する機能を有する請求項１から４の
いずれかに記載の演算処理装置であり、これによりブラ
ンチメトリックを効率的に格納することができ、かつ比
較的少ない処理量でＤＳＰ によるビタビ復号のＡＣＳ
演算が実現でき、より一層携帯端末の小型化・軽量化・
低価格化・バッテリーの長寿命化が可能になるという作
用を有する。
ックを格納する記憶手段が２つのブランチメトリックを
倍精度データとして出力する機能を有し、直接出力する
機能のほかに上位と下位を入れ替える、すなわちスワッ
プ（swap）して出力する機能を有する請求項１から４の
いずれかに記載の演算処理装置であり、これによりブラ
ンチメトリックを効率的に格納することができ、かつ比
較的少ない処理量でＤＳＰ によるビタビ復号のＡＣＳ
演算が実現でき、より一層携帯端末の小型化・軽量化・
低価格化・バッテリーの長寿命化が可能になるという作
用を有する。
【００２５】請求項６に記載の発明は、２組ある比較手
段と加算手段のうち一方が、ブランチメトリックを格納
する記憶手段から２つのブランチメトリックを倍精度デ
ータとして入力する際に、直接入力する機能のほかにス
ワップして入力する機能を有する請求項１から５のいず
れかに記載の演算処理装置であり、比較的少ない処理量
でＤＳＰによるビタビ復号のＡＣＳ演算が実現でき、携
帯端末の小型化・軽量化・低価格化・バッテリーの長寿
命化が可能になるという作用を有する。
段と加算手段のうち一方が、ブランチメトリックを格納
する記憶手段から２つのブランチメトリックを倍精度デ
ータとして入力する際に、直接入力する機能のほかにス
ワップして入力する機能を有する請求項１から５のいず
れかに記載の演算処理装置であり、比較的少ない処理量
でＤＳＰによるビタビ復号のＡＣＳ演算が実現でき、携
帯端末の小型化・軽量化・低価格化・バッテリーの長寿
命化が可能になるという作用を有する。
【００２６】請求項７に記載の発明は、２組ある比較手
段と加算手段のうち一方が、パスメトリックを格納する
記憶手段から２つのパスメトリックを倍精度データとし
て入力する際に、直接入力する機能のほかにスワップし
て入力する機能を有する請求項１から５のいずれかに記
載の演算処理装置であり、比較的少ない処理量でＤＳＰ
によるビタビ復号のＡＣＳ演算が実現でき、携帯端末の
小型化・軽量化・低価格化・バッテリーの長寿命化が可
能になるという作用を有する。
段と加算手段のうち一方が、パスメトリックを格納する
記憶手段から２つのパスメトリックを倍精度データとし
て入力する際に、直接入力する機能のほかにスワップし
て入力する機能を有する請求項１から５のいずれかに記
載の演算処理装置であり、比較的少ない処理量でＤＳＰ
によるビタビ復号のＡＣＳ演算が実現でき、携帯端末の
小型化・軽量化・低価格化・バッテリーの長寿命化が可
能になるという作用を有する。
【００２７】請求項８に記載の発明は、２つの比較手段
のうち少なくとも一方が、その構成要素の１つにＡＬＵ
（Arithmetic Logic Unit ）を用いた請求項１から７の
いずれかに記載の演算処理装置であり、これによりＡＣ
Ｓ演算用の比較器を一般のＡＬＵに兼用することがで
き、かつ比較的少ない処理量でＤＳＰによるビタビ復号
のＡＣＳ演算が実現でき、より一層携帯端末の小型化・
軽量化・低価格化・バッテリーの長寿命化が可能になる
という作用を有する。
のうち少なくとも一方が、その構成要素の１つにＡＬＵ
（Arithmetic Logic Unit ）を用いた請求項１から７の
いずれかに記載の演算処理装置であり、これによりＡＣ
Ｓ演算用の比較器を一般のＡＬＵに兼用することがで
き、かつ比較的少ない処理量でＤＳＰによるビタビ復号
のＡＣＳ演算が実現でき、より一層携帯端末の小型化・
軽量化・低価格化・バッテリーの長寿命化が可能になる
という作用を有する。
【００２８】請求項９に記載の発明は、２つの比較手段
のうち少なくとも一方が、４: ２ＣＯＭＰＲＥＳＯＲＥ
とＡＬＵ（Arithmetic Logic Unit ）で構成された請求
項１から７記載の演算処理装置としたものであり、これ
によりＡＣＳ演算用の比較器を一般のＡＬＵに兼用する
ことができるとともに、４: ２ＣＯＭＰＲＥＳＳＯＲに
より高速に演算することができ、比較的少ない処理量で
ＤＳＰによるビタビ復号のＡＣＳ演算をより高速に実現
でき、携帯端末の小型化・軽量化・低価格化・バッテリ
ーの長寿命化が可能になるという作用を有する。
のうち少なくとも一方が、４: ２ＣＯＭＰＲＥＳＯＲＥ
とＡＬＵ（Arithmetic Logic Unit ）で構成された請求
項１から７記載の演算処理装置としたものであり、これ
によりＡＣＳ演算用の比較器を一般のＡＬＵに兼用する
ことができるとともに、４: ２ＣＯＭＰＲＥＳＳＯＲに
より高速に演算することができ、比較的少ない処理量で
ＤＳＰによるビタビ復号のＡＣＳ演算をより高速に実現
でき、携帯端末の小型化・軽量化・低価格化・バッテリ
ーの長寿命化が可能になるという作用を有する。
【００２９】請求項１０に記載の発明は、２つの加算手
段のうち少なくとも一方が、その構成要素に複数の全加
算器を用い、かつ一部の全加算器から出力されるキャリ
ー信号の次段への伝播を制御可能にした請求項１から９
のいずれかに記載の演算処理装置であり、これによりＡ
ＣＳ演算用の加算器を一般の積和演算用の加算器に兼用
することができ、かつ比較的少ない処理量でＤＳＰによ
るビタビ復号のＡＣＳ演算が実現でき、より一層携帯端
末の小型化・軽量化・低価格化・バッテリーの長寿命化
が可能になるという作用を有する。
段のうち少なくとも一方が、その構成要素に複数の全加
算器を用い、かつ一部の全加算器から出力されるキャリ
ー信号の次段への伝播を制御可能にした請求項１から９
のいずれかに記載の演算処理装置であり、これによりＡ
ＣＳ演算用の加算器を一般の積和演算用の加算器に兼用
することができ、かつ比較的少ない処理量でＤＳＰによ
るビタビ復号のＡＣＳ演算が実現でき、より一層携帯端
末の小型化・軽量化・低価格化・バッテリーの長寿命化
が可能になるという作用を有する。
【００３０】請求項１１に記載の発明は、比較結果を格
納する記憶手段がシフトレジスタで構成された請求項１
から１０のいずれかに記載の演算処理装置であり、比較
的少ない処理量でＤＳＰによるビタビ復号のＡＣＳ演算
が実現でき、携帯端末の小型化・軽量化・低価格化・バ
ッテリーの長寿命化が可能になるという作用を有する。
納する記憶手段がシフトレジスタで構成された請求項１
から１０のいずれかに記載の演算処理装置であり、比較
的少ない処理量でＤＳＰによるビタビ復号のＡＣＳ演算
が実現でき、携帯端末の小型化・軽量化・低価格化・バ
ッテリーの長寿命化が可能になるという作用を有する。
【００３１】請求項１２に記載の発明は、２組ある比較
結果を格納する記憶手段の一方が、比較結果のネゲート
値の符号を入力するように構成された請求項１から１１
のいずれかに記載の演算処理装置であり、比較的少ない
処理量でＤＳＰによるビタビ復号のＡＣＳ演算が実現で
き、携帯端末の小型化・軽量化・低価格化・バッテリー
の長寿命化が可能になるという作用を有する。
結果を格納する記憶手段の一方が、比較結果のネゲート
値の符号を入力するように構成された請求項１から１１
のいずれかに記載の演算処理装置であり、比較的少ない
処理量でＤＳＰによるビタビ復号のＡＣＳ演算が実現で
き、携帯端末の小型化・軽量化・低価格化・バッテリー
の長寿命化が可能になるという作用を有する。
【００３２】請求項１３に記載の発明は、請求項１から
１２のいずれかに記載の演算処理装置をソフトウェアで
実現したプログラムを記録した磁気ディスク、光磁気デ
ィスク、ＲＯＭカートリッジ等の記録媒体であり、この
ような記録媒体を使用することにより、請求項１から１
２のいずれかに記載の演算処理装置をパーソナルコンピ
ュータ等の情報処理装置上において実現できるという作
用を有する。
１２のいずれかに記載の演算処理装置をソフトウェアで
実現したプログラムを記録した磁気ディスク、光磁気デ
ィスク、ＲＯＭカートリッジ等の記録媒体であり、この
ような記録媒体を使用することにより、請求項１から１
２のいずれかに記載の演算処理装置をパーソナルコンピ
ュータ等の情報処理装置上において実現できるという作
用を有する。
【００３３】請求項１４に記載の発明は、信号の送信及
び受信を行うアンテナ部と、アンテナ部からの受信信号
を受信する受信無線部と、送信信号をアンテナ部へ送信
する送信無線部と、受信信号を復調して復号化し、送信
信号を符号化して変調するベースバンド信号処理部と、
アンテナ部、受信無線部、送信無線部及びベースバンド
信号処理部を制御する制御部と、外部との信号の入出力
を行う入出力部とを備えた無線局装置において、ベース
バンド信号処理部が、ベースバンド信号処理部で果たす
機能の内の、少なくとも、受信信号の復号化を実行する
ディジタル信号処理プロセッサを備え、このディジタル
信号処理プロセッサが請求項１から１２のいずれかに記
載の演算処理装置を含ませたものであり、ビタビ復号の
ＡＣＳ演算を効率的に行うことのできる移動局装置を得
ることができる。
び受信を行うアンテナ部と、アンテナ部からの受信信号
を受信する受信無線部と、送信信号をアンテナ部へ送信
する送信無線部と、受信信号を復調して復号化し、送信
信号を符号化して変調するベースバンド信号処理部と、
アンテナ部、受信無線部、送信無線部及びベースバンド
信号処理部を制御する制御部と、外部との信号の入出力
を行う入出力部とを備えた無線局装置において、ベース
バンド信号処理部が、ベースバンド信号処理部で果たす
機能の内の、少なくとも、受信信号の復号化を実行する
ディジタル信号処理プロセッサを備え、このディジタル
信号処理プロセッサが請求項１から１２のいずれかに記
載の演算処理装置を含ませたものであり、ビタビ復号の
ＡＣＳ演算を効率的に行うことのできる移動局装置を得
ることができる。
【００３４】請求項１５記載の発明は、このベースバン
ド信号処理部が、ＣＤＭＡ通信方式の変調及び復調を行
うようにしたものであり、ＣＤＭＡ通信を行う移動局装
置を構成することができる。
ド信号処理部が、ＣＤＭＡ通信方式の変調及び復調を行
うようにしたものであり、ＣＤＭＡ通信を行う移動局装
置を構成することができる。
【００３５】請求項１６記載の発明は、この移動局装置
の入出力部に、音声信号を電気信号に変換する手段と電
気信号を音声信号に変換する手段とを設けて、この入出
力部を通じて音声信号を入出力するようにしたものであ
り、効率的なビタビ復号処理を行う移動局装置として構
成することができる。
の入出力部に、音声信号を電気信号に変換する手段と電
気信号を音声信号に変換する手段とを設けて、この入出
力部を通じて音声信号を入出力するようにしたものであ
り、効率的なビタビ復号処理を行う移動局装置として構
成することができる。
【００３６】請求項１７に記載の発明は、信号の送信及
び受信を行うアンテナ部と、アンテナ部からの受信信号
を受信する受信無線部と、送信信号をアンテナ部へ送信
する送信無線部と、受信信号を復調して復号化し、送信
信号を符号化して変調するベースバンド信号処理部と、
アンテナ部、受信無線部、送信無線部及びベースバンド
信号処理部を制御する制御部と、外部との信号の入出力
を行う入出力部とを備えた無線局装置において、ベース
バンド信号処理部が、ベースバンド信号処理部で果たす
機能の内の、少なくとも、受信信号の復号化を実行する
ディジタル信号処理プロセッサを備え、ディジタル信号
処理プロセッサが請求項１から１２のいずれかに記載の
演算処理装置を含ませたものであり、ビタビ復号のＡＣ
Ｓ演算を効率的に行うことのできる基地局装置を得るこ
とができる。
び受信を行うアンテナ部と、アンテナ部からの受信信号
を受信する受信無線部と、送信信号をアンテナ部へ送信
する送信無線部と、受信信号を復調して復号化し、送信
信号を符号化して変調するベースバンド信号処理部と、
アンテナ部、受信無線部、送信無線部及びベースバンド
信号処理部を制御する制御部と、外部との信号の入出力
を行う入出力部とを備えた無線局装置において、ベース
バンド信号処理部が、ベースバンド信号処理部で果たす
機能の内の、少なくとも、受信信号の復号化を実行する
ディジタル信号処理プロセッサを備え、ディジタル信号
処理プロセッサが請求項１から１２のいずれかに記載の
演算処理装置を含ませたものであり、ビタビ復号のＡＣ
Ｓ演算を効率的に行うことのできる基地局装置を得るこ
とができる。
【００３７】請求項１８に記載の発明は、このベースバ
ンド信号処理部が、ＣＤＭＡ通信方式の変調及び復調を
行うようにしたものであり、ＣＤＭＡ通信を行う基地局
装置を構成することができる。
ンド信号処理部が、ＣＤＭＡ通信方式の変調及び復調を
行うようにしたものであり、ＣＤＭＡ通信を行う基地局
装置を構成することができる。
【００３８】請求項１９に記載の発明は、請求項１４か
ら１６のいずれかに記載の移動局装置と、請求項１７ま
たは１８に記載の基地局装置とを備えることにより、ビ
タビ復号のＡＣＳ演算を効率的に行う移動通信システム
を構成することができる。
ら１６のいずれかに記載の移動局装置と、請求項１７ま
たは１８に記載の基地局装置とを備えることにより、ビ
タビ復号のＡＣＳ演算を効率的に行う移動通信システム
を構成することができる。
【００３９】請求項２０に記載の発明は、請求項１９に
記載の移動通信システムにより、移動通信におけるビタ
ビ復号のＡＣＳ演算を効率的に行うことのできる通信方
法を実現することができる。
記載の移動通信システムにより、移動通信におけるビタ
ビ復号のＡＣＳ演算を効率的に行うことのできる通信方
法を実現することができる。
【００４０】以下、本発明の実施の形態について、図面
を用いて説明する。 （実施の形態１）図１は実施の形態１における演算処理
装置の構成を示すものである。図１において、１はパス
メトリックを格納する記憶手段、２は記憶手段１に接続
され、データの供給や演算結果の転送を行うバス、３は
ブランチメトリックを格納する記憶手段、４は記憶手段
３に接続され、データの供給を行うバス、５および９は
記憶手段１および３からそれぞれバス２および４を介し
て読み出されたデータの比較を行う比較手段、６および
１０は記憶手段１および３からそれぞれバス２および４
を介して読み出されたデータの加算を行う加算手段、７
は比較手段５の比較結果を格納する記憶手段、１１は比
較手段９の比較結果を格納する記憶手段、８は加算手段
６の加算結果を入力し、比較手段５の比較結果に基づい
て出力を決定する選択手段、１２は加算手段１０の加算
結果を入力し、比較手段９の比較結果に基づいて出力を
決定する選択手段、１３は選択手段８および１２の選択
結果を入力し、記憶手段１に転送するバスである。な
お、比較結果を格納する記憶手段７および１１は、いず
れもバス２に接続され、バス２を介して記憶手段１に比
較結果を転送することができる。
を用いて説明する。 （実施の形態１）図１は実施の形態１における演算処理
装置の構成を示すものである。図１において、１はパス
メトリックを格納する記憶手段、２は記憶手段１に接続
され、データの供給や演算結果の転送を行うバス、３は
ブランチメトリックを格納する記憶手段、４は記憶手段
３に接続され、データの供給を行うバス、５および９は
記憶手段１および３からそれぞれバス２および４を介し
て読み出されたデータの比較を行う比較手段、６および
１０は記憶手段１および３からそれぞれバス２および４
を介して読み出されたデータの加算を行う加算手段、７
は比較手段５の比較結果を格納する記憶手段、１１は比
較手段９の比較結果を格納する記憶手段、８は加算手段
６の加算結果を入力し、比較手段５の比較結果に基づい
て出力を決定する選択手段、１２は加算手段１０の加算
結果を入力し、比較手段９の比較結果に基づいて出力を
決定する選択手段、１３は選択手段８および１２の選択
結果を入力し、記憶手段１に転送するバスである。な
お、比較結果を格納する記憶手段７および１１は、いず
れもバス２に接続され、バス２を介して記憶手段１に比
較結果を転送することができる。
【００４１】次に本実施の形態における動作を図２と図
３を参照して説明する。以下の説明では、拘束長Ｋを
４、符号化率１／２の場合について考える。パスメトリ
ックとブランチメトリックのデータの型は、いずれも単
精度データとする。また、以下の説明では、便宜上、倍
精度データを（Ｘ，Ｙ）としたとき、Ｘは倍精度データ
の上位側を表し、Ｙは倍精度データの下位側を表す。
３を参照して説明する。以下の説明では、拘束長Ｋを
４、符号化率１／２の場合について考える。パスメトリ
ックとブランチメトリックのデータの型は、いずれも単
精度データとする。また、以下の説明では、便宜上、倍
精度データを（Ｘ，Ｙ）としたとき、Ｘは倍精度データ
の上位側を表し、Ｙは倍精度データの下位側を表す。
【００４２】図２の畳み込み符号器を例に考え、符号化
率１／２としたときの４個のブランチメトリックをそれ
ぞれＢＭ０，ＢＭ１，ＢＭ２，ＢＭ３とする。これらの
ブランチメトリックを用いて拘束長Ｋ＝４の時のステー
ト（State ）の遷移状態を図示すると、図３のようなバ
タフライ構造になる。ここで旧ステート（Old State）
のノードＮ０とノードＮ１に着目する。ノードＮ０とノ
ードＮ１が遷移するのはノードＮ’０とノードＮ’４で
ある。そのときに取るブランチメトリック（ＢＭ）は ・ ノードＮ０からノードＮ’０のときはＢＭ０、 ・ ノードＮ１からノードＮ’０のときはＢＭ１、 ・ ノードＮ０からノードＮ’４のときはＢＭ１、 ・ ノードＮ１からノードＮ’４のときはＢＭ０、 である。また、ノードＮ０のパスメトリックをＰＭ０、
ノードＮ１のパスメトリックをＰＭ１とすると、共通の
パスメトリックＰＭ０，ＰＭ１にそれぞれブランチメト
リックＢＭ０，ＢＭ１を交換して加算することで、ノー
ドＮ’０、ノードＮ’４のパスメトリックになり得ると
いうことがわかる。この関係を利用して、並列処理する
ことで同時に２個のパスメトリックを更新することがで
きる。
率１／２としたときの４個のブランチメトリックをそれ
ぞれＢＭ０，ＢＭ１，ＢＭ２，ＢＭ３とする。これらの
ブランチメトリックを用いて拘束長Ｋ＝４の時のステー
ト（State ）の遷移状態を図示すると、図３のようなバ
タフライ構造になる。ここで旧ステート（Old State）
のノードＮ０とノードＮ１に着目する。ノードＮ０とノ
ードＮ１が遷移するのはノードＮ’０とノードＮ’４で
ある。そのときに取るブランチメトリック（ＢＭ）は ・ ノードＮ０からノードＮ’０のときはＢＭ０、 ・ ノードＮ１からノードＮ’０のときはＢＭ１、 ・ ノードＮ０からノードＮ’４のときはＢＭ１、 ・ ノードＮ１からノードＮ’４のときはＢＭ０、 である。また、ノードＮ０のパスメトリックをＰＭ０、
ノードＮ１のパスメトリックをＰＭ１とすると、共通の
パスメトリックＰＭ０，ＰＭ１にそれぞれブランチメト
リックＢＭ０，ＢＭ１を交換して加算することで、ノー
ドＮ’０、ノードＮ’４のパスメトリックになり得ると
いうことがわかる。この関係を利用して、並列処理する
ことで同時に２個のパスメトリックを更新することがで
きる。
【００４３】なお、この関係は図３に示すように以降の
ノードのペア（図ではノードＮ２とノードＮ３のペア、
ノードＮ４とノードＮ５のペア、ノードＮ６とノードＮ
７のペア）に関しても成り立つ。そこで、図３に示すよ
うに前半のノードＮ’０からノードＮ’３のＡＣＳ演算
を比較手段５と加算手段６と比較結果を格納する記憶手
段７と選択手段８とで処理を行い、後半のノードＮ’４
からノードＮ’７のＡＣＳ演算を比較手段９と加算手段
１０と比較結果を格納する記憶手段１１と選択手段１２
とで処理を行う。
ノードのペア（図ではノードＮ２とノードＮ３のペア、
ノードＮ４とノードＮ５のペア、ノードＮ６とノードＮ
７のペア）に関しても成り立つ。そこで、図３に示すよ
うに前半のノードＮ’０からノードＮ’３のＡＣＳ演算
を比較手段５と加算手段６と比較結果を格納する記憶手
段７と選択手段８とで処理を行い、後半のノードＮ’４
からノードＮ’７のＡＣＳ演算を比較手段９と加算手段
１０と比較結果を格納する記憶手段１１と選択手段１２
とで処理を行う。
【００４４】以降はノードＮ０とノードＮ１からノード
Ｎ’０とノードＮ’４へのＡＣＳ演算に関して詳細な動
作説明を行う。まず、記憶手段１から２個のパスメトリ
ックが（ＰＭ１，ＰＭ０）として、バス２に出力され、
一方記憶手段３から２個のブランチメトリックが（ＢＭ
１，ＢＭ０）として、バス４に出力される。比較手段５
では、バス２から２個のパスメトリック（ＰＭ１，ＰＭ
０）を入力し、バス４から２個のブランチメトリック
（ＢＭ１，ＢＭ０）を入力し、 ＰＭ１＋ＢＭ１−ＰＭ０−ＢＭ０ を計算する。一方、加算手段６では、バス２から２個の
パスメトリック（ＰＭ１，ＰＭ０）を入力し、バス４か
ら２個のブランチメトリック（ＢＭ１，ＢＭ０）を入力
し、 ＰＭ１＋ＢＭ１と、ＰＭ０＋ＢＭ０ を計算し、選択手段８に（ＰＭ１＋ＢＭ１，ＰＭ０＋Ｂ
Ｍ０）として出力する。
Ｎ’０とノードＮ’４へのＡＣＳ演算に関して詳細な動
作説明を行う。まず、記憶手段１から２個のパスメトリ
ックが（ＰＭ１，ＰＭ０）として、バス２に出力され、
一方記憶手段３から２個のブランチメトリックが（ＢＭ
１，ＢＭ０）として、バス４に出力される。比較手段５
では、バス２から２個のパスメトリック（ＰＭ１，ＰＭ
０）を入力し、バス４から２個のブランチメトリック
（ＢＭ１，ＢＭ０）を入力し、 ＰＭ１＋ＢＭ１−ＰＭ０−ＢＭ０ を計算する。一方、加算手段６では、バス２から２個の
パスメトリック（ＰＭ１，ＰＭ０）を入力し、バス４か
ら２個のブランチメトリック（ＢＭ１，ＢＭ０）を入力
し、 ＰＭ１＋ＢＭ１と、ＰＭ０＋ＢＭ０ を計算し、選択手段８に（ＰＭ１＋ＢＭ１，ＰＭ０＋Ｂ
Ｍ０）として出力する。
【００４５】選択手段８は、比較手段５の比較結果ＰＭ
１＋ＢＭ１−ＰＭ０−ＢＭ０の符号ビットである最上位
ビット（以後これをＭＳＢ：Most Significant Bitと呼
ぶ）を入力し、ＭＳＢの値により上位ＰＭ１＋ＢＭ１を
出力するか、下位ＰＭ０＋ＢＭ０を出力するかを選択す
る。すなわち、 ＰＭ１＋ＢＭ１≧ＰＭ０−ＢＭ０ なら、 ＰＭ１＋ＢＭ１−ＰＭ０−ＢＭ０≧０ であるので、ＭＳＢは０となり、このときは下位ＰＭ０
＋ＢＭ０を選択し、これを新たにＰＭ’０としてバス１
３に出力する。逆に、 ＰＭ１＋ＢＭ１＜ＰＭ０−ＢＭ０ なら、 ＰＭ１＋ＢＭ１−ＰＭ０−ＢＭ０＜０ であるので、ＭＳＢは１となり、このときは上位ＰＭ１
＋ＢＭ１を選択し、これを新たにＰＭ’０としてバス１
３に出力する。また、比較手段５の比較結果のＭＳＢは
同時に記憶手段７に順次格納される。
１＋ＢＭ１−ＰＭ０−ＢＭ０の符号ビットである最上位
ビット（以後これをＭＳＢ：Most Significant Bitと呼
ぶ）を入力し、ＭＳＢの値により上位ＰＭ１＋ＢＭ１を
出力するか、下位ＰＭ０＋ＢＭ０を出力するかを選択す
る。すなわち、 ＰＭ１＋ＢＭ１≧ＰＭ０−ＢＭ０ なら、 ＰＭ１＋ＢＭ１−ＰＭ０−ＢＭ０≧０ であるので、ＭＳＢは０となり、このときは下位ＰＭ０
＋ＢＭ０を選択し、これを新たにＰＭ’０としてバス１
３に出力する。逆に、 ＰＭ１＋ＢＭ１＜ＰＭ０−ＢＭ０ なら、 ＰＭ１＋ＢＭ１−ＰＭ０−ＢＭ０＜０ であるので、ＭＳＢは１となり、このときは上位ＰＭ１
＋ＢＭ１を選択し、これを新たにＰＭ’０としてバス１
３に出力する。また、比較手段５の比較結果のＭＳＢは
同時に記憶手段７に順次格納される。
【００４６】比較手段９では、バス２から２個のパスメ
トリック（ＰＭ１，ＰＭ０）を入力し、バス４から２個
のブランチメトリック（ＢＭ１，ＢＭ０）を入力し、 ＰＭ１＋ＢＭ０−ＰＭ０−ＢＭ１ を計算する。一方、加算手段１０では、バス２から２個
のパスメトリック（ＰＭ１，ＰＭ０）を入力し、バス４
から２個のブランチメトリック（ＢＭ１，ＢＭ０）を入
力し、 ＰＭ１＋ＢＭ０と、ＰＭ０＋ＢＭ１ を計算し、選択手段１２に（ＰＭ１＋ＢＭ０，ＰＭ０＋
ＢＭ１）として出力する。
トリック（ＰＭ１，ＰＭ０）を入力し、バス４から２個
のブランチメトリック（ＢＭ１，ＢＭ０）を入力し、 ＰＭ１＋ＢＭ０−ＰＭ０−ＢＭ１ を計算する。一方、加算手段１０では、バス２から２個
のパスメトリック（ＰＭ１，ＰＭ０）を入力し、バス４
から２個のブランチメトリック（ＢＭ１，ＢＭ０）を入
力し、 ＰＭ１＋ＢＭ０と、ＰＭ０＋ＢＭ１ を計算し、選択手段１２に（ＰＭ１＋ＢＭ０，ＰＭ０＋
ＢＭ１）として出力する。
【００４７】選択手段１２は、比較手段９の比較結果Ｐ
Ｍ１＋ＢＭ０−ＰＭ０−ＢＭ１のＭＳＢを入力し、ＭＳ
Ｂの値により上位ＰＭ１＋ＢＭ０を出力するか、下位Ｐ
Ｍ０＋ＢＭ１を出力するかを選択する。すなわち、 ＰＭ１＋ＢＭ０≧ＰＭ０−ＢＭ１ なら、 ＰＭ１＋ＢＭ０−ＰＭ０−ＢＭ１≧０ であるので、ＭＳＢは０となり、このときは下位ＰＭ０
＋ＢＭ１を選択し、これを新たにＰＭ’４としてバス１
３に出力する。逆に、 ＰＭ１＋ＢＭ０＜ＰＭ０−ＢＭ１ なら、 ＰＭ１＋ＢＭ０−ＰＭ０−ＢＭ１＜０ であるので、ＭＳＢは１となり、このときは上位ＰＭ１
＋ＢＭ０を選択し、これを新たにＰＭ’４としてバス１
３に出力する。また、比較手段９の比較結果のＭＳＢは
同時に記憶手段１１に順次格納される。
Ｍ１＋ＢＭ０−ＰＭ０−ＢＭ１のＭＳＢを入力し、ＭＳ
Ｂの値により上位ＰＭ１＋ＢＭ０を出力するか、下位Ｐ
Ｍ０＋ＢＭ１を出力するかを選択する。すなわち、 ＰＭ１＋ＢＭ０≧ＰＭ０−ＢＭ１ なら、 ＰＭ１＋ＢＭ０−ＰＭ０−ＢＭ１≧０ であるので、ＭＳＢは０となり、このときは下位ＰＭ０
＋ＢＭ１を選択し、これを新たにＰＭ’４としてバス１
３に出力する。逆に、 ＰＭ１＋ＢＭ０＜ＰＭ０−ＢＭ１ なら、 ＰＭ１＋ＢＭ０−ＰＭ０−ＢＭ１＜０ であるので、ＭＳＢは１となり、このときは上位ＰＭ１
＋ＢＭ０を選択し、これを新たにＰＭ’４としてバス１
３に出力する。また、比較手段９の比較結果のＭＳＢは
同時に記憶手段１１に順次格納される。
【００４８】以上のように、その外のノードのペアに関
しても同様な処理を行うことで、ＤＳＰによるビタビ復
号のＡＣＳ演算を並列に実行することができる。なお、
これまでの説明では、拘束長Ｋ＝４、符号化率１／２の
場合の具体例を示したが、拘束長と符号化率の値がそれ
以外の値であっても、上記関係は成り立つ為、それに応
じた変更を適宜施すことによって同様に実施可能であ
る。
しても同様な処理を行うことで、ＤＳＰによるビタビ復
号のＡＣＳ演算を並列に実行することができる。なお、
これまでの説明では、拘束長Ｋ＝４、符号化率１／２の
場合の具体例を示したが、拘束長と符号化率の値がそれ
以外の値であっても、上記関係は成り立つ為、それに応
じた変更を適宜施すことによって同様に実施可能であ
る。
【００４９】（実施の形態２）図４は実施の形態２にお
ける演算処理装置の構成を示すものである。本実施の形
態の演算処理装置が、実施の形態１（図１）の演算処理
装置と異なるところは、パスメトリックを格納する記憶
手段として４バンクからなるＲＡＭ１４で構成されてい
る点であり、それ以外の構成および動作は実施の形態１
とまったく同じである。
ける演算処理装置の構成を示すものである。本実施の形
態の演算処理装置が、実施の形態１（図１）の演算処理
装置と異なるところは、パスメトリックを格納する記憶
手段として４バンクからなるＲＡＭ１４で構成されてい
る点であり、それ以外の構成および動作は実施の形態１
とまったく同じである。
【００５０】本実施の形態の演算処理装置は、図５に示
すパイプライン構造の演算処理に適している。例えば、
命令１においてｎ＋１サイクル目の演算実行ステージで
ＡＣＳ演算を実行するためには、予めｎサイクル目のメ
モリアクセス・ステージで読み出すパスメトリックのア
ドレスをＲＡＭ１４に供給する必要がある。このときＲ
ＡＭ１４が偶数番地と奇数番地を連続して読み出すこと
ができる、すなわち倍精度読み出しが可能なＲＡＭであ
るとすると、以下の状況で偶数アドレスを指定するだけ
で演算に使用する２つのパスメトリックを読み出すこと
ができる。 ・１ステートのパスメトリックは偶数番地、奇数番地の
順に連続した番地に格納されており、 ・１ステートのパスメトリックを前半と後半に分け、そ
れぞれ別々のバンクに格納されている。
すパイプライン構造の演算処理に適している。例えば、
命令１においてｎ＋１サイクル目の演算実行ステージで
ＡＣＳ演算を実行するためには、予めｎサイクル目のメ
モリアクセス・ステージで読み出すパスメトリックのア
ドレスをＲＡＭ１４に供給する必要がある。このときＲ
ＡＭ１４が偶数番地と奇数番地を連続して読み出すこと
ができる、すなわち倍精度読み出しが可能なＲＡＭであ
るとすると、以下の状況で偶数アドレスを指定するだけ
で演算に使用する２つのパスメトリックを読み出すこと
ができる。 ・１ステートのパスメトリックは偶数番地、奇数番地の
順に連続した番地に格納されており、 ・１ステートのパスメトリックを前半と後半に分け、そ
れぞれ別々のバンクに格納されている。
【００５１】４バンクのＲＡＭ１４には、例えばバンク
０に旧ステートの前半のパスメトリック（図３ではＰＭ
０，ＰＭ１，ＰＭ２，ＰＭ３を指す）が格納されてお
り、バンク１に旧ステートの後半のパスメトリック（図
３ではＰＭ４，ＰＭ５，ＰＭ６，ＰＭ７を指す）が格納
されているとき、１サイクルの演算実行（ＡＣＳ演算実
行）で２個のパスメトリックが生成され、それらがバス
１３を介してそれぞれバンク２、バンク３に格納され
る。このときバス１３は倍精度データを転送することに
なり、バンク２にノードＮ’０からノードＮ’３のパス
メトリックが格納され、バンク３にノードＮ’からノー
ドＮ’７のパスメトリックが格納される。
０に旧ステートの前半のパスメトリック（図３ではＰＭ
０，ＰＭ１，ＰＭ２，ＰＭ３を指す）が格納されてお
り、バンク１に旧ステートの後半のパスメトリック（図
３ではＰＭ４，ＰＭ５，ＰＭ６，ＰＭ７を指す）が格納
されているとき、１サイクルの演算実行（ＡＣＳ演算実
行）で２個のパスメトリックが生成され、それらがバス
１３を介してそれぞれバンク２、バンク３に格納され
る。このときバス１３は倍精度データを転送することに
なり、バンク２にノードＮ’０からノードＮ’３のパス
メトリックが格納され、バンク３にノードＮ’からノー
ドＮ’７のパスメトリックが格納される。
【００５２】以上の図３に対応したメモリアクセスの動
作例を図６に示す。１ステートのＡＣＳ演算が終了する
と、次ステートでは旧ステートのパスメトリックとして
バンク２および３から読み出しを行い、新ステートのパ
スメトリックはバンク０とバンク１に格納する。このよ
うに４バンクのＲＡＭ１４を用いて１ステートのＡＣＳ
演算が終了するごとにパスメトリックを読み出すバンク
のペアと格納するバンクのペアを切り替えることで、Ｄ
ＳＰによるビタビ復号のＡＣＳ演算を並列に実行するこ
とが可能となる。
作例を図６に示す。１ステートのＡＣＳ演算が終了する
と、次ステートでは旧ステートのパスメトリックとして
バンク２および３から読み出しを行い、新ステートのパ
スメトリックはバンク０とバンク１に格納する。このよ
うに４バンクのＲＡＭ１４を用いて１ステートのＡＣＳ
演算が終了するごとにパスメトリックを読み出すバンク
のペアと格納するバンクのペアを切り替えることで、Ｄ
ＳＰによるビタビ復号のＡＣＳ演算を並列に実行するこ
とが可能となる。
【００５３】なお、これまでの説明では、ペアとなるバ
ンクとしてバンク０とバンク１、バンク２とバンク３を
例に説明したが、その他の組み合わせを用いてもメモリ
アクセスステージで供給するアドレスと格納するときの
アドレスが変更するだけで同様に実施可能である。ま
た、本実施の形態では、ＲＡＭ１４を４つのバンクで構
成したが、本バンク数は最低限必要な数であり、４つ以
上であれば同様に実施可能である。
ンクとしてバンク０とバンク１、バンク２とバンク３を
例に説明したが、その他の組み合わせを用いてもメモリ
アクセスステージで供給するアドレスと格納するときの
アドレスが変更するだけで同様に実施可能である。ま
た、本実施の形態では、ＲＡＭ１４を４つのバンクで構
成したが、本バンク数は最低限必要な数であり、４つ以
上であれば同様に実施可能である。
【００５４】（実施の形態３）図７は実施の形態３にお
ける演算処理装置の構成を示すものである。本実施の形
態の演算処理装置が、実施の形態１（図１）の演算処理
装置と異なるところはパスメトリックを格納する記憶手
段として３バンクからなるデュアルポートＲＡＭ１５で
構成されている点であり、それ以外の構成および動作は
実施の形態１とまったく同じである。
ける演算処理装置の構成を示すものである。本実施の形
態の演算処理装置が、実施の形態１（図１）の演算処理
装置と異なるところはパスメトリックを格納する記憶手
段として３バンクからなるデュアルポートＲＡＭ１５で
構成されている点であり、それ以外の構成および動作は
実施の形態１とまったく同じである。
【００５５】本実施の形態の演算処理装置も、実施の形
態２と同じく図５に示すパイプライン構造の演算処理に
適している。パスメトリックを格納する記憶手段がデュ
アルポートＲＡＭ１５であることから、１命令において
同一バンクへのリードとライトの指定が可能なため、例
えば、命令１においてｎ＋１サイクル目の演算実行ステ
ージでＡＣＳ演算を実行する為に、まずｎサイクル目の
メモリアクセス・ステージで読み出すパスメトリックの
アドレスと書き込むパスメトリックのアドレスをデュア
ルポートＲＡＭ１５に供給し、ｎ＋１サイクル目で、実
施の形態２のＲＡＭ１４と同じくデュアルポートＲＡＭ
１５から偶数番地と奇数番地を連続して読み出し、ＡＣ
Ｓ演算を行い、さらに同じバンクに１個のパスメトリッ
クを書き込むことが可能となる。
態２と同じく図５に示すパイプライン構造の演算処理に
適している。パスメトリックを格納する記憶手段がデュ
アルポートＲＡＭ１５であることから、１命令において
同一バンクへのリードとライトの指定が可能なため、例
えば、命令１においてｎ＋１サイクル目の演算実行ステ
ージでＡＣＳ演算を実行する為に、まずｎサイクル目の
メモリアクセス・ステージで読み出すパスメトリックの
アドレスと書き込むパスメトリックのアドレスをデュア
ルポートＲＡＭ１５に供給し、ｎ＋１サイクル目で、実
施の形態２のＲＡＭ１４と同じくデュアルポートＲＡＭ
１５から偶数番地と奇数番地を連続して読み出し、ＡＣ
Ｓ演算を行い、さらに同じバンクに１個のパスメトリッ
クを書き込むことが可能となる。
【００５６】本実施の形態３の演算処理装置も、実施の
形態２の演算処理装置と同じく以下の状況下で動作す
る。 ・１ステートのパスメトリックは偶数番地、奇数番地の
順に連続した番地に格納されており、 ・１ステートのパスメトリックを前半と後半に分け、そ
れぞれ別々のバンクに格納されている。
形態２の演算処理装置と同じく以下の状況下で動作す
る。 ・１ステートのパスメトリックは偶数番地、奇数番地の
順に連続した番地に格納されており、 ・１ステートのパスメトリックを前半と後半に分け、そ
れぞれ別々のバンクに格納されている。
【００５７】デュアルポートＲＡＭ１５には、例えばバ
ンク０に旧ステートの前半のパスメトリック（図３では
ＰＭ０，ＰＭ１，ＰＭ２，ＰＭ３を指す）が格納されて
おり、バンク１に旧ステートの後半のパスメトリック
（図３ではＰＭ４，ＰＭ５，ＰＭ６，ＰＭ７を指す）が
格納されているとき、１サイクルの演算実行（ＡＣＳ演
算実行）で２個のパスメトリックが生成され、それらが
バス１３を介してそれぞれバンク０、バンク２に格納さ
れる。このときバス１３は倍精度データを転送すること
になり、バンク０にノードＮ’０からノードＮ’３のパ
スメトリックが格納され、バンク２にノードＮ’４から
ノードＮ’７のパスメトリックが格納される。
ンク０に旧ステートの前半のパスメトリック（図３では
ＰＭ０，ＰＭ１，ＰＭ２，ＰＭ３を指す）が格納されて
おり、バンク１に旧ステートの後半のパスメトリック
（図３ではＰＭ４，ＰＭ５，ＰＭ６，ＰＭ７を指す）が
格納されているとき、１サイクルの演算実行（ＡＣＳ演
算実行）で２個のパスメトリックが生成され、それらが
バス１３を介してそれぞれバンク０、バンク２に格納さ
れる。このときバス１３は倍精度データを転送すること
になり、バンク０にノードＮ’０からノードＮ’３のパ
スメトリックが格納され、バンク２にノードＮ’４から
ノードＮ’７のパスメトリックが格納される。
【００５８】以上の図３に対応したメモリアクセスの動
作例を図８に示す。本実施の形態の演算処理装置が実施
の形態２の演算処理装置と異なる点は、１ステートのＡ
ＣＳ演算が終了すると、バンク１とバンク２の切り替え
のみ行い、バンク０に関しては切り替えなくても、ＤＳ
Ｐによるビタビ復号のＡＣＳ演算を並列に実行すること
ができる点である。なお、本実施の形態では、デュアル
ポートＲＡＭ１５を３つのバンクで構成したが、本バン
ク数は最低限必要な数であり、３つ以上であれば同様に
実施可能である。
作例を図８に示す。本実施の形態の演算処理装置が実施
の形態２の演算処理装置と異なる点は、１ステートのＡ
ＣＳ演算が終了すると、バンク１とバンク２の切り替え
のみ行い、バンク０に関しては切り替えなくても、ＤＳ
Ｐによるビタビ復号のＡＣＳ演算を並列に実行すること
ができる点である。なお、本実施の形態では、デュアル
ポートＲＡＭ１５を３つのバンクで構成したが、本バン
ク数は最低限必要な数であり、３つ以上であれば同様に
実施可能である。
【００５９】（実施の形態４）図９は実施の形態４にお
ける演算処理装置の構成を示すものである。本実施の形
態の演算処理装置が、実施の形態２（図４）の演算処理
装置と異なるところは入力レジスタ１６、１７を具備し
ている点であり、それ以外の構成および動作は実施の形
態２とまったく同じである。図９において、本入力レジ
スタ１６、１７は、バス２からデータを入力し、比較手
段５、９と加算手段６、１０にデータを出力する。
ける演算処理装置の構成を示すものである。本実施の形
態の演算処理装置が、実施の形態２（図４）の演算処理
装置と異なるところは入力レジスタ１６、１７を具備し
ている点であり、それ以外の構成および動作は実施の形
態２とまったく同じである。図９において、本入力レジ
スタ１６、１７は、バス２からデータを入力し、比較手
段５、９と加算手段６、１０にデータを出力する。
【００６０】本実施の形態の演算処理装置は、図１０に
示すパイプライン構造の演算処理に適している。例え
ば、命令１においてｎ＋２サイクル目の演算実行ステー
ジでＡＣＳ演算を実行する為に、予めｎサイクル目のメ
モリアクセス・ステージで読み出すパスメトリックのア
ドレスをＲＡＭ１４に供給し、ｎ＋１サイクル目のデー
タ転送ステージでＲＡＭ１４から出力されたデータがバ
ス２を介して入力レジスタ１６、１７にラッチする。
示すパイプライン構造の演算処理に適している。例え
ば、命令１においてｎ＋２サイクル目の演算実行ステー
ジでＡＣＳ演算を実行する為に、予めｎサイクル目のメ
モリアクセス・ステージで読み出すパスメトリックのア
ドレスをＲＡＭ１４に供給し、ｎ＋１サイクル目のデー
タ転送ステージでＲＡＭ１４から出力されたデータがバ
ス２を介して入力レジスタ１６、１７にラッチする。
【００６１】図１０に示すパイプラインは、図５に示し
たパイプラインのステージにデータ転送の１ステージを
演算実行ステージの前に挿入している。すなわち、演算
実行ステージの始まりの時点では、ＲＡＭ１４からのデ
ータは各演算器（比較手段５、９と加算手段６、１０を
指す）手前の入力レジスタで確定しているため、ＲＡＭ
１４からのデータ転送に要す時間を省くことが可能とな
る。
たパイプラインのステージにデータ転送の１ステージを
演算実行ステージの前に挿入している。すなわち、演算
実行ステージの始まりの時点では、ＲＡＭ１４からのデ
ータは各演算器（比較手段５、９と加算手段６、１０を
指す）手前の入力レジスタで確定しているため、ＲＡＭ
１４からのデータ転送に要す時間を省くことが可能とな
る。
【００６２】したがって、本実施の形態によれば、比較
的高速にＤＳＰによるビタビ復号のＡＣＳ演算を並列に
実行することが可能となる。なお、パスメトリックを格
納する手段としてデュアルポートＲＡＭを用いても同様
に実施可能である。
的高速にＤＳＰによるビタビ復号のＡＣＳ演算を並列に
実行することが可能となる。なお、パスメトリックを格
納する手段としてデュアルポートＲＡＭを用いても同様
に実施可能である。
【００６３】（実施の形態５）図１１は実施の形態５に
おける演算処理装置の構成を示すものである。本実施の
形態の演算処理装置が、実施の形態４（図９）の演算処
理装置と異なるところはスワップ回路１８を具備してい
る点であり、それ以外の構成および動作は実施の形態４
とまったく同じである。図１１において、本スワップ回
路１８は、ブランチメトリックを格納する記憶手段３か
らデータを入力し、バス４にデータを出力する。
おける演算処理装置の構成を示すものである。本実施の
形態の演算処理装置が、実施の形態４（図９）の演算処
理装置と異なるところはスワップ回路１８を具備してい
る点であり、それ以外の構成および動作は実施の形態４
とまったく同じである。図１１において、本スワップ回
路１８は、ブランチメトリックを格納する記憶手段３か
らデータを入力し、バス４にデータを出力する。
【００６４】本実施の形態の演算処理装置は、図１０に
示すパイプライン構造の演算処理に適している。本スワ
ップ回路１８は、記憶手段３から例えば｛ＢＭ１，ＢＭ
０｝の形式で倍精度データとして入力した２つのブラン
チメトリックの値を、そのまま｛ＢＭ１，ＢＭ０｝とし
て出力するか、上位と下位をスワップして｛ＢＭ０，Ｂ
Ｍ１｝として出力するかを、命令などにより切り替える
機能を有する。
示すパイプライン構造の演算処理に適している。本スワ
ップ回路１８は、記憶手段３から例えば｛ＢＭ１，ＢＭ
０｝の形式で倍精度データとして入力した２つのブラン
チメトリックの値を、そのまま｛ＢＭ１，ＢＭ０｝とし
て出力するか、上位と下位をスワップして｛ＢＭ０，Ｂ
Ｍ１｝として出力するかを、命令などにより切り替える
機能を有する。
【００６５】スワップ回路１８の動作を説明する。拘束
長Ｋ＝４、符号化率１／２として、図２に示す畳み込み
符号器および図３に示すバタフライ構造のパスメトリッ
クの遷移状態を用いて説明する。旧ステート（Old Stat
e ）のノードＮ０とノードＮ１から、ノードＮ’０およ
びノードＮ’４に遷移する時のＡＣＳ演算と、旧ステー
ト（Old State ）のノードＮ６とノードＮ７から、ノー
ドＮ’３およびノードＮ’７に遷移する時のＡＣＳ演算
とを比較すると図１２になる。すなわち、ノードＮ０と
ノードＮ１からノードＮ’０へのＡＣＳ演算とノードＮ
６とノードＮ７からノードＮ’３へのＡＣＳ演算は比較
手段５と加算手段６で行われるが、両ＡＣＳ演算では共
通のブランチメトリックＢＭ０とＢＭ１を用い、かつＢ
Ｍ０とＢＭ１がスワップした関係になっている。これは
ノードＮ０とノードＮ１からノードＮ’４へのＡＣＳ演
算とノードＮ６とノードＮ７からノードＮ’７へのＡＣ
Ｓ演算の比較手段９と加算手段１０でも同じ関係が成り
立つ。そのため、ブランチメトリックを格納する記憶手
段３には｛ＢＭ０，ＢＭ１｝と｛ＢＭ１，ＢＭ０｝の両
形態で格納しなければならず、冗長なハードウェア資源
となる。
長Ｋ＝４、符号化率１／２として、図２に示す畳み込み
符号器および図３に示すバタフライ構造のパスメトリッ
クの遷移状態を用いて説明する。旧ステート（Old Stat
e ）のノードＮ０とノードＮ１から、ノードＮ’０およ
びノードＮ’４に遷移する時のＡＣＳ演算と、旧ステー
ト（Old State ）のノードＮ６とノードＮ７から、ノー
ドＮ’３およびノードＮ’７に遷移する時のＡＣＳ演算
とを比較すると図１２になる。すなわち、ノードＮ０と
ノードＮ１からノードＮ’０へのＡＣＳ演算とノードＮ
６とノードＮ７からノードＮ’３へのＡＣＳ演算は比較
手段５と加算手段６で行われるが、両ＡＣＳ演算では共
通のブランチメトリックＢＭ０とＢＭ１を用い、かつＢ
Ｍ０とＢＭ１がスワップした関係になっている。これは
ノードＮ０とノードＮ１からノードＮ’４へのＡＣＳ演
算とノードＮ６とノードＮ７からノードＮ’７へのＡＣ
Ｓ演算の比較手段９と加算手段１０でも同じ関係が成り
立つ。そのため、ブランチメトリックを格納する記憶手
段３には｛ＢＭ０，ＢＭ１｝と｛ＢＭ１，ＢＭ０｝の両
形態で格納しなければならず、冗長なハードウェア資源
となる。
【００６６】スワップ回路１８は、このような冗長性を
解決するもので、ブランチメトリックを格納する記憶手
段３には、例えば｛ＢＭ０，ＢＭ１｝の形態だけを格納
しておき、スワップ回路１８には、この｛ＢＭ０，ＢＭ
１｝を入力し、例えば命令などにより、出力として｛Ｂ
Ｍ０，ＢＭ１｝とするか、｛ＢＭ１，ＢＭ０｝とするか
を切り替える動作を行うもので、このスワップ回路１８
により、ブランチメトリックを格納する記憶手段３の冗
長性を省くことが可能となる。
解決するもので、ブランチメトリックを格納する記憶手
段３には、例えば｛ＢＭ０，ＢＭ１｝の形態だけを格納
しておき、スワップ回路１８には、この｛ＢＭ０，ＢＭ
１｝を入力し、例えば命令などにより、出力として｛Ｂ
Ｍ０，ＢＭ１｝とするか、｛ＢＭ１，ＢＭ０｝とするか
を切り替える動作を行うもので、このスワップ回路１８
により、ブランチメトリックを格納する記憶手段３の冗
長性を省くことが可能となる。
【００６７】なお、本実施の形態では、拘束長Ｋ＝４、
符号化率１／２で、旧ステートのノードＮ０、ノードＮ
１、ノードＮ６、ノードＮ７を用いて説明を行ったが、
ノードＮ２、ノードＮ３、ノードＮ４、ノードＮ５でも
上記関係が成り立ち、さらに上記以外の拘束長Ｋと符号
化率の組み合わせでも成り立つため、同様に実施可能で
ある。また、パスメトリックを格納する手段としてデュ
アルポートＲＡＭを用いても同様に実施可能である。
符号化率１／２で、旧ステートのノードＮ０、ノードＮ
１、ノードＮ６、ノードＮ７を用いて説明を行ったが、
ノードＮ２、ノードＮ３、ノードＮ４、ノードＮ５でも
上記関係が成り立ち、さらに上記以外の拘束長Ｋと符号
化率の組み合わせでも成り立つため、同様に実施可能で
ある。また、パスメトリックを格納する手段としてデュ
アルポートＲＡＭを用いても同様に実施可能である。
【００６８】（実施の形態６）図１３は実施の形態６に
おける演算処理装置の構成を示すものである。本実施の
形態の演算処理装置が、実施の形態５（図１１）の演算
処理装置と異なるところは、比較手段として２つの加算
器と１つの比較器で構成し、加算手段として２つの加算
器で構成している点であり、それ以外の構成および動作
は実施の形態５とまったく同じである。
おける演算処理装置の構成を示すものである。本実施の
形態の演算処理装置が、実施の形態５（図１１）の演算
処理装置と異なるところは、比較手段として２つの加算
器と１つの比較器で構成し、加算手段として２つの加算
器で構成している点であり、それ以外の構成および動作
は実施の形態５とまったく同じである。
【００６９】図１３において、１９および２０はバス４
と入力レジスタ１６からデータを入力し加算する加算
器、２１は加算器１９と加算器２０から加算結果を入力
して比較し、比較結果を格納する記憶手段７と選択手段
８に出力する比較器、２２および２３はバス４と入力レ
ジスタ１６からデータを入力して加算し、加算結果を選
択手段８に出力する加算器、２４および２５はバス４と
入力レジスタ１７からデータを入力し加算する加算器、
２６は加算器２４と加算器２５から加算結果を入力して
比較し、比較結果を格納する記憶手段１１と選択手段１
２に出力する比較器、２７および２８はバス４と入力レ
ジスタ１７からデータを入力して加算し、加算結果を選
択手段１２に出力する加算器である。本実施の形態の演
算処理装置は、図１０に示すパイプライン構造の演算処
理に適している。
と入力レジスタ１６からデータを入力し加算する加算
器、２１は加算器１９と加算器２０から加算結果を入力
して比較し、比較結果を格納する記憶手段７と選択手段
８に出力する比較器、２２および２３はバス４と入力レ
ジスタ１６からデータを入力して加算し、加算結果を選
択手段８に出力する加算器、２４および２５はバス４と
入力レジスタ１７からデータを入力し加算する加算器、
２６は加算器２４と加算器２５から加算結果を入力して
比較し、比較結果を格納する記憶手段１１と選択手段１
２に出力する比較器、２７および２８はバス４と入力レ
ジスタ１７からデータを入力して加算し、加算結果を選
択手段１２に出力する加算器である。本実施の形態の演
算処理装置は、図１０に示すパイプライン構造の演算処
理に適している。
【００７０】次に、本実施の形態におけるＡＣＳ演算の
動作を説明する。拘束長Ｋ＝４、符号化率１／２とし
て、図２に示す畳み込み符号器と、図３に示すバタフラ
イ構造と、図１２に示すノードＮ０，Ｎ１からノード
Ｎ’０，Ｎ’４へのＡＣＳ演算とノードＮ６，Ｎ７から
ノードＮ’３，Ｎ’７へのＡＣＳ演算の比較を用いて説
明する。
動作を説明する。拘束長Ｋ＝４、符号化率１／２とし
て、図２に示す畳み込み符号器と、図３に示すバタフラ
イ構造と、図１２に示すノードＮ０，Ｎ１からノード
Ｎ’０，Ｎ’４へのＡＣＳ演算とノードＮ６，Ｎ７から
ノードＮ’３，Ｎ’７へのＡＣＳ演算の比較を用いて説
明する。
【００７１】図１３に示すように、入力レジスタ１６、
１７から２つのパスメトリックが｛Ａ，Ｂ｝として出力
され、スワップ回路１８から２つのブランチメトリック
が｛Ｃ，Ｄ｝として出力されると、加算器１９では、パ
スメトリック｛Ａ｝とブランチメトリック｛Ｃ｝を入力
し加算結果｛Ａ＋Ｃ｝を出力し、加算器２０では、パス
メトリック｛Ｂ｝とブランチメトリック｛Ｄ｝を入力
し、加算結果｛Ｂ＋Ｄ｝を出力し、比較器２１では、加
算器１９の加算結果｛Ａ＋Ｃ｝と加算器２０の加算結果
｛Ｂ＋Ｄ｝とを入力し、｛Ａ＋Ｃ−（Ｂ＋Ｄ）｝の比較
を行い、比較結果のＭＳＢを出力する。加算器２２で
は、パスメトリック｛Ａ｝とブランチメトリック｛Ｃ｝
を入力し加算結果｛Ａ＋Ｃ｝を出力し、加算器２３で
は、パスメトリック｛Ｂ｝とブランチメトリック｛Ｄ｝
を入力し、加算結果｛Ｂ＋Ｄ｝を出力する。
１７から２つのパスメトリックが｛Ａ，Ｂ｝として出力
され、スワップ回路１８から２つのブランチメトリック
が｛Ｃ，Ｄ｝として出力されると、加算器１９では、パ
スメトリック｛Ａ｝とブランチメトリック｛Ｃ｝を入力
し加算結果｛Ａ＋Ｃ｝を出力し、加算器２０では、パス
メトリック｛Ｂ｝とブランチメトリック｛Ｄ｝を入力
し、加算結果｛Ｂ＋Ｄ｝を出力し、比較器２１では、加
算器１９の加算結果｛Ａ＋Ｃ｝と加算器２０の加算結果
｛Ｂ＋Ｄ｝とを入力し、｛Ａ＋Ｃ−（Ｂ＋Ｄ）｝の比較
を行い、比較結果のＭＳＢを出力する。加算器２２で
は、パスメトリック｛Ａ｝とブランチメトリック｛Ｃ｝
を入力し加算結果｛Ａ＋Ｃ｝を出力し、加算器２３で
は、パスメトリック｛Ｂ｝とブランチメトリック｛Ｄ｝
を入力し、加算結果｛Ｂ＋Ｄ｝を出力する。
【００７２】一方、加算器２４では、パスメトリック
｛Ａ｝とブランチメトリック｛Ｄ｝を入力し、加算結果
｛Ａ＋Ｄ｝を出力し、加算器２５では、パスメトリック
｛Ｂ｝とブランチメトリック｛Ｃ｝を入力し、加算結果
｛Ｂ＋Ｃ｝を出力し、比較器２６では、加算器２４の加
算結果｛Ａ＋Ｄ｝と加算器２５の加算結果｛Ｂ＋Ｃ｝と
を入力し、｛Ａ＋Ｄ−（Ｂ＋Ｃ）｝の比較を行い、比較
結果のＭＳＢを出力する。加算器２７では、パスメトリ
ック｛Ａ｝とブランチメトリック｛Ｄ｝を入力し、加算
結果｛Ａ＋Ｄ｝を出力し、加算器２８では、パスメトリ
ック｛Ｂ｝とブランチメトリック｛Ｃ｝を入力し、加算
結果｛Ｂ＋Ｃ｝を出力する。
｛Ａ｝とブランチメトリック｛Ｄ｝を入力し、加算結果
｛Ａ＋Ｄ｝を出力し、加算器２５では、パスメトリック
｛Ｂ｝とブランチメトリック｛Ｃ｝を入力し、加算結果
｛Ｂ＋Ｃ｝を出力し、比較器２６では、加算器２４の加
算結果｛Ａ＋Ｄ｝と加算器２５の加算結果｛Ｂ＋Ｃ｝と
を入力し、｛Ａ＋Ｄ−（Ｂ＋Ｃ）｝の比較を行い、比較
結果のＭＳＢを出力する。加算器２７では、パスメトリ
ック｛Ａ｝とブランチメトリック｛Ｄ｝を入力し、加算
結果｛Ａ＋Ｄ｝を出力し、加算器２８では、パスメトリ
ック｛Ｂ｝とブランチメトリック｛Ｃ｝を入力し、加算
結果｛Ｂ＋Ｃ｝を出力する。
【００７３】以上の構成および動作により、入力レジス
タ１６および入力レジスタ１７の２つのパスメトリック
｛Ａ，Ｂ｝＝｛ＰＭ１，ＰＭ０｝とし、スワップ回路１
８の出力｛Ｃ，Ｄ｝＝｛ＢＭ１，ＢＭ０｝とすると、図
１２に示す旧ステート（OldState ）のノードＮ０とノ
ードＮ１から、ノードＮ’０およびノードＮ’４に遷移
する時のＡＣＳ演算が実現できる。
タ１６および入力レジスタ１７の２つのパスメトリック
｛Ａ，Ｂ｝＝｛ＰＭ１，ＰＭ０｝とし、スワップ回路１
８の出力｛Ｃ，Ｄ｝＝｛ＢＭ１，ＢＭ０｝とすると、図
１２に示す旧ステート（OldState ）のノードＮ０とノ
ードＮ１から、ノードＮ’０およびノードＮ’４に遷移
する時のＡＣＳ演算が実現できる。
【００７４】また、入力レジスタ１６および入力レジス
タ１７の２つのパスメトリック｛Ａ，Ｂ｝＝｛ＰＭ１，
ＰＭ０｝とし、スワップ回路１８の出力｛Ｃ，Ｄ｝＝
｛ＢＭ０，ＢＭ１｝とすると、図１２に示す旧ステート
（Old State ）のノードＮ０とノードＮ１から、ノード
Ｎ’０およびノードＮ’４に遷移する時のＡＣＳ演算が
実現できる。
タ１７の２つのパスメトリック｛Ａ，Ｂ｝＝｛ＰＭ１，
ＰＭ０｝とし、スワップ回路１８の出力｛Ｃ，Ｄ｝＝
｛ＢＭ０，ＢＭ１｝とすると、図１２に示す旧ステート
（Old State ）のノードＮ０とノードＮ１から、ノード
Ｎ’０およびノードＮ’４に遷移する時のＡＣＳ演算が
実現できる。
【００７５】したがって、本実施の形態によれば、２つ
のパスメトリックの更新がＤＳＰによるパイプライン動
作により１マシンサイクルで実現できる。なお、本実施
の形態では、拘束長Ｋ＝４、符号化率１／２で、旧ステ
ートのノードＮ０、ノードＮ１、ノードＮ６、ノードＮ
７を用いて説明を行ったが、ノードＮ２、ノードＮ３、
ノードＮ４、ノードＮ５でも上記関係が成り立ち、さら
に上記以外の拘束長Ｋと符号化率の組み合わせでも成り
立つため、同様に実施可能である。また、パスメトリッ
クを格納する手段としてデュアルポートＲＡＭを用いて
も同様に実施可能である。
のパスメトリックの更新がＤＳＰによるパイプライン動
作により１マシンサイクルで実現できる。なお、本実施
の形態では、拘束長Ｋ＝４、符号化率１／２で、旧ステ
ートのノードＮ０、ノードＮ１、ノードＮ６、ノードＮ
７を用いて説明を行ったが、ノードＮ２、ノードＮ３、
ノードＮ４、ノードＮ５でも上記関係が成り立ち、さら
に上記以外の拘束長Ｋと符号化率の組み合わせでも成り
立つため、同様に実施可能である。また、パスメトリッ
クを格納する手段としてデュアルポートＲＡＭを用いて
も同様に実施可能である。
【００７６】（実施の形態７）図１４は実施の形態７に
おける演算処理装置の構成を示すものである。本実施の
形態の演算処理装置が、実施の形態６（図１３）の演算
処理装置と異なるところは、比較器の一方をＡＬＵ２９
で兼用している点であり、またそれに伴い入力レジスタ
３０、３１と、バス３２、３３、３７、３８と、セレク
タ３４、３５を具備しており、またブランチメトリック
を格納する記憶手段としてレジスタファイル３６を具備
している点で、それ以外の構成および動作は実施の形態
６とまったく同じである。
おける演算処理装置の構成を示すものである。本実施の
形態の演算処理装置が、実施の形態６（図１３）の演算
処理装置と異なるところは、比較器の一方をＡＬＵ２９
で兼用している点であり、またそれに伴い入力レジスタ
３０、３１と、バス３２、３３、３７、３８と、セレク
タ３４、３５を具備しており、またブランチメトリック
を格納する記憶手段としてレジスタファイル３６を具備
している点で、それ以外の構成および動作は実施の形態
６とまったく同じである。
【００７７】図１４において、３０は４バンクからなる
ＲＡＭ１４からバス３７を介してデータを入力する入力
レジスタ、３１は４バンクからなるＲＡＭ１４からバス
３８を介してデータを入力する入力レジスタ、３２およ
びバス３３はレジスタファイル３６からデータを入力す
るバス、３４はバス３２と加算器１９と入力レジスタ３
０からデータを入力し、出力を選択するセレクタ、３５
はバス３３と加算器２０と入力レジスタ３１からデータ
を入力し、出力を選択するセレクタ、２９はセレクタ３
４および３５からデータを入力して算術論理演算を行
い、バス１３に算術論理演算結果を出力し、さらに算術
論理演算結果のＭＳＢを比較結果を格納する記憶手段７
と選択手段８に出力するＡＬＵである。本実施の形態の
演算処理装置は、図１０に示すパイプライン構造の演算
処理に適している。
ＲＡＭ１４からバス３７を介してデータを入力する入力
レジスタ、３１は４バンクからなるＲＡＭ１４からバス
３８を介してデータを入力する入力レジスタ、３２およ
びバス３３はレジスタファイル３６からデータを入力す
るバス、３４はバス３２と加算器１９と入力レジスタ３
０からデータを入力し、出力を選択するセレクタ、３５
はバス３３と加算器２０と入力レジスタ３１からデータ
を入力し、出力を選択するセレクタ、２９はセレクタ３
４および３５からデータを入力して算術論理演算を行
い、バス１３に算術論理演算結果を出力し、さらに算術
論理演算結果のＭＳＢを比較結果を格納する記憶手段７
と選択手段８に出力するＡＬＵである。本実施の形態の
演算処理装置は、図１０に示すパイプライン構造の演算
処理に適している。
【００７８】本実施の形態においてＡＣＳ演算を行うと
きは、セレクタ３４は加算器１９の出力を選択してＡＬ
Ｕ２９に入力し、セレクタ３５は加算器２０の出力を選
択してＡＬＵ２９に入力し、ＡＬＵ２９は入力した２つ
のデータを減算し、減算結果のＭＳＢを比較結果を格納
する記憶手段７と選択手段８に出力する。
きは、セレクタ３４は加算器１９の出力を選択してＡＬ
Ｕ２９に入力し、セレクタ３５は加算器２０の出力を選
択してＡＬＵ２９に入力し、ＡＬＵ２９は入力した２つ
のデータを減算し、減算結果のＭＳＢを比較結果を格納
する記憶手段７と選択手段８に出力する。
【００７９】また、ＡＬＵがレジスタ−レジスタ間の算
術論理演算を行う時は、レジスタファイル３６からバス
３２とバス３３にデータが出力され、セレクタ３４とセ
レクタ３５が、それぞれバス３２とバス３３を選択する
ことで実現可能である。ＡＬＵがレジスタ−メモリ間の
算術論理演算を行う時は、レジスタファイル３６からバ
ス３２にデータが出力され、４バンクからなるＲＡＭ１
４からバス３８を介して入力レジスタ３１にデータが入
力され、セレクタ３４とセレクタ３５がそれぞれバス３
２と入力レジスタ３１を選択することで実現可能であ
る。
術論理演算を行う時は、レジスタファイル３６からバス
３２とバス３３にデータが出力され、セレクタ３４とセ
レクタ３５が、それぞれバス３２とバス３３を選択する
ことで実現可能である。ＡＬＵがレジスタ−メモリ間の
算術論理演算を行う時は、レジスタファイル３６からバ
ス３２にデータが出力され、４バンクからなるＲＡＭ１
４からバス３８を介して入力レジスタ３１にデータが入
力され、セレクタ３４とセレクタ３５がそれぞれバス３
２と入力レジスタ３１を選択することで実現可能であ
る。
【００８０】逆に、ＡＬＵがメモリ−レジスタ間の算術
論理演算を行う時は、４バンクからなるＲＡＭ１４から
バス３７を介して入力レジスタ３０にデータが入力さ
れ、レジスタファイル３６からバス３３にデータが出力
され、セレクタ３４とセレクタ３５がそれぞれ入力レジ
スタ３０とバス３３を選択することで実現可能である。
論理演算を行う時は、４バンクからなるＲＡＭ１４から
バス３７を介して入力レジスタ３０にデータが入力さ
れ、レジスタファイル３６からバス３３にデータが出力
され、セレクタ３４とセレクタ３５がそれぞれ入力レジ
スタ３０とバス３３を選択することで実現可能である。
【００８１】その外、ＡＬＵがメモリ−メモリ間の算術
論理演算を行う時は、４バンクからなるＲＡＭ１４から
バス３７およびバス３８を介して、入力レジスタ３０お
よび入力レジスタ３１にデータが入力され、セレクタ３
４とセレクタ３５がそれぞれ入力レジスタ３０と入力レ
ジスタ３１を選択することで実現可能である。
論理演算を行う時は、４バンクからなるＲＡＭ１４から
バス３７およびバス３８を介して、入力レジスタ３０お
よび入力レジスタ３１にデータが入力され、セレクタ３
４とセレクタ３５がそれぞれ入力レジスタ３０と入力レ
ジスタ３１を選択することで実現可能である。
【００８２】このようにして、本実施の形態によれば、
ＡＣＳ演算を行う比較器の一方をＡＬＵと兼用すること
で、演算処理装置をＬＳＩ化する場合に、そのチップ面
積を削減してコストを低減することができる。なお、パ
スメトリックを格納する手段としてデュアルポートＲＡ
Ｍを用いても同様に実施可能である。
ＡＣＳ演算を行う比較器の一方をＡＬＵと兼用すること
で、演算処理装置をＬＳＩ化する場合に、そのチップ面
積を削減してコストを低減することができる。なお、パ
スメトリックを格納する手段としてデュアルポートＲＡ
Ｍを用いても同様に実施可能である。
【００８３】（実施の形態８）図１５は実施の形態８に
おける演算処理装置の構成を示すものである。本実施の
形態の演算処理装置が、実施の形態７（図１４）の演算
処理装置と異なるところは、比較手段として用いている
２つの加算器を、４：２ＣＯＭＰＲＥＳＳＯＲ３９およ
び４０で実現している点であり、それ以外の構成および
動作は実施の形態７とまったく同じである。
おける演算処理装置の構成を示すものである。本実施の
形態の演算処理装置が、実施の形態７（図１４）の演算
処理装置と異なるところは、比較手段として用いている
２つの加算器を、４：２ＣＯＭＰＲＥＳＳＯＲ３９およ
び４０で実現している点であり、それ以外の構成および
動作は実施の形態７とまったく同じである。
【００８４】図１５において、３９はバス４と入力レジ
スタ１６からデータを入力し、セレクタ３４とセレクタ
３５に演算結果を出力する４：２ＣＯＭＰＲＥＳＳＯ
Ｒ、４０はバス４と入力レジスタ１７からデータを入力
し比較器２６に演算結果を出力する４：２ＣＯＭＰＲＥ
ＳＳＯＲである。本実施の形態の演算処理装置は、図１
０に示すパイプライン構造の演算処理に適している。
スタ１６からデータを入力し、セレクタ３４とセレクタ
３５に演算結果を出力する４：２ＣＯＭＰＲＥＳＳＯ
Ｒ、４０はバス４と入力レジスタ１７からデータを入力
し比較器２６に演算結果を出力する４：２ＣＯＭＰＲＥ
ＳＳＯＲである。本実施の形態の演算処理装置は、図１
０に示すパイプライン構造の演算処理に適している。
【００８５】次に、本実施の形態におけるＡＣＳ演算の
動作を説明する。拘束長Ｋ＝４、符号化率１／２とし
て、図２に示す畳み込み符号器と、図３に示すバタフラ
イ構造と、図１２に示すノードＮ０，Ｎ１からノード
Ｎ’０，Ｎ’４へのＡＣＳ演算とノードＮ６，Ｎ７から
ノードＮ’３，Ｎ’７へのＡＣＳ演算の比較を用いて説
明する。
動作を説明する。拘束長Ｋ＝４、符号化率１／２とし
て、図２に示す畳み込み符号器と、図３に示すバタフラ
イ構造と、図１２に示すノードＮ０，Ｎ１からノード
Ｎ’０，Ｎ’４へのＡＣＳ演算とノードＮ６，Ｎ７から
ノードＮ’３，Ｎ’７へのＡＣＳ演算の比較を用いて説
明する。
【００８６】まず、４：２ＣＯＭＰＲＥＳＳＯＲ３９、
４０は、図１６に示す処理を行なう単体のブロックが単
精度ビット数分直列に接続され、通常の全加算器よりも
高速に加算処理を行なう。
４０は、図１６に示す処理を行なう単体のブロックが単
精度ビット数分直列に接続され、通常の全加算器よりも
高速に加算処理を行なう。
【００８７】図１５に示すように、入力レジスタ１６、
１７から２つのパスメトリックが｛Ａ，Ｂ｝として出力
され、スワップ回路１８から２つのブランチメトリック
が｛Ｃ，Ｄ｝として出力されると、４：２ＣＯＭＰＲＥ
ＳＳＯＲ３９では、パスメトリック｛Ａ｝とブランチメ
トリック｛Ｃ｝とパスメトリック｛Ｂ｝の反転｛￣Ｂ｝
とブランチメトリック｛Ｄ｝の反転｛￣Ｄ｝を入力し、
ＡＬＵ２９では、セレクタ３４、３５を介して、４：２
ＣＯＭＰＲＥＳＳＯＲ３９の２つの出力を入力して加算
する。ただし、このとき｛Ｂ｝および｛Ｄ｝の２の補数
を実現するために、４：２ＣＯＭＰＲＥＳＳＯＲ３９
と、ＡＬＵ２９の最下位のキャリー入力に“１”を入力
する。その結果｛Ａ＋Ｃ−（Ｂ＋Ｄ）｝が得られ、その
ＭＳＢを出力する。加算器２２では、パスメトリック
｛Ａ｝とブランチメトリック｛Ｃ｝を入力し加算結果
｛Ａ＋Ｃ｝を出力し、加算器２３では、パスメトリック
｛Ｂ｝とブランチメトリック｛Ｄ｝を入力し加算結果
｛Ｂ＋Ｄ｝を出力する。
１７から２つのパスメトリックが｛Ａ，Ｂ｝として出力
され、スワップ回路１８から２つのブランチメトリック
が｛Ｃ，Ｄ｝として出力されると、４：２ＣＯＭＰＲＥ
ＳＳＯＲ３９では、パスメトリック｛Ａ｝とブランチメ
トリック｛Ｃ｝とパスメトリック｛Ｂ｝の反転｛￣Ｂ｝
とブランチメトリック｛Ｄ｝の反転｛￣Ｄ｝を入力し、
ＡＬＵ２９では、セレクタ３４、３５を介して、４：２
ＣＯＭＰＲＥＳＳＯＲ３９の２つの出力を入力して加算
する。ただし、このとき｛Ｂ｝および｛Ｄ｝の２の補数
を実現するために、４：２ＣＯＭＰＲＥＳＳＯＲ３９
と、ＡＬＵ２９の最下位のキャリー入力に“１”を入力
する。その結果｛Ａ＋Ｃ−（Ｂ＋Ｄ）｝が得られ、その
ＭＳＢを出力する。加算器２２では、パスメトリック
｛Ａ｝とブランチメトリック｛Ｃ｝を入力し加算結果
｛Ａ＋Ｃ｝を出力し、加算器２３では、パスメトリック
｛Ｂ｝とブランチメトリック｛Ｄ｝を入力し加算結果
｛Ｂ＋Ｄ｝を出力する。
【００８８】一方、４：２ＣＯＭＰＲＥＳＳＯＲ４０で
は、パスメトリック｛Ａ｝とブランチメトリック｛Ｄ｝
とパスメトリック｛Ｂ｝のの反転｛￣Ｂ｝とブランチメ
トリック｛Ｃ｝の反転｛￣Ｃ｝を入力し、比較器２６
は、４：２ＣＯＭＰＲＥＳＳＯＲ３９の２つの出力を入
力して加算する。ただし、このとき｛Ｂ｝および｛Ｃ｝
の２の補数を実現するために、４：２ＣＯＭＰＲＥＳＳ
ＯＲ４０と、比較器２６の最下位のキャリー入力に
“１”を入力する。その結果｛Ａ＋Ｄ−（Ｂ＋Ｃ）｝が
得られ、そのＭＳＢを出力する。加算器２７では、パス
メトリック｛Ａ｝とブランチメトリック｛Ｄ｝を入力
し、加算結果｛Ａ＋Ｄ｝を出力し、加算器２８では、パ
スメトリック｛Ｂ｝とブランチメトリック｛Ｃ｝を入力
し、加算結果｛Ｂ＋Ｃ｝を出力する。
は、パスメトリック｛Ａ｝とブランチメトリック｛Ｄ｝
とパスメトリック｛Ｂ｝のの反転｛￣Ｂ｝とブランチメ
トリック｛Ｃ｝の反転｛￣Ｃ｝を入力し、比較器２６
は、４：２ＣＯＭＰＲＥＳＳＯＲ３９の２つの出力を入
力して加算する。ただし、このとき｛Ｂ｝および｛Ｃ｝
の２の補数を実現するために、４：２ＣＯＭＰＲＥＳＳ
ＯＲ４０と、比較器２６の最下位のキャリー入力に
“１”を入力する。その結果｛Ａ＋Ｄ−（Ｂ＋Ｃ）｝が
得られ、そのＭＳＢを出力する。加算器２７では、パス
メトリック｛Ａ｝とブランチメトリック｛Ｄ｝を入力
し、加算結果｛Ａ＋Ｄ｝を出力し、加算器２８では、パ
スメトリック｛Ｂ｝とブランチメトリック｛Ｃ｝を入力
し、加算結果｛Ｂ＋Ｃ｝を出力する。
【００８９】以上の構成および動作により、入力レジス
タ１６および入力レジスタ１７の２つのパスメトリック
｛Ａ，Ｂ｝＝｛ＰＭ１，ＰＭ０｝とし、スワップ回路１
８の出力｛Ｃ，Ｄ｝＝｛ＢＭ１，ＢＭ０｝とすると、図
１２に示す旧ステート（OldState ）のノードＮ０とノ
ードＮ１から、ノードＮ’０およびノードＮ’４に遷移
する時のＡＣＳ演算が実現できる。
タ１６および入力レジスタ１７の２つのパスメトリック
｛Ａ，Ｂ｝＝｛ＰＭ１，ＰＭ０｝とし、スワップ回路１
８の出力｛Ｃ，Ｄ｝＝｛ＢＭ１，ＢＭ０｝とすると、図
１２に示す旧ステート（OldState ）のノードＮ０とノ
ードＮ１から、ノードＮ’０およびノードＮ’４に遷移
する時のＡＣＳ演算が実現できる。
【００９０】また、入力レジスタ１６および入力レジス
タ１７の２つのパスメトリック｛Ａ，Ｂ｝＝｛ＰＭ１，
ＰＭ０｝とし、スワップ回路１８の出力｛Ｃ，Ｄ｝＝
｛ＢＭ０，ＢＭ１｝とすると、図１２に示す旧ステート
（Old State ）のノードＮ０とノードＮ１から、ノード
Ｎ’０およびノードＮ’４に遷移する時のＡＣＳ演算が
実現できる。したがって、２つのパスメトリックの更新
がＤＳＰによるパイプライン動作により１マシンサイク
ルで実現できる。
タ１７の２つのパスメトリック｛Ａ，Ｂ｝＝｛ＰＭ１，
ＰＭ０｝とし、スワップ回路１８の出力｛Ｃ，Ｄ｝＝
｛ＢＭ０，ＢＭ１｝とすると、図１２に示す旧ステート
（Old State ）のノードＮ０とノードＮ１から、ノード
Ｎ’０およびノードＮ’４に遷移する時のＡＣＳ演算が
実現できる。したがって、２つのパスメトリックの更新
がＤＳＰによるパイプライン動作により１マシンサイク
ルで実現できる。
【００９１】このようにして、本実施の形態によれば、
ＡＣＳ演算を行う比較手段に４：２ＣＯＭＰＲＥＳＳＯ
Ｒを適用することによって、２つの加算器で構成した場
合より高速に演算することが可能なため、より高速な演
算を実現することができる。なお、例では拘束長Ｋ＝
４、符号化率１／２で、旧ステートのノードＮ０、ノー
ドＮ１、ノードＮ６、ノードＮ７を用いて説明を行った
が、ノードＮ２、ノードＮ３、ノードＮ４、ノードＮ５
でも上記関係が成り立ち、さらに上記以外の拘束長Ｋと
符号化率の組み合わせでも成り立つため、同様に実施可
能である。また、パスメトリックを格納する手段として
デュアルポートＲＡＭを用いても同様に実施可能であ
る。
ＡＣＳ演算を行う比較手段に４：２ＣＯＭＰＲＥＳＳＯ
Ｒを適用することによって、２つの加算器で構成した場
合より高速に演算することが可能なため、より高速な演
算を実現することができる。なお、例では拘束長Ｋ＝
４、符号化率１／２で、旧ステートのノードＮ０、ノー
ドＮ１、ノードＮ６、ノードＮ７を用いて説明を行った
が、ノードＮ２、ノードＮ３、ノードＮ４、ノードＮ５
でも上記関係が成り立ち、さらに上記以外の拘束長Ｋと
符号化率の組み合わせでも成り立つため、同様に実施可
能である。また、パスメトリックを格納する手段として
デュアルポートＲＡＭを用いても同様に実施可能であ
る。
【００９２】（実施の形態９）図１７は実施の形態９に
おける演算処理装置の構成を示すものである。本実施の
形態の演算処理装置が、実施の形態８（図１５）の演算
処理装置と異なるところは、加算手段として倍精度加算
器を用い、しかも少なくとも一方は倍精度ＡＵで兼用し
ている点であり、それ以外の構成および動作は実施の形
態８とまったく同じである。
おける演算処理装置の構成を示すものである。本実施の
形態の演算処理装置が、実施の形態８（図１５）の演算
処理装置と異なるところは、加算手段として倍精度加算
器を用い、しかも少なくとも一方は倍精度ＡＵで兼用し
ている点であり、それ以外の構成および動作は実施の形
態８とまったく同じである。
【００９３】図１７において、４１は入力レジスタ１６
とバス４から倍精度形式のデータを入力し、倍精度算術
演算を行う倍精度ＡＵ、４２は入力レジスタ１７とバス
４から倍精度形式のデータを入力し、倍精度加算演算を
行う倍精度加算器であり、倍精度ＡＵ４１の出力は選択
手段８とバス１３に出力し、倍精度加算器４２の出力は
選択手段１２に出力する。本実施の形態の演算処理装置
は、図１０に示すパイプライン構造の演算処理に適して
いる。
とバス４から倍精度形式のデータを入力し、倍精度算術
演算を行う倍精度ＡＵ、４２は入力レジスタ１７とバス
４から倍精度形式のデータを入力し、倍精度加算演算を
行う倍精度加算器であり、倍精度ＡＵ４１の出力は選択
手段８とバス１３に出力し、倍精度加算器４２の出力は
選択手段１２に出力する。本実施の形態の演算処理装置
は、図１０に示すパイプライン構造の演算処理に適して
いる。
【００９４】本実施の形態においてＡＣＳ演算を行うと
きは、倍精度ＡＵ４１は、入力レジスタ１６から２つの
パスメトリックを倍精度形式で｛Ａ，Ｂ｝として入力
し、スワップ回路１８からバス４を介して、２つのブラ
ンチメトリックを倍精度形式で｛Ｃ，Ｄ｝として入力す
る。この時、倍精度ＡＵ４１は倍精度の加算を行うが、
図１８に示すように、単精度のＭＳＢのビット位置から
次段へのキャリーは強制的にゼロにする。これにより、
２つのパスメトリックとブランチメトリックの加算｛Ａ
＋Ｃ，Ｂ＋Ｄ｝が同時に並列演算することができる。
きは、倍精度ＡＵ４１は、入力レジスタ１６から２つの
パスメトリックを倍精度形式で｛Ａ，Ｂ｝として入力
し、スワップ回路１８からバス４を介して、２つのブラ
ンチメトリックを倍精度形式で｛Ｃ，Ｄ｝として入力す
る。この時、倍精度ＡＵ４１は倍精度の加算を行うが、
図１８に示すように、単精度のＭＳＢのビット位置から
次段へのキャリーは強制的にゼロにする。これにより、
２つのパスメトリックとブランチメトリックの加算｛Ａ
＋Ｃ，Ｂ＋Ｄ｝が同時に並列演算することができる。
【００９５】一方、倍精度加算器４２は、入力レジスタ
１７から２つのパスメトリックを倍精度形式で｛Ａ，
Ｂ｝として入力し、スワップ回路１８からバス４を介し
て、２つのブランチメトリックを倍精度形式で｛Ｄ，
Ｃ｝として入力する。倍精度加算器４２も、倍精度ＡＵ
４１と同様に単精度のＭＳＢのビット位置から次段への
キャリーは強制的にゼロにして、２つのパスメトリック
とブランチメトリックの加算｛Ａ＋Ｄ，Ｂ＋Ｃ｝を同時
に並列演算する。
１７から２つのパスメトリックを倍精度形式で｛Ａ，
Ｂ｝として入力し、スワップ回路１８からバス４を介し
て、２つのブランチメトリックを倍精度形式で｛Ｄ，
Ｃ｝として入力する。倍精度加算器４２も、倍精度ＡＵ
４１と同様に単精度のＭＳＢのビット位置から次段への
キャリーは強制的にゼロにして、２つのパスメトリック
とブランチメトリックの加算｛Ａ＋Ｄ，Ｂ＋Ｃ｝を同時
に並列演算する。
【００９６】このようにして、本実施の形態によれば、
ＡＣＳ演算を行う加算手段に倍精度ＡＵ４１を用い、Ａ
ＣＳ演算時には単精度のＭＳＢのビット位置から次段へ
のキャリーを強制的にゼロにし、それ以外の倍精度算術
演算では、キャリーを伝播させる制御を付加すること
で、例えば積和演算時の倍精度累積加算器と兼用するこ
とが可能で、演算処理装置をＬＳＩ化する場合に、その
チップ面積を一段と削減してコストを低減することがで
きる。なお、パスメトリックを格納する手段としてデュ
アルポートＲＡＭを用いても同様に実施可能である。
ＡＣＳ演算を行う加算手段に倍精度ＡＵ４１を用い、Ａ
ＣＳ演算時には単精度のＭＳＢのビット位置から次段へ
のキャリーを強制的にゼロにし、それ以外の倍精度算術
演算では、キャリーを伝播させる制御を付加すること
で、例えば積和演算時の倍精度累積加算器と兼用するこ
とが可能で、演算処理装置をＬＳＩ化する場合に、その
チップ面積を一段と削減してコストを低減することがで
きる。なお、パスメトリックを格納する手段としてデュ
アルポートＲＡＭを用いても同様に実施可能である。
【００９７】（実施の形態１０）図１９は実施の形態１
０における演算処理装置の構成を示すものである。本実
施の形態の演算処理装置が、実施の形態９（図１７）の
演算処理装置と異なるところは、比較結果を格納する記
憶手段としてシフトレジスタを用いている点であり、そ
れ以外の構成および動作は実施の形態９とまったく同じ
である。
０における演算処理装置の構成を示すものである。本実
施の形態の演算処理装置が、実施の形態９（図１７）の
演算処理装置と異なるところは、比較結果を格納する記
憶手段としてシフトレジスタを用いている点であり、そ
れ以外の構成および動作は実施の形態９とまったく同じ
である。
【００９８】図１９において、４３はＡＬＵ２９の演算
結果のＭＳＢを入力とするシフトレジスタ、４４は比較
器２６の演算結果のＭＳＢを入力とするシフトレジスタ
であり、シフトレジスタ４３，４４は、両者ともバス２
にデータを出力することができる。本実施の形態の演算
処理装置は、図１０に示すパイプライン構造の演算処理
に適している。
結果のＭＳＢを入力とするシフトレジスタ、４４は比較
器２６の演算結果のＭＳＢを入力とするシフトレジスタ
であり、シフトレジスタ４３，４４は、両者ともバス２
にデータを出力することができる。本実施の形態の演算
処理装置は、図１０に示すパイプライン構造の演算処理
に適している。
【００９９】本実施の形態においてＡＣＳ演算を行うと
きは、ＡＬＵ２９による比較結果のＭＳＢをシフトレジ
スタ４３に随時シフトインし、比較器２６による比較結
果のＭＳＢをシフトレジスタ４４に随時シフトインする
ことで、パスセレクト信号（２つのパスのうちどちらを
選んだかを示す信号で、ＡＣＳ演算終了後トレースバッ
クするときに使用する）を格納することができる。ま
た、本シフトレジスタ４３，４４のビット幅が、例えば
単精度データ幅である場合には、単精度のビット数回Ａ
ＣＳ演算を行うと、シフトレジスタ４３，４４の値をバ
ス２を介して、４バンクからなるＲＡＭ１４にパスセレ
クト信号を格納する必要がある。
きは、ＡＬＵ２９による比較結果のＭＳＢをシフトレジ
スタ４３に随時シフトインし、比較器２６による比較結
果のＭＳＢをシフトレジスタ４４に随時シフトインする
ことで、パスセレクト信号（２つのパスのうちどちらを
選んだかを示す信号で、ＡＣＳ演算終了後トレースバッ
クするときに使用する）を格納することができる。ま
た、本シフトレジスタ４３，４４のビット幅が、例えば
単精度データ幅である場合には、単精度のビット数回Ａ
ＣＳ演算を行うと、シフトレジスタ４３，４４の値をバ
ス２を介して、４バンクからなるＲＡＭ１４にパスセレ
クト信号を格納する必要がある。
【０１００】このようにして、本実施の形態によれば、
ＡＣＳ演算を行う比較結果を格納する記憶手段にシフト
レジスタ４３，４４を用いることで、例えば除算系のシ
フトレジスタを使用する演算命令と兼用することが可能
で、演算処理装置をＬＳＩ化する場合に、そのチップ面
積を一段と削減してコストを低減することができる。な
お、パスメトリックを格納する手段としてデュアルポー
トＲＡＭを用いても同様に実施可能である。
ＡＣＳ演算を行う比較結果を格納する記憶手段にシフト
レジスタ４３，４４を用いることで、例えば除算系のシ
フトレジスタを使用する演算命令と兼用することが可能
で、演算処理装置をＬＳＩ化する場合に、そのチップ面
積を一段と削減してコストを低減することができる。な
お、パスメトリックを格納する手段としてデュアルポー
トＲＡＭを用いても同様に実施可能である。
【０１０１】（実施の形態１１）図２０は実施の形態１
１における演算処理装置の構成を示すものである。本実
施の形態の演算処理装置が、実施の形態１０（図１９）
の演算処理装置と異なるところは、入力レジスタ１７が
バス２から常にパスメトリックデータをスワップして入
力して、４：２ＣＯＭＰＲＥＳＳＯＲ４０にはスワップ
回路１８からのブランチメトリックデータをスワップし
ないでそのまま入力し、比較器２６の比較結果のネゲー
ト値がシフトレジスタ４４にシフトインする点であり、
それ以外の構成および動作は実施の形態１０とまったく
同じである。本実施の形態の演算処理装置は、図１０に
示すパイプライン構造の演算処理に適している。
１における演算処理装置の構成を示すものである。本実
施の形態の演算処理装置が、実施の形態１０（図１９）
の演算処理装置と異なるところは、入力レジスタ１７が
バス２から常にパスメトリックデータをスワップして入
力して、４：２ＣＯＭＰＲＥＳＳＯＲ４０にはスワップ
回路１８からのブランチメトリックデータをスワップし
ないでそのまま入力し、比較器２６の比較結果のネゲー
ト値がシフトレジスタ４４にシフトインする点であり、
それ以外の構成および動作は実施の形態１０とまったく
同じである。本実施の形態の演算処理装置は、図１０に
示すパイプライン構造の演算処理に適している。
【０１０２】本実施の形態においてＡＣＳ演算を行うと
きは、２つのパスメトリック｛Ａ，Ｂ｝が入力レジスタ
１６にはそのまま｛Ａ，Ｂ｝として入力されるが、入力
レジスタ１７には、常にスワップした状態｛Ｂ，Ａ｝と
して入力される。その後、４：２ＣＯＭＰＲＥＳＳＯＲ
４０では、スワップ回路１８から２つのブランチメトリ
ックが｛Ｃ｝と｛￣Ｄ｝として、入力レジスタ１７から
２つのパスメトリックが｛Ｂ｝と｛￣Ａ｝として入力さ
れ、比較器２６では、４：２ＣＯＭＰＲＥＳＳＯＲ４０
の２つの出力を入力して加算し、｛Ａ＋Ｄ−Ｂ−Ｃ｝を
計算する。一方、倍精度加算器４２は、スワップ回路１
８から２つのブランチメトリックを｛Ｃ，Ｄ｝として、
入力レジスタから２つのパスメトリックが｛Ｂ，Ａ｝と
して入力され、｛Ｂ＋Ｃ｝と｛Ａ＋Ｄ｝を同時に並列演
算し、選択手段１２に｛Ｂ＋Ｃ，Ａ＋Ｄ｝の形式で出力
する。比較器２６は、比較結果のＭＳＢを選択手段１２
に、比較結果のネゲート値のＭＳＢをシフトレジスタ４
４に出力する。
きは、２つのパスメトリック｛Ａ，Ｂ｝が入力レジスタ
１６にはそのまま｛Ａ，Ｂ｝として入力されるが、入力
レジスタ１７には、常にスワップした状態｛Ｂ，Ａ｝と
して入力される。その後、４：２ＣＯＭＰＲＥＳＳＯＲ
４０では、スワップ回路１８から２つのブランチメトリ
ックが｛Ｃ｝と｛￣Ｄ｝として、入力レジスタ１７から
２つのパスメトリックが｛Ｂ｝と｛￣Ａ｝として入力さ
れ、比較器２６では、４：２ＣＯＭＰＲＥＳＳＯＲ４０
の２つの出力を入力して加算し、｛Ａ＋Ｄ−Ｂ−Ｃ｝を
計算する。一方、倍精度加算器４２は、スワップ回路１
８から２つのブランチメトリックを｛Ｃ，Ｄ｝として、
入力レジスタから２つのパスメトリックが｛Ｂ，Ａ｝と
して入力され、｛Ｂ＋Ｃ｝と｛Ａ＋Ｄ｝を同時に並列演
算し、選択手段１２に｛Ｂ＋Ｃ，Ａ＋Ｄ｝の形式で出力
する。比較器２６は、比較結果のＭＳＢを選択手段１２
に、比較結果のネゲート値のＭＳＢをシフトレジスタ４
４に出力する。
【０１０３】このようにして、本実施の形態によれば、
２つのパスメトリックを格納する入力レジスタの一方を
スワップして入力することで、演算実行（ＥＸ）ステー
ジで４：２ＣＯＭＰＲＥＳＳＯＲ４０と倍精度加算器４
２の入力でのスワップがなくなり、より高速なＡＣＳ演
算を行うことが可能となる。なお、パスメトリックを格
納する手段としてデュアルポートＲＡＭを用いても同様
に実施可能である。
２つのパスメトリックを格納する入力レジスタの一方を
スワップして入力することで、演算実行（ＥＸ）ステー
ジで４：２ＣＯＭＰＲＥＳＳＯＲ４０と倍精度加算器４
２の入力でのスワップがなくなり、より高速なＡＣＳ演
算を行うことが可能となる。なお、パスメトリックを格
納する手段としてデュアルポートＲＡＭを用いても同様
に実施可能である。
【０１０４】（実施の形態１２）図２１は実施の形態１
２における移動局装置の構成を示すものである。図２１
において、本実施の形態における移動局装置４５は、送
受信共用のアンテナ部４６と、受信部４８及び送信部４
９から成る無線部４７と、信号の変調及び復調と符号化
及び復号化とを行うベースバンド信号処理部５０と、音
声を放音するスピーカ５８と、音声を入力するマイク５
９と、送受信するデータを外部装置との間で入出力する
データ入出力部６０と、動作状態を表示する表示部６１
と、テンキーなどの操作部６２と、アンテナ部４６、無
線部４７、ベースバンド信号処理部５０、表示部６１及
び操作部６２などを制御する制御部６３とを備えてい
る。
２における移動局装置の構成を示すものである。図２１
において、本実施の形態における移動局装置４５は、送
受信共用のアンテナ部４６と、受信部４８及び送信部４
９から成る無線部４７と、信号の変調及び復調と符号化
及び復号化とを行うベースバンド信号処理部５０と、音
声を放音するスピーカ５８と、音声を入力するマイク５
９と、送受信するデータを外部装置との間で入出力する
データ入出力部６０と、動作状態を表示する表示部６１
と、テンキーなどの操作部６２と、アンテナ部４６、無
線部４７、ベースバンド信号処理部５０、表示部６１及
び操作部６２などを制御する制御部６３とを備えてい
る。
【０１０５】また、ベースバンド信号処理部５０は、受
信信号を復調する復調部５１と、送信信号を変調する変
調部５２と、１チップのＤＳＰ５３とで構成され、ＤＳ
Ｐ５３は、第１から第１１の実施の形態の演算処理装置
から成るビタビ復号部５５と、送信信号を畳み込み符号
化する畳み込み符号化部５６と、音声信号の符復号化を
行う音声コーデック部５７と、送受信のタイミングを計
って受信信号を復調部５１からビタビ復号部５５に、送
信信号を畳み込み符号化部５６から変調部５２に送るタ
イミング制御部５４とを、それぞれソフトウェアで形成
している。
信信号を復調する復調部５１と、送信信号を変調する変
調部５２と、１チップのＤＳＰ５３とで構成され、ＤＳ
Ｐ５３は、第１から第１１の実施の形態の演算処理装置
から成るビタビ復号部５５と、送信信号を畳み込み符号
化する畳み込み符号化部５６と、音声信号の符復号化を
行う音声コーデック部５７と、送受信のタイミングを計
って受信信号を復調部５１からビタビ復号部５５に、送
信信号を畳み込み符号化部５６から変調部５２に送るタ
イミング制御部５４とを、それぞれソフトウェアで形成
している。
【０１０６】この移動局装置４５の制御部６３は、移動
局装置４５全体の動作を制御し、例えば、操作部６２か
ら入力した信号を表示部６１に表示したり、操作部６２
から入力した信号を受けて、発着呼の動作を行うための
制御信号を、通信シーケンスに従って、アンテナ部４６
と、無線部４７及びベースバンド信号処理部５０などに
出力する。
局装置４５全体の動作を制御し、例えば、操作部６２か
ら入力した信号を表示部６１に表示したり、操作部６２
から入力した信号を受けて、発着呼の動作を行うための
制御信号を、通信シーケンスに従って、アンテナ部４６
と、無線部４７及びベースバンド信号処理部５０などに
出力する。
【０１０７】移動局装置４５から音声が送信される場合
には、マイク５９から入力した音声信号がAD変換され
（図示なし）、ＤＳＰ５３の音声コーデック部５７で符
号化され、その符号化データが畳み込み符号化部５６に
入力する。また、データが送信される場合には、外部か
ら入力したデータがデータ入出力部６０を介して畳み込
み符号化部５６に入力する。畳み込み符号化部５６は、
入力したデータを畳み込み符号化し、タイミング制御部
５４に出力する。タイミング制御部５４は、入力したデ
ータの並び替えや送信出力タイミングの調整を行って、
変調部５２に出力する。変調部５２に入力したデータ
は、ディジタル変調され、DA変換されて( 図示なし) 、
無線部４７の送信部４９に出力される。送信部４９は、
これを無線信号に変換してアンテナ部４６に送り、アン
テナから電波として送信される。
には、マイク５９から入力した音声信号がAD変換され
（図示なし）、ＤＳＰ５３の音声コーデック部５７で符
号化され、その符号化データが畳み込み符号化部５６に
入力する。また、データが送信される場合には、外部か
ら入力したデータがデータ入出力部６０を介して畳み込
み符号化部５６に入力する。畳み込み符号化部５６は、
入力したデータを畳み込み符号化し、タイミング制御部
５４に出力する。タイミング制御部５４は、入力したデ
ータの並び替えや送信出力タイミングの調整を行って、
変調部５２に出力する。変調部５２に入力したデータ
は、ディジタル変調され、DA変換されて( 図示なし) 、
無線部４７の送信部４９に出力される。送信部４９は、
これを無線信号に変換してアンテナ部４６に送り、アン
テナから電波として送信される。
【０１０８】一方、受信時には、アンテナ部４６で受信
された電波が、無線部４７の受信部４８で受信され、AD
変換されて、ベースバンド信号処理部５０の復調部５１
に出力される。復調部５１で復調されたデータは、タイ
ミング制御部５４でデータの並び替え等が行われた後、
ビタビ復号部５５に入力し、ここで復号される。ビタビ
復号部５５で復号されたデータは、音声通信時には、音
声コーデック部５７で音声復号化され、ＤＡ変換された
後、スピーカ５８から音声として出力される。また、デ
ータ通信時には、ビタビ復号部５５で復号されたデータ
は、データ入出力部６０を介して外部に出力される。
された電波が、無線部４７の受信部４８で受信され、AD
変換されて、ベースバンド信号処理部５０の復調部５１
に出力される。復調部５１で復調されたデータは、タイ
ミング制御部５４でデータの並び替え等が行われた後、
ビタビ復号部５５に入力し、ここで復号される。ビタビ
復号部５５で復号されたデータは、音声通信時には、音
声コーデック部５７で音声復号化され、ＤＡ変換された
後、スピーカ５８から音声として出力される。また、デ
ータ通信時には、ビタビ復号部５５で復号されたデータ
は、データ入出力部６０を介して外部に出力される。
【０１０９】このようにして、本実施の形態による移動
局装置４５は、ビタビ復号部５５、畳み込み符号化部５
６、音声コーデック部５７及びタイミング制御部５４の
各部を１チップのＤＳＰ５３のソフトウェアで形成して
いるため、少ない部品点数で組み立てることができる。
また、このビタビ復号部５５を第１から第１１の実施の
形態の演算処理装置形成しているため、ＤＳＰ５３によ
るパイプライン処理で１マシンサイクルに２つのパスメ
トリックの更新が実現でき、これにより高速に比較的少
ない処理量でＤＳＰ５３によるビタビ復号のＡＣＳ演算
が実現できる。
局装置４５は、ビタビ復号部５５、畳み込み符号化部５
６、音声コーデック部５７及びタイミング制御部５４の
各部を１チップのＤＳＰ５３のソフトウェアで形成して
いるため、少ない部品点数で組み立てることができる。
また、このビタビ復号部５５を第１から第１１の実施の
形態の演算処理装置形成しているため、ＤＳＰ５３によ
るパイプライン処理で１マシンサイクルに２つのパスメ
トリックの更新が実現でき、これにより高速に比較的少
ない処理量でＤＳＰ５３によるビタビ復号のＡＣＳ演算
が実現できる。
【０１１０】なお、ここでは、復調部５１及び変調部５
２をＤＳＰ５３と区別して示しているが、それらをＤＳ
Ｐ５３のソフトウェアで構成することも可能である。ま
た、ＤＳＰとして、第６の実施の形態のＤＳＰを使用
し、畳み込み符号化部５６、音声コーデック部５７及び
タイミング制御部５４をそれぞれ別の部品で構成するこ
とも可能である。
２をＤＳＰ５３と区別して示しているが、それらをＤＳ
Ｐ５３のソフトウェアで構成することも可能である。ま
た、ＤＳＰとして、第６の実施の形態のＤＳＰを使用
し、畳み込み符号化部５６、音声コーデック部５７及び
タイミング制御部５４をそれぞれ別の部品で構成するこ
とも可能である。
【０１１１】（実施の形態１３）図２２は実施の形態１
３における移動局装置の構成を示すものである。本実施
の形態の移動局装置４５Ａが、実施の形態１２（図２
６）の移動局装置４５と異なるところは、変調部５２Ａ
に拡散部６５を設け、また、復調部５１Ａに逆拡散部６
４を設けたＣＤＭＡ通信方式のベースバンド信号処理部
５０Ａとした点であり、それ以外の構成及び動作は実施
の形態１２と多くの点で類似している。なおＣＤＭＡ通
信の場合、タイミング制御部５４に、遅延プルファイル
等（図示なし）から選択された複数のフィンガを合わせ
込むＲＡＫＥ受信部が含まれることもある。
３における移動局装置の構成を示すものである。本実施
の形態の移動局装置４５Ａが、実施の形態１２（図２
６）の移動局装置４５と異なるところは、変調部５２Ａ
に拡散部６５を設け、また、復調部５１Ａに逆拡散部６
４を設けたＣＤＭＡ通信方式のベースバンド信号処理部
５０Ａとした点であり、それ以外の構成及び動作は実施
の形態１２と多くの点で類似している。なおＣＤＭＡ通
信の場合、タイミング制御部５４に、遅延プルファイル
等（図示なし）から選択された複数のフィンガを合わせ
込むＲＡＫＥ受信部が含まれることもある。
【０１１２】このように、本実施の形態における移動局
装置４５Ａは、復調部５１Ａに逆拡散部６４を、また、
変調部５２Ａに拡散部６５を設けることで、ＣＤＭＡ通
信に適用することができる。
装置４５Ａは、復調部５１Ａに逆拡散部６４を、また、
変調部５２Ａに拡散部６５を設けることで、ＣＤＭＡ通
信に適用することができる。
【０１１３】（実施の形態１４）図２３は実施の形態１
４における基地局装置の構成を示すものであり、図２１
に示したものと同様な機能を有する構成要素には同様な
符号を付してある。図２３において、本実施の形態にお
ける基地局装置６８は、受信用のアンテナ６６及び送信
用のアンテナ６７から成るアンテナ部４６と、受信部４
８及び送信部４９から成る無線部４７と、信号の変調及
び復調と符号化及び復号化とを行うベースバンド信号処
理部６９と、送受信するデータを有線回線との間で入出
力するデータ入出力部６０と、アンテナ部４６、無線部
４７、ベースバンド信号処理部６９などを制御する制御
部６３とを備えている。
４における基地局装置の構成を示すものであり、図２１
に示したものと同様な機能を有する構成要素には同様な
符号を付してある。図２３において、本実施の形態にお
ける基地局装置６８は、受信用のアンテナ６６及び送信
用のアンテナ６７から成るアンテナ部４６と、受信部４
８及び送信部４９から成る無線部４７と、信号の変調及
び復調と符号化及び復号化とを行うベースバンド信号処
理部６９と、送受信するデータを有線回線との間で入出
力するデータ入出力部６０と、アンテナ部４６、無線部
４７、ベースバンド信号処理部６９などを制御する制御
部６３とを備えている。
【０１１４】また、ベースバンド信号処理部６９は、受
信信号を復調する復調部５１と、送信信号を変調する変
調部５２と、１チップのＤＳＰ５３Ａとで構成され、Ｄ
ＳＰ５３Ａは、第１から第１１の実施の形態の演算処理
装置から成るビタビ復号部５５と、送信信号を畳み込み
符号化する畳み込み符号化部５６と、送受信のタイミン
グを計って受信信号を復調部５１からビタビ復号部５５
に、送信信号を畳み込み符号化部５６から変調部５２に
送るタイミング制御部５４とを、それぞれソフトウェア
で形成している。
信信号を復調する復調部５１と、送信信号を変調する変
調部５２と、１チップのＤＳＰ５３Ａとで構成され、Ｄ
ＳＰ５３Ａは、第１から第１１の実施の形態の演算処理
装置から成るビタビ復号部５５と、送信信号を畳み込み
符号化する畳み込み符号化部５６と、送受信のタイミン
グを計って受信信号を復調部５１からビタビ復号部５５
に、送信信号を畳み込み符号化部５６から変調部５２に
送るタイミング制御部５４とを、それぞれソフトウェア
で形成している。
【０１１５】この基地局装置６８の制御部６３は、基地
局装置６８の制御の下に送信・受信の動作が行われ、有
線回線から入力したデータがデータ入出力部６０を介し
て畳み込み符号化部５６に入力する。畳み込み符号化部
５６は、入力したデータを畳み込み符号化し、タイミン
グ制御部５４に出力する。タイミング制御部５４は、入
力したデータの並び替えや送信出力タイミングの調整を
行って、変調部５２に出力する。変調部５２に入力した
データは、ディジタル変調され、ＤＡ変換されて( 図示
なし) 、無線部４７の送信部４９に出力される。送信部
４９は、これを無線信号に変換してアンテナ部４６に送
り、アンテナから電波として送信される。
局装置６８の制御の下に送信・受信の動作が行われ、有
線回線から入力したデータがデータ入出力部６０を介し
て畳み込み符号化部５６に入力する。畳み込み符号化部
５６は、入力したデータを畳み込み符号化し、タイミン
グ制御部５４に出力する。タイミング制御部５４は、入
力したデータの並び替えや送信出力タイミングの調整を
行って、変調部５２に出力する。変調部５２に入力した
データは、ディジタル変調され、ＤＡ変換されて( 図示
なし) 、無線部４７の送信部４９に出力される。送信部
４９は、これを無線信号に変換してアンテナ部４６に送
り、アンテナから電波として送信される。
【０１１６】一方、受信時には、アンテナ部４６で受信
された電波が、無線部４７の受信部４８で受信され、Ａ
Ｄ変換されて、ベースバンド信号処理部６９の復調部５
１に出力される。復調部５１で復調されたデータは、タ
イミング制御部５４でデータの並び替え等が行われた
後、ビタビ復号部５５に入力し、ここで復号される。ビ
タビ復号部５５で復号されたデータは、データ入出力部
６０を介して有線回線に出力される。
された電波が、無線部４７の受信部４８で受信され、Ａ
Ｄ変換されて、ベースバンド信号処理部６９の復調部５
１に出力される。復調部５１で復調されたデータは、タ
イミング制御部５４でデータの並び替え等が行われた
後、ビタビ復号部５５に入力し、ここで復号される。ビ
タビ復号部５５で復号されたデータは、データ入出力部
６０を介して有線回線に出力される。
【０１１７】このように、本実施の形態における基地局
装置６８は、ビタビ復号部５５、畳み込み符号化部５
６、及びタイミング制御部５４の各部を１チップのＤＳ
Ｐ５３Ａのソフトウェアで形成しているため、少ない部
品点数で組み立てることができる。また、このビタビ復
号部５５を第１から第１１の実施の形態の演算処理装置
形成しているため、ＤＳＰ５３Ａによるパイプライン処
理で１マシンサイクルに２つのパスメトリックの更新が
実現でき、これにより高速に比較的少ない処理量でＤＳ
Ｐ５３Ａによるビタビ復号のＡＣＳ演算が実現できる。
装置６８は、ビタビ復号部５５、畳み込み符号化部５
６、及びタイミング制御部５４の各部を１チップのＤＳ
Ｐ５３Ａのソフトウェアで形成しているため、少ない部
品点数で組み立てることができる。また、このビタビ復
号部５５を第１から第１１の実施の形態の演算処理装置
形成しているため、ＤＳＰ５３Ａによるパイプライン処
理で１マシンサイクルに２つのパスメトリックの更新が
実現でき、これにより高速に比較的少ない処理量でＤＳ
Ｐ５３Ａによるビタビ復号のＡＣＳ演算が実現できる。
【０１１８】なお、ここでは、復調部５１及び変調部５
２をＤＳＰ５３Ａと区別して示しているが、それらをＤ
ＳＰ５３Ａのソフトウェアで構成することも可能であ
る。また、ＤＳＰ５３Ａとして、第６の実施の形態のＤ
ＳＰを使用し、畳み込み符号化部５６、音声コーデック
部５７及びタイミング制御部５４をそれぞれ別の部品で
構成することも可能である。
２をＤＳＰ５３Ａと区別して示しているが、それらをＤ
ＳＰ５３Ａのソフトウェアで構成することも可能であ
る。また、ＤＳＰ５３Ａとして、第６の実施の形態のＤ
ＳＰを使用し、畳み込み符号化部５６、音声コーデック
部５７及びタイミング制御部５４をそれぞれ別の部品で
構成することも可能である。
【０１１９】（実施の形態１５）図２４は実施の形態１
５における基地局装置の構成を示すものである。本実施
の形態の基地局装置６８Ａが、実施の形態１４（図２
４）の基地局装置６８と異なるところは、変調部５２Ａ
に拡散部６５を設け、また、復調部５１Ａに逆拡散部６
４を設けたＣＤＭＡ通信方式のベースバンド信号処理部
６９Ａとした点であり、それ以外の構成及び動作は実施
の形態１２と多くの点で類似している。なお、ＣＤＭＡ
通信の場合、タイミング制御部５４に、遅延プルファイ
ル等（図示なし）から選択された複数のフィンガを合わ
せ込むＲＡＫＥ受信部が含まれることもある。
５における基地局装置の構成を示すものである。本実施
の形態の基地局装置６８Ａが、実施の形態１４（図２
４）の基地局装置６８と異なるところは、変調部５２Ａ
に拡散部６５を設け、また、復調部５１Ａに逆拡散部６
４を設けたＣＤＭＡ通信方式のベースバンド信号処理部
６９Ａとした点であり、それ以外の構成及び動作は実施
の形態１２と多くの点で類似している。なお、ＣＤＭＡ
通信の場合、タイミング制御部５４に、遅延プルファイ
ル等（図示なし）から選択された複数のフィンガを合わ
せ込むＲＡＫＥ受信部が含まれることもある。
【０１２０】このように、本実施の形態による基地局装
置６８Ａは、復調部５１Ａに逆拡散部６４を、また、変
調部５２Ａに拡散部６５を設けることで、ＣＤＭＡ通信
に適用することができる。
置６８Ａは、復調部５１Ａに逆拡散部６４を、また、変
調部５２Ａに拡散部６５を設けることで、ＣＤＭＡ通信
に適用することができる。
【０１２１】
【発明の効果】以上のように、本発明によれば、パスメ
トリックを格納する記憶手段と、ブランチメトリックを
格納する記憶手段と、２つのパスメトリックと２つのブ
ランチメトリックを入力し、新しく生成される２つのパ
スメトリックの比較を行う２つの比較手段と、２つのパ
スメトリックと２つのブランチメトリックを入力し、新
しく２つのパスメトリックを生成する２つの加算手段
と、２つの比較手段による比較結果と２つの加算手段の
出力である２つのパスメトリックを入力し、比較結果か
らいずれか一方を選択して出力する２つの選択手段と、
２つの比較手段の比較結果を格納する２つの記憶手段と
を備えているので、ＤＳＰによるパイプライン処理で１
マシンサイクルに２つのパスメトリックの更新が実現で
き、これにより高速に比較的少ない処理量でＤＳＰによ
るビタビ復号のＡＣＳ演算が実現でき、携帯端末の小型
化・軽量化・低価格化・バッテリーの長寿命化が可能に
なるという有利な効果が得られる。
トリックを格納する記憶手段と、ブランチメトリックを
格納する記憶手段と、２つのパスメトリックと２つのブ
ランチメトリックを入力し、新しく生成される２つのパ
スメトリックの比較を行う２つの比較手段と、２つのパ
スメトリックと２つのブランチメトリックを入力し、新
しく２つのパスメトリックを生成する２つの加算手段
と、２つの比較手段による比較結果と２つの加算手段の
出力である２つのパスメトリックを入力し、比較結果か
らいずれか一方を選択して出力する２つの選択手段と、
２つの比較手段の比較結果を格納する２つの記憶手段と
を備えているので、ＤＳＰによるパイプライン処理で１
マシンサイクルに２つのパスメトリックの更新が実現で
き、これにより高速に比較的少ない処理量でＤＳＰによ
るビタビ復号のＡＣＳ演算が実現でき、携帯端末の小型
化・軽量化・低価格化・バッテリーの長寿命化が可能に
なるという有利な効果が得られる。
【図１】本発明の実施の形態１における演算処理装置の
構成を示すブロック図
構成を示すブロック図
【図２】符号化率１／２の畳み込み符号器の例を示すブ
ロック図
ロック図
【図３】拘束長Ｋ＝４時のバタフライ構造を示す模式図
【図４】本発明の実施の形態２における演算処理装置の
構成を示すブロック図
構成を示すブロック図
【図５】本発明の実施の形態２における演算処理装置の
パイプライン動作を説明するタイミング図
パイプライン動作を説明するタイミング図
【図６】本発明の実施の形態２における４バンクのＲＡ
Ｍ１４のメモリアクセスの動作例を示す模式図
Ｍ１４のメモリアクセスの動作例を示す模式図
【図７】本発明の実施の形態３における演算処理装置の
構成を示すブロック図
構成を示すブロック図
【図８】本発明の実施の形態３におけるデュアルポート
ＲＡＭ１５のメモリアクセスの動作例を示す模式図
ＲＡＭ１５のメモリアクセスの動作例を示す模式図
【図９】本発明の実施の形態４における演算処理装置の
構成を示すブロック図
構成を示すブロック図
【図１０】本発明の実施の形態４における演算処理装置
のパイプライン動作を説明するタイミング図
のパイプライン動作を説明するタイミング図
【図１１】本発明の実施の形態５における演算処理装置
の構成を示すブロック図
の構成を示すブロック図
【図１２】ノードＮ０，Ｎ１からノードＮ’０，Ｎ’４
へのＡＣＳ演算とノードＮ６，Ｎ７からノードＮ’３，
Ｎ’７へのＡＣＳ演算の比較例を示す一覧図
へのＡＣＳ演算とノードＮ６，Ｎ７からノードＮ’３，
Ｎ’７へのＡＣＳ演算の比較例を示す一覧図
【図１３】本発明の実施の形態６における演算処理装置
の構成を示すブロック図
の構成を示すブロック図
【図１４】本発明の実施の形態７における演算処理装置
の構成を示すブロック図
の構成を示すブロック図
【図１５】本発明の実施の形態８における演算処理装置
の構成を示すブロック図
の構成を示すブロック図
【図１６】本発明の実施の形態８における４：２ＣＯＭ
ＰＲＥＳＳＯＲの入出力図
ＰＲＥＳＳＯＲの入出力図
【図１７】本発明の実施の形態９における演算処理装置
の構成を示すブロック図
の構成を示すブロック図
【図１８】倍精度ＡＵのキャリー制御
【図１９】本発明の実施の形態１０における演算処理装
置の構成を示すブロック図
置の構成を示すブロック図
【図２０】本発明の実施の形態１１における演算処理装
置の構成を示すブロック図
置の構成を示すブロック図
【図２１】本発明の実施の形態１２における移動局装置
の構成を示すブロック図
の構成を示すブロック図
【図２２】本発明の実施の形態１３における移動局装置
の構成を示すブロック図
の構成を示すブロック図
【図２３】本発明の実施の形態１４における基地局装置
の構成を示すブロック図
の構成を示すブロック図
【図２４】本発明の実施の形態１５における基地局装置
の構成を示すブロック図
の構成を示すブロック図
【図２５】ビタビ復号における畳み込み符号器の状態遷
移のパスを示す状態遷移図（トレリス線図）
移のパスを示す状態遷移図（トレリス線図）
【図２６】トレリス線図のバタフライ構造を示す模式図
【図２７】畳み込み符号器による生成符号例を示す模式
図
図
【図２８】チャネル・コーディング（Channel Coding）
向けビタビ演算例を示すプログラム図
向けビタビ演算例を示すプログラム図
【図２９】ポインタ制御とパスメトリックの格納例を示
す模式図
す模式図
１ パスメトリックを格納する記憶手段 ２ バス ３ ブランチメトリックを格納する記憶手段 ４ バス ５ 比較手段 ６ 加算手段 ７ 比較結果を格納する記憶手段 ８ 選択手段 ９ 比較手段 １０ 加算手段 １１ 比較結果を格納する記憶手段 １２ 選択手段 １３ バス １４ ４バンクからなるＲＡＭ １５ デュアルポートＲＡＭ １６ 入力レジスタ １７ 入力レジスタ １８ スワップ回路 １９ 加算器 ２０ 加算器 ２１ 比較器 ２２ 加算器 ２３ 加算器 ２４ 加算器 ２５ 加算器 ２６ 比較器 ２７ 加算器 ２８ 加算器 ２９ ＡＬＵ ３０ 入力レジスタ ３１ 入力レジスタ ３２ バス ３３ バス ３４ セレクタ ３５ セレクタ ３６ レジスタファイル ３７ バス ３８ バス ３９ ４：２ＣＯＭＰＲＥＳＳＯＲ ４０ ４：２ＣＯＭＰＲＥＳＳＯＲ ４１ 倍精度ＡＵ ４２ 倍精度加算器 ４３ シフトレジスタ ４４ シフトレジスタ ４５ 移動局装置 ４６ アンテナ部 ４７ 無線部 ４８ 受信部 ４９ 送信部 ５０ ベースバンド信号処理部 ５１ 復調部 ５２ 変調部 ５３ ＤＳＰ ５４ タイミング制御部 ５５ ビタビ復号部 ５６ 畳み込み符号 ５７ 音声コーデック部 ５８ スピーカ ５９ マイク ６０ データ入出力装置 ６１ 表示部６２ 操作部 ６３ 制御部 ６４ 逆拡散部 ６５ 拡散部 ６６ 受信アンテナ ６７ 送信アンテナ ６８ 基地局装置 ６９ ベースバンド信号処理部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 岡 本 稔 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 ケヴィン・ストーン 大阪府門真市大字門真1006番地 松下電器 産業株式会社内
Claims (20)
- 【請求項１】 パスメトリックを格納する記憶手段と、
ブランチメトリックを格納する記憶手段と、２つのパス
メトリックと２つのブランチメトリックを入力し、新し
く生成される２つのパスメトリックの比較を行う比較手
段と、２つのパスメトリックと２つのブランチメトリッ
クを入力し、新しく２つのパスメトリックを生成する加
算手段と、前記比較手段による比較結果と加算手段の出
力である２つのパスメトリックを入力し、比較結果から
いずれか一方を選択して出力する選択手段と、前記比較
手段の比較結果を格納する記憶手段とを備え、前記比較
手段と加算手段と選択手段と比較結果を格納する記憶手
段とをそれぞれ２組備えたことを特徴とする演算処理装
置。 - 【請求項２】 パスメトリックを格納する記憶手段が、
４バンクのＲＡＭ（Random Access Memory）からなり、
かつ１バンクのＲＡＭから連続した番地にある２つのパ
スメトリックの読み出しが可能である請求項１記載の演
算処理装置。 - 【請求項３】 パスメトリックを格納する記憶手段が、
３バンクのデュアル・ポートＲＡＭ（dual port RAM ）
からなり、１バンクのＲＡＭから連続した番地にある２
つのパスメトリックの読み出しと１つのパスメトリック
の書き込みが可能である請求項１記載の演算処理装置。 - 【請求項４】 比較手段と加算手段に共通または別々の
入力レジスタを設け、パスメトリックを格納する記憶手
段から出力された２つのパスメトリックを一旦この入力
レジスタを介して入力する構成にした請求項１から３の
いずれかに記載の演算処理装置。 - 【請求項５】 ブランチメトリックを格納する記憶手段
が２つのブランチメトリックを倍精度データとして出力
する機能を有し、直接出力する機能のほかに上位と下位
を入れ替える、すなわちスワップ（swap）して出力する
機能を有する請求項１から４のいずれかに記載の演算処
理装置。 - 【請求項６】 ２組ある比較手段と加算手段のうち一方
が、ブランチメトリックを格納する記憶手段から２つの
ブランチメトリックを倍精度データとして入力する際
に、直接入力する機能のほかにスワップして入力する機
能を有する請求項１から５のいずれかに記載の演算処理
装置。 - 【請求項７】 ２組ある比較手段と加算手段のうち一方
が、パスメトリックを格納する記憶手段から２つのパス
メトリックを倍精度データとして入力する際に、直接入
力する機能のほかにスワップして入力する機能を有する
請求項１から５のいずれかに記載の演算処理装置。 - 【請求項８】 ２つの比較手段のうち少なくとも一方
が、その構成要素の１つにＡＬＵ（Arithmetic Logic U
nit ）を用いた請求項１から７のいずれかに記載の演算
処理装置。 - 【請求項９】 ２つの比較手段のうち少なくとも一方
が、４：２ＣＯＭＰＲＥＳＯＲＥとＡＬＵ（Arithmetic
Logic Unit ）で構成された請求項１から７のいずれか
に記載の演算処理装置。 - 【請求項１０】 ２つの加算手段のうち少なくとも一方
が、その構成要素に複数の全加算器を用い、かつ一部の
全加算器から出力されるキャリー信号の次段への伝播を
制御可能にした請求項１から９のいずれかに記載の演算
処理装置。 - 【請求項１１】 比較結果を格納する記憶手段がシフト
レジスタで構成された請求項１から１０のいずれかに記
載の演算処理装置。 - 【請求項１２】 ２組ある比較結果を格納する記憶手段
の一方が、比較結果のネゲート値の符号を入力するよう
に構成された請求項１から１１のいずれかに記載の演算
処理装置。 - 【請求項１３】 請求項１から１２のいずれかに記載の
演算処理装置をソフトウェアで実現したプログラムを記
録した磁気ディスク、光磁気ディスク、ＲＯＭカートリ
ッジ等の記録媒体。 - 【請求項１４】 信号の送信及び受信を行うアンテナ部
と、アンテナ部からの受信信号を受信する受信無線部
と、送信信号をアンテナ部へ送信する送信無線部と、受
信信号を復調して復号化し、送信信号を符号化して変調
するベースバンド信号処理部と、前記アンテナ部、受信
無線部、送信無線部及びベースバンド信号処理部を制御
する制御部と、外部との信号の入出力を行う入出力部と
を備えた無線局装置において、前記ベースバンド信号処
理部が、前記ベースバンド信号処理部で果たす機能の内
の、少なくとも、受信信号の復号化を実行するディジタ
ル信号処理プロセッサを備え、前記ディジタル信号処理
プロセッサが請求項１から１２のいずれかに記載の演算
処理装置を含んでいることを特徴とする移動局装置。 - 【請求項１５】 前記ベースバンド信号処理部が、ＣＤ
ＭＡ通信方式の変調及び復調を行うことを特徴とする請
求項１４に記載の移動局装置。 - 【請求項１６】 前記入出力部が、音声信号を電気信号
に変換する手段と、電気信号を音声信号に変換する手段
とを備え、移動局装置が、前記入出力部を通じて音声信
号を入出力することを特徴とする請求項１４または１５
に記載の移動局装置。 - 【請求項１７】 信号の送信及び受信を行うアンテナ部
と、アンテナ部からの受信信号を受信する受信無線部
と、送信信号をアンテナ部へ送信する送信無線部と、受
信信号を復調して復号化し、送信信号を符号化して変調
するベースバンド信号処理部と、前記アンテナ部、受信
無線部、送信無線部及びベースバンド信号処理部を制御
する制御部と、外部との信号の入出力を行う入出力部と
を備えた無線局装置において、前記ベースバンド信号処
理部が、前記ベースバンド信号処理部で果たす機能の内
の、少なくとも、受信信号の復号化を実行するディジタ
ル信号処理プロセッサを備え、前記ディジタル信号処理
プロセッサが請求項１から１２のいずれかに記載の演算
処理装置を含んでいることを特徴とする基地局装置。 - 【請求項１８】 前記ベースバンド信号処理部が、ＣＤ
ＭＡ通信方式の変調及び復調を行うことを特徴とする請
求項１７に記載の基地局装置。 - 【請求項１９】 請求項１４から１６のいずれかに記載
の移動局装置と、請求項１７または１８に記載の基地局
装置とを備えた移動通信システム。 - 【請求項２０】 請求項１９に記載の移動通信システム
による移動通信を実現する通信方法。
Priority Applications (13)
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|---|---|---|---|
| JP16856798A JP3338374B2 (ja) | 1997-06-30 | 1998-06-16 | 演算処理方法および装置 |
| US09/147,663 US6330684B1 (en) | 1997-06-30 | 1998-06-29 | Processor and processing method |
| PCT/JP1998/002909 WO1999000905A1 (fr) | 1997-06-30 | 1998-06-29 | Processeur et procede de traitement |
| DE69827915T DE69827915T2 (de) | 1997-06-30 | 1998-06-29 | Verarbeitungsverfahren und -vorrichtung |
| CN98800905A CN1118140C (zh) | 1997-06-30 | 1998-06-29 | 处理单元和处理方法 |
| EP98929741A EP0923197B1 (en) | 1997-06-30 | 1998-06-29 | Processor and processing method |
| CNB031451616A CN100512075C (zh) | 1997-06-30 | 1998-06-29 | 数字信号处理器以及使用它的设备和系统 |
| CN2006101003464A CN101018103B (zh) | 1997-06-30 | 1998-06-29 | 处理单元和处理方法 |
| US09/974,807 US6477661B2 (en) | 1997-06-30 | 2001-10-12 | Processing unit and processing method |
| US10/252,394 US6735714B2 (en) | 1997-06-30 | 2002-09-24 | Processing unit and processing method |
| US10/748,242 US7139968B2 (en) | 1997-06-30 | 2003-12-31 | Processing unit and processing method |
| US11/022,811 US7325184B2 (en) | 1997-06-30 | 2004-12-28 | Communications digital signal processor and digital signal processing method |
| US11/929,126 US20080072129A1 (en) | 1997-06-30 | 2007-10-30 | Communications digital signal processor and digital signal processing method |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9-173878 | 1997-06-30 | ||
| JP17387897 | 1997-06-30 | ||
| JP16856798A JP3338374B2 (ja) | 1997-06-30 | 1998-06-16 | 演算処理方法および装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002152959A Division JP3383661B2 (ja) | 1997-06-30 | 2002-05-27 | 演算処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1174801A true JPH1174801A (ja) | 1999-03-16 |
| JP3338374B2 JP3338374B2 (ja) | 2002-10-28 |
Family
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16856798A Expired - Fee Related JP3338374B2 (ja) | 1997-06-30 | 1998-06-16 | 演算処理方法および装置 |
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| Country | Link |
|---|---|
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| EP (1) | EP0923197B1 (ja) |
| JP (1) | JP3338374B2 (ja) |
| CN (3) | CN101018103B (ja) |
| DE (1) | DE69827915T2 (ja) |
| WO (1) | WO1999000905A1 (ja) |
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|---|---|---|---|---|
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