JPH10242871A - データ処理装置及びデータ処理方法 - Google Patents

Abstract

(57)【要約】 【課題】 ビタビ復号処理においてパスメトリックの更
新を行うデータ処理装置を、ＡＣＳ演算を効率よくかつ
低消費電力で実行可能にする。 【解決手段】ＡＣＳ演算部３０はメモリ１０から読み出
した更新前パスメトリックを基にしてＡＣＳ演算を行
い、更新後パスメトリックをメモリ２０に格納する。メ
モリ１０では１回のＡＣＳ演算に必要な２個の更新前パ
スメトリックが最下位ビット以外のビットが共通の偶数
番地及び奇数番地に格納されており、前記２個の更新前
パスメトリックが１回のアクセスで読み出し可能になっ
ている。ＡＣＳ演算部３０は、第１のサイクルにおいて
メモリ１０をアクセスし、読み出した２個の更新前パス
メトリックを基にしてＡＣＳ演算を行い、第１の更新後
パスメトリックを求めると共に、第２のサイクルにおい
てメモリ１０をアクセスせずに、前記第１のサイクルに
おいて読み出した２個の更新前パスメトリックを基にし
てＡＣＳ演算を行い、第２の更新後パスメトリックを求
める。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ビタビ復号処理の
主要演算であるパスメトリックの更新計算を行うための
データ処理装置及びデータ処理方法に関するものであ
る。

【０００２】

【従来の技術】近年、ディジタルデータ通信において、
画像や音声等のデータを高速に伝送するためのシステム
がさかんに導入されている。このようなデータ伝送にお
いてデータのビット誤りを低減する手法として、通常、
ビタビ復号と呼ばれるアルゴリズムが用いられている。
一方、ディジタルシグナルプロセッサ（以下「ＤＳＰ」
と略称）の性能向上に伴い、ビタビ復号アルゴリズムは
ＤＳＰによって実行されるのが一般的である。

【０００３】ビタビ復号処理の主要演算の１つとして、
パスメトリックの更新演算がある。これは畳み込み符号
器によって符号化された信号を受信側で復号するため
に、畳み込み符号器の各状態に対応するパスメトリック
を更新するものであり、具体的には、２つの状態につい
て更新前パスメトリックと対応するブランチメトリック
との加算を行い、この２回の加算の加算結果データを互
いに比較して、小さい方の加算結果データを更新後パス
メトリックとして選択する、という一連のステップから
なる。この一連の演算は、加算、比較、選択を行うとこ
ろからＡＣＳ（Add Compare Select）演算と呼ばれる。
通常はこのようなパスメトリックの更新演算を数十回か
ら数百回実行する。

【０００４】従来のパスメトリックの更新演算では、１
つの更新後パスメトリックを求める際には、まず、メモ
リから１つの更新前パスメトリックを読み出して、対応
するブランチメトリックとの加算を行いレジスタに格納
し、次にメモリから別の更新前パスメトリックを読み出
して、対応するブランチメトリックとの加算を行いレジ
スタに格納し、レジスタに格納した２つのデータを互い
に比較して更新後パスメトリックを選択していた。

【０００５】

【発明が解決しようとする課題】しかしながら、従来の
パスメトリックの更新演算の場合、１つの更新後パスメ
トリックを求めるためには多くのステップを要してい
た。このことは、ビタビ復号処理のさらなる高速化の妨
げになっていた。

【０００６】また、１つの更新後パスメトリックを求め
るためには、更新前パスメトリックを格納するメモリの
リードアクセスを２回も行う必要があった。このことは
ビタビ復号のさらなる高速化の妨げになるだけでなく、
装置の消費電力の低減の妨げにもなっていた。ＤＳＰで
はメモリアクセスによって消費される電力がＤＳＰ自体
の消費電力に対して占める割合は極めて大きく、メモリ
アクセス回数を減らすことはＤＳＰの低消費電力化に大
きく寄与することになる。

【０００７】前記の問題に鑑み、本発明は、ビタビ復号
処理においてパスメトリックの更新を行うデータ処理装
置およびデータ処理方法として、ＡＣＳ演算を効率よく
かつ低消費電力で実行可能にすることを課題とする。

【０００８】

【課題を解決するための手段】図１はビタビ復号におい
て用いるトレリス線図の例であり、拘束長ｋが４のとき
のものである。ビタビ復号では拘束長がｋのとき状態数
は２^(k-1) 個になるので、図１に示すように、拘束長ｋ
が４のときは状態０００から状態１１１までの８（＝２
^(4-1) ）通りの状態がある。

【０００９】図１に示すように、更新後に状態０００に
なり得るのは、更新前における状態０００及び状態００
１である。すなわち、状態０００の更新後パスメトリッ
クを求めるためには状態０００及び状態００１における
２つの更新前パスメトリックが必要になる。また更新後
に状態１００になり得るのも更新前における状態０００
及び状態００１であり、状態１００の更新後パスメトリ
ックを求めるために必要になるのも状態０００及び状態
００１における２つの更新前パスメトリックである。こ
のような関係は、畳み込み符号及びビタビ復号の原理か
ら常に一般的に成り立つものである。また同様に、図１
に示していないが、更新後に状態００１又は状態１０１
になり得るのは更新前における状態０１０及び状態０１
１であり、更新後に状態０１０又は状態１１０になり得
るのは更新前における状態１００及び状態１０１であ
り、更新後に状態０１１又は状態１１１になり得るのは
更新前における状態１１０及び状態１１１である。

【００１０】本発明は、前記のような関係が成り立つこ
とに鑑み、一の更新後パスメトリックを求めるときに必
要となる２つの更新前パスメトリックを併せて読み出し
可能にすることによって、装置の低消費電力化及び高速
化を図るものである。

【００１１】また本発明は、前記のような関係が成り立
つことに鑑み、一の更新後パスメトリックを求めるため
に読み出した２つの更新前パスメトリックを用いてまた
別の更新後パスメトリックを求めることによって、装置
の低消費電力化及び高速化を図るものである。

【００１２】具体的には、請求項１の発明が講じた解決
手段は、ビタビ復号においてパスメトリックの更新を行
うデータ処理装置として、更新前パスメトリックを、一
の更新後パスメトリックを求めるために必要な２個の更
新前パスメトリックが１回のアクセスで読み出し可能な
ように格納するパスメトリック格納手段と、前記パスメ
トリック格納手段から１回のアクセスで読み出された２
個の更新前パスメトリックを基にして、ＡＣＳ演算を行
って更新後パスメトリックを求めるＡＣＳ演算部とを備
えているものである。

【００１３】請求項１の発明によると、一の更新後パス
メトリックを求める場合、更新前パスメトリックを格納
するパスメトリック格納手段から前記一の更新後パスメ
トリックを求めるために必要な２個の更新前パスメトリ
ックを読み出すためには、前記パスメトリック格納手段
を２回アクセスする必要はなく１回アクセスするだけで
よいので、前記パスメトリック格納手段のアクセスによ
る電力消費が抑えられ、データ処理装置の消費電力を低
減することができると共に、前記パスメトリック格納手
段のアクセス回数が半減するのでデータ処理装置の高速
化が実現される。

【００１４】そして、請求項２の発明では、前記請求項
１のデータ処理装置におけるパスメトリック格納手段
は、メモリを有しており、このメモリに更新前パスメト
リックを格納するものとする。

【００１５】また、請求項３の発明では、前記請求項２
のデータ処理装置におけるメモリは、最下位ビット以外
のビットが共通である偶数番地及び奇数番地に格納して
いるデータを１回のアクセスで読み出し可能に構成され
ており、前記パスメトリック格納手段は、一の更新後パ
スメトリックを求めるために必要な２個の更新前パスメ
トリックを、前記メモリの、最下位ビット以外のビット
が共通である偶数番地及び奇数番地に格納するものとす
る。

【００１６】請求項３の発明によると、一の更新後パス
メトリックを求めるために必要な２個の更新前パスメト
リックを、パスメトリック格納手段が有するメモリから
１回のアクセスによって確実に読み出すことができる。

【００１７】さらに、請求項４の発明では、前記請求項
３のデータ処理装置におけるパスメトリック格納手段
は、更新前パスメトリックを、前記メモリに、各更新前
パスメトリックに対応する状態を表すビットの昇順に一
の偶数番地を先頭番地として順に格納するものとする。

【００１８】請求項４の発明によると、更新前パスメト
リックは、メモリに、各更新前パスメトリックに対応す
る状態を表すビットの昇順に一の偶数番地を先頭番地と
して順に格納されるので、畳み込み符号及びビタビ復号
の原理から、一の更新後パスメトリックを求めるために
必要な２個の更新前パスメトリックが前記メモリの最下
位ビット以外のビットが共通である偶数番地及び奇数番
地に格納されることになる。

【００１９】また、請求項５の発明では、前記請求項１
のデータ処理装置におけるＡＣＳ演算部は、前記パスメ
トリック格納手段から読み出した２個の更新前パスメト
リックのうちの一方とブランチメトリックとを加算する
第１の加算器と、前記２個の更新前パスメトリックのう
ちの他方とブランチメトリックとを加算する第２の加算
器と、前記第１の加算器の加算結果データと前記第２の
加算器の加算結果データとの大小を比較する比較器と、
前記比較器による比較結果に基づいて、前記第１及び第
２の加算器の加算結果データのいずれかを更新後パスメ
トリックとして選択する選択手段とを備えたものとす
る。

【００２０】請求項５の発明によると、ＡＣＳ演算部
は、パスメトリック格納手段から１回のアクセスで読み
出した２個の更新前パスメトリックを基にして、一の更
新後パスメトリックを求めるためのＡＣＳ演算を確実に
行うことができる。

【００２１】また、請求項６の発明では、前記請求項１
のデータ処理装置において、前記ＡＣＳ演算部によって
求められた更新後パスメトリックを、一の新たな更新後
パスメトリックを求めるために必要な２個の更新後パス
メトリックが１回のアクセスで読み出し可能なように、
格納する他のパスメトリック格納手段を備え、前記ＡＣ
Ｓ演算部は、前記他のパスメトリック格納手段から１回
のアクセスで読み出された２個の更新後パスメトリック
を基にして、ＡＣＳ演算を行って新たな更新後パスメト
リックを求めるものとする。

【００２２】さらに、請求項７の発明では、前記請求項
６のデータ処理装置において、前記ＡＣＳ演算部によっ
て求められた新たな更新後パスメトリックは、前記パス
メトリック格納手段に格納されるものとする。

【００２３】また請求項８の発明が講じた解決手段は、
ビタビ復号においてパスメトリックの更新を行うデータ
処理装置として、更新前パスメトリックを格納するパス
メトリック格納手段と、前記パスメトリック格納手段か
ら読み出された２個の更新前パスメトリックを基にして
ＡＣＳ演算を行って第１の更新後パスメトリックを求め
るとともに、この読み出した２個の更新前パスメトリッ
クを基にしてＡＣＳ演算を行って第２の更新後パスメト
リックを求めるＡＣＳ演算部とを備えているものであ
る。

【００２４】請求項８の発明によると、一の更新後パス
メトリックを求めるために必要な２個の更新前パスメト
リックから他の更新後パスメトリックも求めることがで
きるというビタビ復号の性質を用いて、第１の更新後パ
スメトリックを求めるために読み出した２個の更新前パ
スメトリックを基にして第２の更新後パスメトリックを
求めることによって、第２の更新後パスメトリックを求
める際のパスメトリック格納手段のアクセスが不要にな
るので、前記パスメトリック格納手段のアクセスによる
電力消費が抑えられデータ処理装置の消費電力を低減す
ることができると共に、前記パスメトリック格納手段の
アクセス回数が半減するのでデータ処理装置の高速化が
実現される。

【００２５】そして、請求項９の発明では、前記請求項
８のデータ処理装置におけるＡＣＳ演算部は、第１の更
新後パスメトリックを求めるＡＣＳ演算において、前記
パスメトリック格納手段から読み出した２個の更新前パ
スメトリックのうちの一方と第１のブランチメトリック
とを加算すると共に前記２個の更新前パスメトリックの
うちの他方と第２のブランチメトリックとを加算し、第
２の更新後パスメトリックを求めるＡＣＳ演算におい
て、前記一方の更新前パスメトリックと前記第２のブラ
ンチメトリックとを加算すると共に前記他方の更新前パ
スメトリックと前記第１のブランチメトリックとを加算
するものとする。

【００２６】さらに、請求項１０の発明では、前記請求
項９のデータ処理装置におけるＡＣＳ演算部は、前記一
方の更新前パスメトリックとブランチメトリックとを加
算する第１の加算器と、前記他方の更新前パスメトリッ
クとブランチメトリックとを加算する第２の加算器とを
有しており、当該データ処理装置は、前記第１及び第２
のブランチメトリックを含むブランチメトリックを格納
しており、前記ＡＣＳ演算部が第１の更新後パスメトリ
ックを求めるＡＣＳ演算を行うとき、前記第１のブラン
チメトリックを前記第１の加算器に入力するとともに前
記第２のブランチメトリックを前記第２の加算器に入力
する一方、前記ＡＣＳ演算部が第２の更新後パスメトリ
ックを求めるＡＣＳ演算を行うとき、前記第１のブラン
チメトリックを前記第２の加算器に入力するとともに前
記第２のブランチメトリックを前記第１の加算器に入力
するブランチメトリック格納手段を備えているものとす
る。

【００２７】また、請求項１１の発明が講じた解決手段
は、ビタビ復号においてパスメトリックの更新を行うデ
ータ処理方法として、更新前パスメトリックを格納する
パスメトリック格納手段から一の更新後パスメトリック
を求めるために必要な２個の更新前パスメトリックを１
回のアクセスで読み出すパスメトリック読み出し工程
と、前記パスメトリック読み出し工程において読み出し
た２個の更新前パスメトリックを基にしてＡＣＳ演算を
行うことで、更新後パスメトリックを求めるＡＣＳ演算
工程とを備えているものである。

【００２８】請求項１１の発明によると、一の更新後パ
スメトリックを求める場合、更新前パスメトリックを格
納するパスメトリック格納手段から１回のアクセスで前
記一の更新後パスメトリックを求めるために必要な２個
の更新前パスメトリックを読み出すので、前記パスメト
リック格納手段のアクセスによる電力消費が抑えられる
と共に、前記パスメトリック格納手段のアクセス回数が
半減しパスメトリック更新処理の高速化が実現される。

【００２９】そして、請求項１２の発明では、前記請求
項１１のデータ処理方法におけるパスメトリック格納手
段は、メモリを有しており、このメモリに更新前パスメ
トリックを格納しているものとする。

【００３０】また、請求項１３の発明では、前記請求項
１２のデータ処理方法において、前記メモリは、最下位
ビット以外のビットが共通である偶数番地及び奇数番地
に格納しているデータが１回のアクセスで読み出し可能
に構成されており、前記パスメトリック格納手段は、一
の更新後パスメトリックを求めるために必要な２個の更
新前パスメトリックを、前記メモリの最下位ビット以外
のビットが共通である偶数番地及び奇数番地に格納して
おり、前記パスメトリック読み出し工程は、前記メモリ
に、一の更新後パスメトリックを求めるために必要な２
個の更新前パスメトリックが格納されかつ最下位ビット
以外のビットが共通である偶数番地及び奇数番地を指定
して、前記メモリから１回のアクセスで前記２個の更新
前パスメトリックを読み出すものとする。

【００３１】さらに、請求項１４の発明では、前記請求
項１３のデータ処理方法におけるパスメトリック格納手
段は、更新前パスメトリックを前記メモリに、各更新前
パスメトリックに対応する状態を表すビットの昇順に一
の偶数番地を先頭番地として順に格納しているものとす
る。

【００３２】また、請求項１５の発明では、前記請求項
１１のデータ処理方法におけるＡＣＳ演算工程は、前記
２個の更新前パスメトリックのうちの一方とブランチメ
トリックとを加算する第１の加算処理と、前記２個の更
新前パスメトリックのうちの他方とブランチメトリック
とを加算する第２の加算処理と、前記第１の加算処理に
よる加算結果データと前記第２の加算処理による加算結
果データとの大小を比較する比較処理と、前記比較処理
による比較結果に基づいて、前記第１の加算処理による
加算結果データ及び前記第２の加算処理による加算結果
データのいずれかを更新後パスメトリックとして選択す
る選択処理とを備えているものとする。

【００３３】また、請求項１６の発明が講じた解決手段
は、ビタビ復号においてパスメトリックの更新を行うデ
ータ処理方法として、更新前パスメトリックを格納する
パスメトリック格納手段から、一の更新後パスメトリッ
クを求めるために必要な２個の更新前パスメトリックを
読み出すパスメトリック読み出し工程と、前記パスメト
リック読み出し工程において読み出した２個の更新前パ
スメトリックを基にしてＡＣＳ演算を行うことで、第１
の更新後パスメトリックを求める第１のＡＣＳ演算工程
と、前記パスメトリック読み出し工程において読み出し
た２個の更新前パスメトリックを基にしてＡＣＳ演算を
行うことで、第２の更新後パスメトリックを求める第２
のＡＣＳ演算工程とを備えているものである。

【００３４】請求項１６の発明によると、一の更新後パ
スメトリックを求めるために必要な２個の更新前パスメ
トリックから他の更新後パスメトリックも求めることが
できるというビタビ復号の性質を用いて、パスメトリッ
ク読み出し工程で読み出した２個の更新前パスメトリッ
クを基にして第１のＡＣＳ演算工程で第１の更新後パス
メトリックを求めると共に第２のＡＣＳ演算工程で第２
の更新後パスメトリックを求めるため、パスメトリック
格納手段のアクセス回数を半減することができ、パスメ
トリック格納手段のアクセスによる電力消費が抑えられ
ると共にパスメトリック更新処理の高速化が実現され
る。

【００３５】そして、請求項１７の発明では、前記請求
項１６のデータ処理方法において、前記第１のＡＣＳ演
算工程は、前記２個の更新前パスメトリックのうちの一
方と第１のブランチメトリックとを加算すると共に前記
２個の更新前パスメトリックのうちの他方と第２のブラ
ンチメトリックとを加算する工程を備えており、前記第
２のＡＣＳ演算工程は、前記一方の更新前パスメトリッ
クと前記第２のブランチメトリックとを加算すると共に
前記他方の更新前パスメトリックと前記第１のブランチ
メトリックとを加算する工程を備えているものとする。

【００３６】また、請求項１８の発明は、無線通信を中
継する基地局装置として、受信データを復号処理するＤ
ＳＰを備えており、前記ＤＳＰは、請求項１または８記
載のデータ処理装置を有し、このデータ処理装置を用い
て復号処理のためのビタビ復号を行うものとする。

【００３７】

【発明の実施の形態】以下、本発明の一実施形態に係る
データ処理装置及びデータ処理方法について図面を参照
しながら説明する。

【００３８】以下の説明では、状態Ｘの更新前パスメト
リックをＰＭ(X) 、状態Ｘの更新後パスメトリックをＰ
Ｍ'(X)、更新前の状態Ｙと更新後の状態Ｚ間のブランチ
メトリックをＢＭ(Y,Z) とする。

【００３９】（第１の実施形態）図２は本発明の第１の
実施形態に係るデータ処理装置の構成を示すブロック図
である。図２において、１０は更新前パスメトリックを
格納するメモリ、１１はメモリ１０にアドレス（番地）
を指示するポインタ、２０は更新後パスメトリックを格
納するメモリ、２１はメモリ２０にアドレス（番地）を
指示するポインタ、３０はＡＣＳ演算を行うＡＣＳ演算
部、４１〜４８はブランチメトリックを格納するレジス
タ、４９はスワッパ、５１ａ，５１ｂはメモリ１０から
読み出された更新前パスメトリックをＡＣＳ演算部３０
に転送するデータバス、５２はＡＣＳ演算部３０から出
力された更新後パスメトリックをメモリ２０に転送する
データバス、６０はポインタ１１，２１を制御するポイ
ンタ制御部である。

【００４０】ＡＣＳ演算部３０は、メモリ１０から読み
出されてデータバス５１ａを転送された更新前パスメト
リックとレジスタ４１〜４８からスワッパ４９を経由し
て読み出されたブランチメトリックとを加算する第１の
加算器３１ａ、メモリ１０から読み出されてデータバス
５１ｂを転送された更新前パスメトリックとレジスタ４
１〜４８からスワッパ４９を経由して読み出されたブラ
ンチメトリックとを加算する第２の加算器３１ｂ、第１
及び第２の加算器３１ａ，３１ｂの加算結果データの大
小を比較する比較器３２、比較器３２による比較結果に
よって第１及び第２の加算器３１ａ，３１ｂの加算結果
データのいずれかを選択出力する選択手段としてのセレ
クタ３３、及びセレクタ３３の出力データすなわち更新
後パスメトリックを保持するラッチ３４を備えている。

【００４１】メモリ１０、ポインタ１１およびポインタ
制御部６０によってパスメトリック格納手段が構成され
ており、メモリ２０、ポインタ２１およびポインタ制御
部６０によって他のパスメトリック格納手段が構成され
ている。また、レジスタ４１〜４８及びスワッパ４９に
よってブランチメトリック格納手段４０が構成されてい
る。

【００４２】図２に示すデータ処理装置は、畳み込み符
号の拘束長ｋが４、符号率Ｒが１／３のときのビタビ復
号において、図１に示すトレリス線図にしたがってパス
メトリックの更新を行うものである。したがって、メモ
リ１０は８（＝２^(k-1) ＝２^(4-1) ）個の状態にそれぞ
れ対応する更新前パスメトリックを格納している。また
ブランチメトリックを格納するレジスタの個数は８（＝
２^(1/R) ＝２³ ）である。

【００４３】図３（ａ）はメモリ１０の更新前パスメト
リックの格納状態を示す図である。図３（ａ）に示すよ
うに、メモリ１０は番地0000h （h は１６進数を表わ
す、以下同じ）を先頭番地として、更新前パスメトリッ
クをその状態を表すビットの昇順に（図１において上か
ら順に）格納している。すなわち、番地0000h にはＰＭ
(000) が、番地0001h にはＰＭ(001) が、番地0002h に
はＰＭ(010) が、番地0003h にはＰＭ(011) が、番地00
04h にはＰＭ(100) が、番地0005h にはＰＭ(101) が、
番地0006h にはＰＭ(110) が、番地0007h にはＰＭ(11
1) がそれぞれ格納されている。

【００４４】メモリ１０は、ポインタ１１によって指定
されたアドレスの最下位ビットを除くビットを上位ビッ
トとして共通に有する偶数番地及び奇数番地に格納され
たデータを、１回のアクセスによって読み出す機能を有
する。そして、偶数番地から読み出された更新前パスメ
トリックはデータバス５１ａに出力される一方、奇数番
地から読み出された更新前パスメトリックはデータバス
５１ｂに出力される。例えばポインタ１１が出力するア
ドレスが0000h のとき、メモリ１０の番地0000h のデー
タすなわちＰＭ(000) がデータバス５１ａに出力される
一方、メモリ１０の番地0001h のデータすなわちＰＭ(0
01) がデータバス５１ｂに出力される。

【００４５】一方、メモリ２０は、番地0c00h を先頭番
地として、更新後パスメトリックをその状態を表すビッ
トの昇順に格納する。ポインタ１１はメモリ１０の先頭
番地である0000h を、ポインタ２１はメモリ２０の先頭
番地である0c00h を、指示するアドレスとしてそれぞれ
保持している。

【００４６】また図３（ｂ）はレジスタ４１〜４８のブ
ランチメトリックの格納状態を示す図である。図３
（ｂ）に示すように、レジスタ４１にはＢＭ(000,000)
が、レジスタ４２にはＢＭ(000,100) が、レジスタ４３
にはＢＭ(010,001) が、レジスタ４４にはＢＭ(010,10
1) が、レジスタ４５にはＢＭ(100,010) が、レジスタ
４６にはＢＭ(100,110) が、レジスタ４７にはＢＭ(11
0,011) が、レジスタ４８にはＢＭ(110,111) が予め格
納されている。

【００４７】なおビタビ復号において、一般的にはブラ
ンチメトリックについて次のような式が成り立つ。 ＢＭ（ａｂｃ，ｄａｂ）＝ＢＭ（ａｂ〜ｃ，〜ｄａｂ） …（１） ただし、ａ，ｂ，ｃ，ｄはそれぞれ｛０，１｝の値をと
り、記号「〜」は反転を示す。例えば図１に示すトレリ
ス線図において、 ＢＭ(000,000) ＝ＢＭ(001,100) …（２） ＢＭ(000,100) ＝ＢＭ(001,000) …（３） が成り立つ。このような関係が成り立つ原理については
後述する。本実施形態では式（１）に示すような関係を
用いて、レジスタ４１〜４８に格納するブランチメトリ
ックを限定している。

【００４８】図２に示すデータ処理装置の動作について
説明する。第１のサイクルでは、状態０００の更新後パ
スメトリックＰＭ´(000) を求める。

【００４９】まずポインタ１１はメモリ１０に対して番
地0000h を指定する。メモリ１０は、ポインタ１１によ
り指定された番地の最下位ビットを除くビットを上位ビ
ットとして共通に有する偶数番地及び奇数番地に格納さ
れた２個の更新前パスメトリックを、データバス５１
ａ，５１ｂに出力する。すなわちメモリ１０は、番地00
00h に格納しているＰＭ(000) をデータバス５１ａに、
番地0001h に格納しているＰＭ(001) をデータバス５１
ｂに出力する。ＰＭ(000) 及びＰＭ(001) は、図１から
分かるようにＰＭ´(000) を求めるために必要な２個の
更新前パスメトリックである。

【００５０】続いてＡＣＳ演算部３０において、第１の
加算器３１ａはデータバス５１ａを転送された更新前パ
スメトリックＰＭ(000) とレジスタ４１からスワッパ４
９を経由して読み出されたブランチメトリックＢＭ(00
0,000) とを加算する一方、第２の加算器３１ｂはデー
タバス５１ｂを転送された更新前パスメトリックＰＭ(0
01) とレジスタ４２からスワッパ４９を経由して読み出
されたブランチメトリックＢＭ(000,100) （＝ＢＭ(00
1,000) ）とを加算する。

【００５１】比較器３２は、第１の加算器３１ａの加算
結果データと第２の加算器３１ｂの加算結果データとの
大小比較を行い、第１の加算器３１ａの加算結果データ
の方が小さいときは選択信号３６として「１」を出力
し、そうでないときは選択信号３６として「０」を出力
する。セレクタ３３は選択信号３６が「１」のときは第
１の加算器３１ａの加算結果データをラッチ３４に選択
出力する一方、選択信号３６が「０」のときは第２の加
算器３１ｂの加算結果データをラッチ３４に選択出力す
る。ラッチ３４はセレクタ３３の出力データすなわち更
新後パスメトリックＰＭ'(000)を保持する。

【００５２】次に第２のサイクルにおいて、状態１００
の更新後パスメトリックＰＭ'(100)を求める。

【００５３】ＡＣＳ演算部３０はラッチ３４が保持して
いた更新後パスメトリックを出力し、出力された更新後
パスメトリックはデータバス５２を転送されメモリ２０
のポインタ２１が指示する番地に書き込まれる。すなわ
ち、メモリ２０の番地0c00hに更新後パスメトリックＰ
Ｍ'(000)が書き込まれる。

【００５４】続いて、第１のサイクルでデータバス５１
ａ，５１ｂに出力された更新前パスメトリックＰＭ(00
0) ，ＰＭ(001) をそのまま用いて、次のＡＣＳ演算を
実行する。このときスワッパ４９は、第１のサイクルで
第１の加算器３１ａに入力されたブランチメトリックが
第２の加算器３１ｂに入力され、かつ第１のサイクルで
第２の加算器３１ｂに入力されたブランチメトリックが
第１の加算器３１ａに入力されるように、ブランチメト
リックを置換する。

【００５５】すなわち、第２のサイクルではメモリ１０
のアクセスは行わず、ＡＣＳ演算部３０において、第１
の加算器３１ａはデータバス５１ａの更新前パスメトリ
ックＰＭ(000) とレジスタ４２からスワッパ４９を経由
して読み出されたブランチメトリックＢＭ(000,100) と
を加算する一方、第２の加算器３１ｂはデータバス５１
ｂの更新前パスメトリック値ＰＭ(001) とレジスタ４１
からスワッパ４９を経由して読み出されたブランチメト
リックＢＭ(000,000) （＝ＢＭ(001,100) ）とを加算す
る。

【００５６】比較器３２およびセレクタ３３は、第１の
サイクルと同様に動作し、ラッチ３４はセレクタ３３の
出力データすなわち更新後パスメトリックＰＭ'(100)を
保持する。

【００５７】ポインタ制御部６０は、ポインタ１１が保
持する番地に「２」を加算すると共にポインタ２１が保
持する番地に「４」を加算する。これにより、ポインタ
１１が保持する番地は0002h になり、ポインタ２１が保
持する番地は0c04h になる。

【００５８】第３のサイクルでは、状態１０１の更新後
パスメトリックＰＭ´(001) を求める。

【００５９】ＡＣＳ演算部３０はラッチ３４の保持デー
タすなわち更新後パスメトリックをデータバス５２に出
力し、出力された更新後パスメトリックはメモリ２０の
ポインタ２１が指示する番地に書き込まれる。すなわ
ち、メモリ２０の番地0c04h に更新後パスメトリックＰ
Ｍ'(100)が書き込まれる。図４はこのときのメモリ２０
の更新後パスメトリックの格納状態を示す図である。

【００６０】続いて、ポインタ１１が指示するアドレス
が0002h であるのでメモリ１０の番地0002h 及び番地00
03h から更新前パスメトリックＰＭ(010) 及びＰＭ(01
1) が読み出されると共に、レジスタ４３からブランチ
メトリックＢＭ(010,001) が、レジスタ４４からブラン
チメトリックＢＭ(010,101) （＝ＢＭ(011,001) ）がそ
れぞれ読み出される。以降は第１のサイクルと同様の動
作によって、更新後パスメトリックＰＭ'(001)がラッチ
３４に格納される。

【００６１】ポインタ制御部６０は、ポインタ２１が保
持する番地から「３」を減算する。このときポインタ２
１が保持する番地は0c01h になる。

【００６２】第４のサイクルでは、状態１０１の更新後
パスメトリックＰＭ´(101) を求める。

【００６３】ＡＣＳ演算部３０はラッチ３４の保持デー
タすなわち更新後パスメトリックをデータバス５２に出
力し、出力された更新後パスメトリックはメモリ２０の
ポインタ２１が指示する番地に書き込まれる。すなわ
ち、メモリ２０の番地0c01h に更新後パスメトリックＰ
Ｍ'(001)が書き込まれる。

【００６４】続いて、第３のサイクルでデータバス５１
ａ，５１ｂに出力された更新前パスメトリックＰＭ(01
0) ，ＰＭ(011) をそのまま用いて、次のＡＣＳ演算を
実行する。すなわち第４のサイクルではメモリ１０のア
クセスを行わずに、ＡＣＳ演算部３０において、第１の
加算器３１ａはデータバス５１ａの更新前パスメトリッ
クＰＭ(010) とレジスタ４４からスワッパ４９を経由し
て読み出したブランチメトリックＢＭ(010,101) とを加
算する一方、第２の加算器３１ｂはデータバス５１ｂの
更新前パスメトリックＰＭ(011) とレジスタ４３からス
ワッパ４９を経由して読み出したブランチメトリックＢ
Ｍ(010,001) （＝ＢＭ(011,101) ）とを加算する。以降
は第２のサイクルと同様の処理によって、更新後パスメ
トリックＰＭ'(101)がラッチ３４に格納される。

【００６５】ポインタ制御部６０は、ポインタ２１が保
持する番地に「４」を加算すると共にポインタ１１が保
持する番地に「２」を加算する。このとき、ポインタ１
１が保持する番地は0004h になると共にポインタ２１が
保持する番地は0c05h になる。

【００６６】以降、同様の処理を繰り返すことによっ
て、パスメトリックの更新が実行される。図５は図２に
示す本実施形態に係るデータ処理装置の動作を示すタイ
ミングチャートである。図５に示すように、メモリ１０
に格納された更新前パスメトリックＰＭ(X) を基にＡＣ
Ｓ演算部３０によって求められた更新後パスメトリック
ＰＭ’(X) が、メモり２０に全て格納された後、メモリ
１０とメモリ２０のリード（Ｒ）／ライト（Ｗ）が切り
替えられる。そして、ＡＣＳ演算部３０は、メモリ２０
に格納された更新後パスメトリックＰＭ’(X)を新たな
更新前パスメトリックとしてＡＣＳ演算を行い、新たな
更新後パスメトリックＰＭ’’(X)を求める。

【００６７】メモリ２０は、メモリ１０と同様に、ポイ
ンタ２１によって指定されたアドレスの最下位ビットを
除くビットを上位ビットとして共通に有する偶数番地及
び奇数番地に格納されたデータを、１回のアクセスによ
って読み出す機能を有しており、偶数番地から読み出さ
れた更新後パスメトリックはデータバス５１ａに出力さ
れる一方、奇数番地から読み出された更新後パスメトリ
ックはデータバス５１ｂに出力される。

【００６８】そしてメモリ２０には、図３（ａ）に示す
メモリ１０の更新前パスメトリックの格納状態と同様
に、更新後パスメトリックが格納されているので、メモ
リ１０に格納された更新前パスメトリックを基に更新後
パスメトリックを求めたのと同様の処理によって、メモ
リ２０に格納された更新後パスメトリックを基に新たな
更新後パスメトリックを求めることができる。求められ
た新たな更新後パスメトリックは、データバス５２を介
してメモリ１０に格納され、以降、メモり１０とメモリ
２０を用いて、パスメトリックの更新を繰り返し行うこ
とができる。したがって、パスメトリックの更新を、少
ないメモリ量で連続して実行することができる。もちろ
ん、新たな更新後パスメトリックを別のメモリに格納し
てもかまわない。

【００６９】以上説明したように、本実施形態による
と、更新後パスメトリック（例えばＰＭ´(000) ）を求
めるとき、更新前パスメトリックを格納するメモリ１０
を１回アクセスするだけでＡＣＳ演算に必要な２個の更
新前パスメトリック（ＰＭ(000) 及びＰＭ(001) ）を読
み出すことができる。また、読み出した２個の更新前パ
スメトリックを用いて他の更新後パスメトリック（ＰＭ
´(100) ）を求めることによって、メモリ１０のアクセ
ス回数をさらに減らすことができる。

【００７０】ここで、ブランチメトリックについて式
（１）に示すような関係が成り立つ原理について説明す
る。

【００７１】図６は拘束長３、符号化率１／３の畳み込
み符号器の一例の構成を示す図である。図６に示す畳み
込み符号器は、入力された１ビットの情報信号ｘinから
３ビットの信号Ｇ0 ，Ｇ1 ，Ｇ2 を生成するものであ
り、７０ａ〜７０ｃはシフトレジスタ、７１ａ〜７１ｅ
は排他的論理和回路である。またｘ1 ，ｘ2 ，ｘ3 はそ
れぞれシフトレジスタ７０ａ〜７０ｃに保持された信号
を示している。

【００７２】図６に示すような畳み込み符号器によって
符号化された信号を、受信側でビタビ復号アルゴリズム
を用いて復号するとき、図１に示すようなトレリス線図
が得られる。ここで実際に無線等で受信された誤りを含
む３ビットの信号をｙ1 ，ｙ2 ，ｙ3 とすると、ブラン
チメトリックは次のような定義で与えられる。 ブランチメトリック＝｜ｙ1 −Ｇ0 ｜＋｜ｙ2 −Ｇ1 ｜＋｜ｙ3 −Ｇ2 ｜ …（４） Ｇ0 ＝ｘin xorｘ1 xor ｘ3 Ｇ1 ＝ｘin xorｘ2 xor ｘ3 Ｇ2 ＝ｘin xorｘ3

【００７３】図１に示すトレリス線図における各状態は
任意の時刻Ｔにおける畳み込み符号器の各シフトレジス
タの保持データを表しており、図１におけるブランチメ
トリックを求めるときには受信信号ｙ1 ，ｙ2 ，ｙ3 は
不変であると考えられる。よって式（４）から明らかな
ように、ブランチメトリックは符号化された信号Ｇ0，
Ｇ1 ，Ｇ2 によって決定され、信号Ｇ0 ，Ｇ1 ，Ｇ2 が
等しい場合はブランチメトリックも当然等しくなる。

【００７４】信号Ｇ0 ，Ｇ1 ，Ｇ2 の値は畳み込み符号
器の結線情報によって決まる。したがって、式（１）に
示すような関係が成り立つか否かは、畳み込み符号器の
結線情報によって決まることになる。

【００７５】一般的に、入力信号線と最後のシフトレジ
スタの出力信号線とが排他的論理和回路に結線されてい
る場合には、式（１）のような関係が成り立つ。

【００７６】例えば図６に示す畳み込み符号器では、入
力信号ｘinとシフトレジスタ７０ｃの出力信号ｘ3 とが
排他的論理和回路７１ｅに入力されているので、ＢＭ
（ｘ1 ｘ2 ｘ3 ，ｘinｘ1 ｘ2 ）において Ｇ0 ＝ｘinxor ｘ1 xor ｘ3 Ｇ1 ＝ｘinxor ｘ2 xor ｘ3 Ｇ2 ＝ｘinxor ｘ3 ＢＭ（ｘ1 ｘ2 〜ｘ3 ，〜ｘinｘ1 ｘ2 ）において Ｇ0 ＝〜ｘinxor ｘ1 xor 〜ｘ3 Ｇ1 ＝〜ｘinxor ｘ2 xor 〜ｘ3 Ｇ2 ＝〜ｘinxor 〜ｘ3 排他的論理和の性質から、 ｘinxor ｘ3 ＝〜ｘinxor 〜ｘ3 が必ず成り立つので、ＢＭ（ｘ1 ｘ2 ｘ3 ，ｘinｘ1 ｘ
2 ）とＢＭ（ｘ1 ｘ2 〜ｘ3 ，〜ｘinｘ1 ｘ2 ）とにお
いて信号Ｇ0 ，Ｇ1 ，Ｇ2 がそれぞれ等しくなり、した
がってすでに述べたブランチメトリックと符号化信号と
の関係により、 ＢＭ（ｘ1 ｘ2 ｘ3 ，ｘinｘ1 ｘ2 ） ＝ＢＭ（ｘ1 ｘ2 〜ｘ3 ，〜ｘinｘ1 ｘ2 ） …（５） が成り立つ。式（５）に ｘ1 ＝ａ ｘ2 ＝ｂ ｘ3 ＝ｃ ｘin＝ｄ を代入すると式（１）が得られる。

【００７７】（Ａ） ＢＭ(000,000) ＝ＢＭ(001,100)
…（２）について ＢＭ(000,000) ：ｘin＝０，ｘ1 ＝０，ｘ2 ＝０，ｘ3
＝０ Ｇ0 ＝０xor ０xor ０＝０ Ｇ1 ＝０xor ０xor ０＝０ Ｇ2 ＝０xor ０＝０ ＢＭ(001,100) ：ｘin＝１，ｘ1 ＝０，ｘ2 ＝０，ｘ3
＝１ Ｇ0 ＝１xor ０xor １＝０ Ｇ1 ＝１xor ０xor １＝０ Ｇ2 ＝１xor １＝０ （Ｂ） ＢＭ(000,100) ＝ＢＭ(001,000) …（３）に
ついて ＢＭ(000,100) ：ｘin＝１，ｘ1 ＝０，ｘ2 ＝０，ｘ3
＝０ Ｇ0 ＝１xor ０xor ０＝１ Ｇ1 ＝１xor ０xor ０＝１ Ｇ2 ＝１xor ０＝１ ＢＭ(001,000) ：ｘin＝０，ｘ1 ＝０，ｘ2 ＝０，ｘ3
＝１ Ｇ0 ＝０xor ０xor １＝１ Ｇ1 ＝０xor ０xor １＝１ Ｇ2 ＝０xor １＝１ （Ｃ） ＢＭ(110,111) ＝ＢＭ(111,011) について ＢＭ(110,111) ：ｘin＝１，ｘ1 ＝１，ｘ2 ＝１，ｘ3
＝０ Ｇ0 ＝１xor １xor ０＝０ Ｇ1 ＝１xor １xor ０＝０ Ｇ2 ＝１xor ０＝１ ＢＭ(111,011) ：ｘin＝０，ｘ1 ＝１，ｘ2 ＝１，ｘ3
＝１ Ｇ0 ＝０xor １xor １＝０ Ｇ1 ＝０xor １xor １＝０ Ｇ2 ＝０xor １＝１

【００７８】現在、携帯電話等で標準化されている畳み
込み符号器は、入力信号線と最後のシフトレジスタの出
力信号線とが排他的論理和回路に結線されているので、
このような畳み込み符号器によって符号化された信号に
対してビタビ復号を行う場合には、式（１）の関係が成
り立つことになる。

【００７９】（第２の実施形態）図２に示すデータ処理
装置において、メモリ１０の更新前パスメトリックの格
納状態、レジスタ４１〜４８のブランチメトリックの格
納状態、及びメモリ２０の更新後パスメトリックの格納
状態は、図３及び図４に示すようなものに限られるもの
ではない。これらの格納状態は、ビタビ復号で用いるト
レリス線図によって異なる。

【００８０】図７はビタビ復号において用いるトレリス
線図の例であり、図１に示すトレリス線図と実質的には
同等のものである。ただし、状態の並び順が図１とは異
なっており、図７では上位から下位に向かってビットを
インクリメントした順に状態が並べられている。ただ
し、更新前の状態と更新後の状態との対応関係は図１と
同じであり、例えば更新後に状態０００になり得るのは
更新前における状態０００及び状態００１であり、更新
後に状態１００になり得るのも更新前における状態００
０及び状態００１である。

【００８１】本実施形態に係るデータ処理装置は、図７
に示すトレリス線図にしたがってパスメトリックの更新
を行うものである。装置の構成は図２に示す第１の実施
形態に係るデータ処理装置と共通であるが、メモリ１０
の更新前パスメトリックの格納状態、レジスタ４１〜４
８のブランチメトリックの格納状態、及びメモリ２０の
更新後パスメトリックの格納状態が第１の実施形態と異
なる。またメモリ１０，２０の格納状態が異なるので、
ポインタ制御部６０によるポインタ１１，２１の制御も
第１の実施形態と異なっている。

【００８２】図８（ａ）はメモリ１０の更新前パスメト
リックの格納状態を示す図である。図８（ａ）に示すよ
うに、メモリ１０は更新前パスメトリックを図７に示す
トレリス線図における状態の順に、番地0000h を先頭番
地としてまず偶数番地に格納し続いて奇数番地に格納し
ている。すなわち、番地0000h にはＰＭ(000) が、番地
0002h にはＰＭ(100) が、番地0004h にはＰＭ(010)
が、番地0006h にはＰＭ(110) が格納され、続いて番地
0001h にはＰＭ(001) が、番地0003h にはＰＭ(101)
が、番地0005h にはＰＭ(011) が、番地0007h にはＰＭ
(111) がそれぞれ格納される。

【００８３】一方、メモリ２０は、番地0c00h を先頭番
地として、更新後パスメトリックをメモリ１０が更新前
パスメトリックを格納するのと同一の順序で格納する。
ポインタ１１はメモリ１０の先頭番地である0000h を、
ポインタ２１はメモリ２０の先頭番地である0c00h を格
納する。

【００８４】またレジスタ４１〜４８は、図８（ｂ）に
示すように、メモリ１０に格納された更新前パスメトリ
ックに対応するようにブランチメトリックを格納してい
る。すなわち、レジスタ４１にはＢＭ(000,000) が、レ
ジスタ４２にはＢＭ(000,100) が、レジスタ４３にはＢ
Ｍ(100,010) が、レジスタ４４にはＢＭ(100,110) が、
レジスタ４５にはＢＭ(010,001) が、レジスタ４６には
ＢＭ(010,101) が、レジスタ４７にはＢＭ(110,011)
が、レジスタ４８にはＢＭ(110,111) が予め格納されて
いる。

【００８５】本実施形態に係るデータ処理装置の動作に
ついて説明する。

【００８６】第１のサイクルでは第１の実施形態と同様
の処理を行う。まず、ポインタ１１はメモリ１０に対し
て番地0000h を指定する。メモリ１０は、ポインタ１１
により指定された番地の最下位ビットを除くビットを上
位ビットとして共通に有する偶数番地及び奇数番地に格
納された２個の更新前パスメトリックを、データバス５
１ａ，５１ｂに出力する。すなわちメモリ１０は、番地
0000h に格納しているＰＭ(000) をデータバス５１ａ
に、番地0001h に格納されているＰＭ(001) をデータバ
ス５１ｂに出力する。ＰＭ(000) 及びＰＭ(001) は図７
に示すトレリス線図から分かるように、ＰＭ´(000) を
求めるために必要な２個の更新前パスメトリックであ
る。

【００８７】続いてＡＣＳ演算部３０において、第１の
加算器３１ａはデータバス５１ａを転送された更新前パ
スメトリックＰＭ(000) とレジスタ４１からスワッパ４
９を経由して読み出されたたブランチメトリックＢＭ(0
00,000) とを加算する一方、第２の加算器３１ｂはデー
タバス５１ｂを転送された更新前パスメトリックＰＭ(0
01) とレジスタ４２からスワッパ４９を経由して読み出
されたブランチメトリックＢＭ(000,100) （＝ＢＭ(00
1,000) ）とを加算する。比較器３２は第１及び第２の
加算器３１ａ，３１ｂの加算結果データの大小比較を行
い、第１の加算器３１ａの加算結果データの方が小さい
ときは選択信号３６として「１」を出力し、そうでない
ときは「０」を出力する。セレクタ３３は選択信号３６
が「１」のときは第１の加算器３１ａの加算結果データ
をラッチ３４に選択出力する一方、選択信号３６が
「０」のときは第２の加算器３１ｂの加算結果データを
ラッチ３４に出力する。ラッチ３４はセレクタ３３の出
力データすなわち更新後パスメトリックＰＭ'(000)を格
納する。

【００８８】第２のサイクルでは、ＡＣＳ演算部３０は
ラッチ３４が保持していた更新後パスメトリックを出力
し、出力された更新後パスメトリックはデータバス５２
を転送されメモリ２０のポインタ２１が指示する番地に
書き込まれる。すなわち、メモリ２０の番地0c00h に更
新後パスメトリックＰＭ'(000)が書き込まれる。

【００８９】続いて、第１のサイクルでデータバス５１
ａ，５１ｂに出力された更新前パスメトリックＰＭ(00
0) ，ＰＭ(001) をそのまま用いて、次のＡＣＳ演算を
実行する。このときスワッパ４９は、第１のサイクルに
おいて第１の加算器３１ａに入力されたブランチメトリ
ックが第２の加算器３１ｂに入力されかつ第１のサイク
ルにおいて第２の加算器３１ｂに入力されたブランチメ
トリックが第１の加算器３１ａに入力されるように、ブ
ランチメトリックを置換する。

【００９０】すなわち、第２のサイクルではメモリ１０
のアクセスは行わず、ＡＣＳ演算部３０において、第１
の加算器３１ａはデータバス５１ａの更新前パスメトリ
ックＰＭ(000) とレジスタ４２からスワッパ４９を経由
して読み出されたブランチメトリックＢＭ(000,100) と
を加算する一方、第２の加算器３１ｂはデータバス５１
ｂの更新前パスメトリックＰＭ(001) とレジスタ４１か
らスワッパ４９を経由して読み出されたブランチメトリ
ックＢＭ(000,000) （＝ＢＭ(001,100) ）とを加算す
る。

【００９１】比較器３２およびセレクタ３３は第１のサ
イクルと同様に動作する。ラッチ３４はセレクタ３３の
出力データすなわち更新後パスメトリックＰＭ'(100)を
保持する。ここまでは第１の実施形態と同様の処理であ
る。

【００９２】第１の実施形態と異なるのは、ポインタ制
御部６０はポインタ１１が保持する番地に「２」を加算
すると共にポインタ２１が保持する番地に「２」を加算
する点である。これにより、ポインタ１１が保持する番
地は0002h になり、ポインタ２１が保持する番地は0c02
h になる。

【００９３】第３のサイクルでは、ラッチ３４の保持デ
ータをデータバス５２に出力し、メモリ２０のポインタ
２１が指示する番地に書き込む。すなわちこのとき、メ
モリ２０の番地0c02h に更新後パスメトリックＰＭ'(10
0)が書き込まれる。図９はこのときのメモリ２０の更新
後パスメトリックの格納状態を示す図である。

【００９４】続いて、ポインタ１１が指示する番地が00
02h であるので、メモリ１０の番地0002h 及び番地0003
h から更新前パスメトリックＰＭ(100) 及びＰＭ(101)
が読み出され、レジスタ４３からブランチメトリックＢ
Ｍ(100,010) が、レジスタ４４からブランチメトリック
ＢＭ(100,110) が読み出される。以降は第１のサイクル
と同様の動作によって、更新後パスメトリックＰＭ'(01
0)がラッチ３４に格納される。

【００９５】ポインタ制御部６０は、ポインタ２１が保
持する番地に「２」を加算する。このときポインタ２１
が保持する番地は0c04h となる。

【００９６】第４のサイクルでは、ラッチ３４の保持デ
ータをデータバス５２に出力し、メモリ２０のポインタ
２１が指示する番地に書き込む。すなわちこのとき、メ
モリ２０の番地0c04h に更新後パスメトリックＰＭ'(01
0)が書き込まれる。

【００９７】続いて、第３のサイクルでデータバス５１
ａ，５１ｂに出力された更新前パスメトリックＰＭ(10
0) ，ＰＭ(101) をそのまま用いて、次のＡＣＳ演算を
実行する。すなわち第４のサイクルではメモリ１０のア
クセスは行わずに、ＡＣＳ演算部３０において、第１の
加算器３１ａはデータバス５１ａの更新前パスメトリッ
クＰＭ(100) とレジスタ４４からスワッパ４９を経由し
て読み出されたブランチメトリックＢＭ(100,110) を加
算する一方、第２の加算器３１ｂはデータバス５１ｂの
更新前パスメトリックＰＭ(101) とレジスタ４３からス
ワッパ４９を経由して読み出されたブランチメトリック
ＢＭ(100,010) （＝ＢＭ(101,110) ）を加算する。以降
は第２のサイクルと同様の処理によって、更新後パスメ
トリックＰＭ'(110)がラッチ３４に格納される。

【００９８】ポインタ制御部６０は、ポインタ１１が保
持する番地に「２」を加算すると共にポインタ２１が保
持する番地に「２」を加算する。この結果、ポインタ１
１が保持する番地は0004h になると共にポインタ２１が
保持する番地は0c06h になる。 以降、同様の処理を繰
り返すことによってパスメトリックの更新を実行する。
なお次の第５のサイクルでは、ポインタ制御部６０はポ
インタ２１が保持する番地に「２」を加算する代わりに
番地0c01h を設定し、以降は各サイクルにおいて「２」
を加算する。

【００９９】以上説明したように、本実施形態によると
第１の実施形態と同様に、更新後パスメトリック（例え
ばＰＭ´(000) ）を求めるとき、更新前パスメトリック
を格納するメモリ１０を１回アクセスするだけでＡＣＳ
演算に必要な２個の更新前パスメトリック（ＰＭ(000)
及びＰＭ(001) ）を読み出すことができる。また、読み
出した２個の更新前パスメトリックを用いて他の更新後
パスメトリック（ＰＭ´(100) ）を求めることによっ
て、メモリ１０のアクセス回数をさらに減らすことがで
きる。

【０１００】なお、メモリ１０の更新前パスメトリック
の格納状態は第１及び第２の実施形態で示したものに限
られるものではなく、一の更新後パスメトリックを求め
るために用いる２個の更新前パスメトリックが上位ビッ
トが共通の偶数番地及び奇数番地に格納されていればよ
い。またメモリ１０の構成によっては、前記２個の更新
前パスメトリックが上位ビットが共通の偶数番地及び奇
数番地に格納されている必要は必ずしもなく、一の更新
後パスメトリックを求めるために用いる２個の更新前パ
スメトリックが１回のアクセスで読み出し可能であれば
よい。さらに、更新前パスメトリックを格納する手段は
メモリに限られるものではなく、例えばレジスタでもよ
い。

【０１０１】なお第１及び第２の実施形態では、畳み込
み符号の拘束長ｋが４である場合のデータ処理装置につ
いて説明したが、任意の拘束長（ただし３以上）の畳み
込み符号に対して、第１及び第２の本実施形態と同様に
本発明に係るデータ処理装置を実現することができる。
このとき状態数は２^(k-1) 個になるので、パスメトリッ
ク格納手段は２^(k-1) 個の更新前パスメトリックを格納
できるように構成する必要がある。例えば、拘束長ｋが
７の場合は６４個のパスメトリックを、拘束長ｋが９の
場合は２５６個のパスメトリックを格納できるようにパ
スメトリック格納手段を構成する必要がある。

【０１０２】また、ＡＣＳ演算部３０は１サイクルにお
いて２つの加算処理と比較処理とが実行できればよく、
図２に示した構成に限られるものではない。

【０１０３】またブランチメトリックは必ずしもレジス
タに格納する必要はなく、例えばメモリに格納しても構
わない。

【０１０４】また、メモリアクセスに要するアドレス生
成部（ポインタ）は２系統必要になるが、ＤＳＰは一般
的には独立した２系統のメモリアクセス用アドレス発生
機構を有しているので、本発明は一般的なＤＳＰに容易
に適用することができる。

【０１０５】なお、本発明に係るデータ処理装置は、例
えば通信のための基地局装置において用いられる。図１
０は本発明に係るデータ処理装置を備えた基地局装置の
構成を示すブロック図であり、次世代の通信方式である
ＣＤＭＡ方式を採用した場合の構成を示す図である。な
おＣＤＭＡ方式を採用しない場合には、拡散および逆拡
散の処理が不要になる。図１０において、８０はチャネ
ルデコーダ８１およびチャネルコーダ８２を備え、復号
および符号化を含むチャネルコーディックを主な処理と
するＤＳＰであり、本発明に係るデータ処理装置によっ
てビタビ復号のＡＣＳ演算を行うものである。

【０１０６】図１０に示す基地局装置の受信動作は次の
ようになる。まず、携帯機器からの送信波をＲＦ回路８
３によって受信処理し、さらにＡ／Ｄ変換等を施してデ
ィジタルデータに変換する。このディジタルデータに対
し、逆拡散処理および同期検波処理を施して、受信デー
タに変換する。この受信データは通信路の途中で誤りを
含んだものなので、チャネルデコーダ８１は入力された
受信データに対して、デインターリーブ，ビタビ復号，
ＣＲＣ（Cyclic Redundancy Check ）などの、誤り訂正
を含む復号処理を行う。復号されたデータは、データ変
換器８４を介して、固定電話網や有線データ通信など無
線通信とは形態の異なるシステムに送信される。

【０１０７】また、送信動作は次のようになる。データ
変換器８４から送られたデータに対して、チャネルコー
ダ８２はインターリーブ、畳み込み符号、ＣＲＣ（Cycl
ic Redundancy Check ）などの符号化処理を行う。符号
化されたデータは、変調処理および逆拡散処理が施され
た後、ＲＦ回路８３によって携帯機器に送信される。

【０１０８】携帯機器はチャネルコーデックを行うため
に１個のＤＳＰを有しているのに対して、基地局装置は
図１０に示すようなＤＳＰ８０を、ユーザーが利用する
チャネルの個数分だけ備えている。したがって、本発明
によるデータ処理装置の消費電力低減によって、基地局
装置全体の消費電力低減という効果が顕著に得られるこ
とになる。

【０１０９】

【発明の効果】以上のように本発明によると、一の更新
後パスメトリックを求めるときパスメトリック格納手段
を１回アクセスするだけでよいので、前記パスメトリッ
ク格納手段のアクセス回数を削減することができ、これ
により、データ処理装置の消費電力を低減することがで
きると共にパスメトリック更新処理の高速化を実現する
ことができる。

【０１１０】また、一の更新後パスメトリックを求める
ために読み出した２個の更新前パスメトリックを基にし
て他の更新後パスメトリックを求めるので、パスメトリ
ック格納手段のアクセス回数を削減することができ、こ
れにより、データ処理装置の消費電力を低減することが
できると共にパスメトリック更新処理の高速化を実現す
ることができる。

【図面の簡単な説明】

【図１】トレリス線図の一例であり、本発明の第１の実
施形態に係るデータ処理装置の動作の基になるものを示
す図である。

【図２】本発明の第１及び第２の実施形態に係るデータ
処理装置の構成を示す図である。

【図３】（ａ）は本発明の第１の実施形態に係るデータ
処理装置におけるメモリ１０の更新前パスメトリックの
格納状態を示す図であり、（ｂ）は本発明の第１の実施
形態に係るデータ処理装置におけるレジスタ４１〜４８
のブランチメトリックの格納状態を示す図である。

【図４】本発明の第１の実施形態に係るデータ処理装置
におけるメモリ２０の更新後パスメトリックの格納状態
を示す図である。

【図５】図２に示すデータ処理装置の動作を示すタイミ
ングチャートである。

【図６】畳み込み符号器の一例の構成を示す図である。

【図７】トレリス線図の一例であり、本発明の第２の実
施形態に係るデータ処理装置の動作の基になるものを示
す図である。

【図８】（ａ）は本発明の第２の実施形態に係るデータ
処理装置におけるメモリ１０の更新前パスメトリックの
格納状態を示す図であり、（ｂ）は本発明の第２の実施
形態に係るデータ処理装置におけるレジスタ４１〜４８
のブランチメトリックの格納状態を示す図である。

【図９】本発明の第２の実施形態に係るデータ処理装置
におけるメモリ２０の更新後パスメトリックの格納状態
を示す図である。

【図１０】本発明に係るデータ処理装置を用いた基地局
装置の構成を示すブロック図である。

【符号の説明】

ＰＭ(X) 状態Ｘの更新前パスメトリック ＰＭ´(X) 状態Ｘの更新後パスメトリック ＢＭ(Y,Z) 更新前の状態Ｙと更新後の状態Ｚ間のブラ
ンチメトリック １０ メモリ １１，２１ ポインタ ３０ ＡＣＳ演算部 ３１ａ 第１の加算器 ３１ｂ 第２の加算器 ３２ 比較器 ３３ セレクタ（選択手段） ４０ ブランチメトリック格納手段 ６０ ポインタ制御部 ８０ ＤＳＰ

Claims (18)

【特許請求の範囲】
1. 【請求項１】 ビタビ復号においてパスメトリックの更
   新を行うデータ処理装置であって、 更新前パスメトリックを、一の更新後パスメトリックを
   求めるために必要な２個の更新前パスメトリックが１回
   のアクセスで読み出し可能なように、格納するパスメト
   リック格納手段と、 前記パスメトリック格納手段から１回のアクセスで読み
   出された２個の更新前パスメトリックを基にして、ＡＣ
   Ｓ演算を行って更新後パスメトリックを求めるＡＣＳ演
   算部とを備えていることを特徴とするデータ処理装置。
2. 【請求項２】 請求項１記載のデータ処理装置におい
   て、 前記パスメトリック格納手段は、メモリを有しており、
   このメモリに更新前パスメトリックを格納するものであ
   ることを特徴とするデータ処理装置。
3. 【請求項３】 請求項２記載のデータ処理装置におい
   て、 前記メモリは、最下位ビット以外のビットが共通である
   偶数番地及び奇数番地に格納されたデータが１回のアク
   セスで読み出し可能に構成されており、 前記パスメトリック格納手段は、一の更新後パスメトリ
   ックを求めるために必要な２個の更新前パスメトリック
   を、前記メモリの、最下位ビット以外のビットが共通で
   ある偶数番地及び奇数番地に格納することを特徴とする
   データ処理装置。
4. 【請求項４】 請求項３記載のデータ処理装置におい
   て、 前記パスメトリック格納手段は、更新前パスメトリック
   を、前記メモリに、各更新前パスメトリックに対応する
   状態を表すビットの昇順に、一の偶数番地を先頭番地と
   して順に格納することを特徴とするデータ処理装置。
5. 【請求項５】 請求項１記載のデータ処理装置におい
   て、 前記ＡＣＳ演算部は、 前記パスメトリック格納手段から読み出した２個の更新
   前パスメトリックのうちの一方とブランチメトリックと
   を加算する第１の加算器と、 前記２個の更新前パスメトリックのうちの他方とブラン
   チメトリックとを加算する第２の加算器と、 前記第１の加算器の加算結果データと前記第２の加算器
   の加算結果データとの大小を比較する比較器と、 前記比較器による比較結果に基づいて、前記第１及び第
   ２の加算器の加算結果データのいずれかを更新後パスメ
   トリックとして選択する選択手段とを備えたものである
   ことを特徴とするデータ処理装置。
6. 【請求項６】 請求項１記載のデータ処理装置におい
   て、 前記ＡＣＳ演算部によって求められた更新後パスメトリ
   ックを、一の新たな更新後パスメトリックを求めるため
   に必要な２個の更新後パスメトリックが１回のアクセス
   で読み出し可能なように、格納する他のパスメトリック
   格納手段を備え、 前記ＡＣＳ演算部は、前記他のパスメトリック格納手段
   から１回のアクセスで読み出された２個の更新後パスメ
   トリックを基にして、ＡＣＳ演算を行って新たな更新後
   パスメトリックを求めるものであることを特徴とするデ
   ータ処理装置。
7. 【請求項７】 請求項６記載のデータ処理装置におい
   て、 前記ＡＣＳ演算部によって求められた新たな更新後パス
   メトリックは、前記パスメトリック格納手段に格納され
   ることを特徴とするデータ処理装置。
8. 【請求項８】 ビタビ復号においてパスメトリックの更
   新を行うデータ処理装置であって、 更新前パスメトリックを格納するパスメトリック格納手
   段と、 前記パスメトリック格納手段から読み出された２個の更
   新前パスメトリックを基にしてＡＣＳ演算を行って第１
   の更新後パスメトリックを求めるとともに、この読み出
   した２個の更新前パスメトリックを基にしてＡＣＳ演算
   を行って第２の更新後パスメトリックを求めるＡＣＳ演
   算部とを備えていることを特徴とするデータ処理装置。
9. 【請求項９】 請求項８記載のデータ処理装置におい
   て、 前記ＡＣＳ演算部は、 第１の更新後パスメトリックを求めるＡＣＳ演算におい
   て、前記パスメトリック格納手段から読み出した２個の
   更新前パスメトリックのうちの一方と第１のブランチメ
   トリックとを加算するとともに、前記２個の更新前パス
   メトリックのうちの他方と第２のブランチメトリックと
   を加算し、 第２の更新後パスメトリックを求めるＡＣＳ演算におい
   て、前記一方の更新前パスメトリックと前記第２のブラ
   ンチメトリックとを加算すると共に、前記他方の更新前
   パスメトリックと前記第１のブランチメトリックとを加
   算するものであることを特徴とするデータ処理装置。
10. 【請求項１０】 請求項９記載のデータ処理装置におい
    て、 前記ＡＣＳ演算部は、前記一方の更新前パスメトリック
    とブランチメトリックとを加算する第１の加算器と、前
    記他方の更新前パスメトリックとブランチメトリックと
    を加算する第２の加算器とを有しており、 当該データ処理装置は、 前記第１及び第２のブランチメトリックを含むブランチ
    メトリックを格納しており、前記ＡＣＳ演算部が第１の
    更新後パスメトリックを求めるＡＣＳ演算を行うとき、
    前記第１のブランチメトリックを前記第１の加算器に入
    力するとともに前記第２のブランチメトリックを前記第
    ２の加算器に入力する一方、前記ＡＣＳ演算部が第２の
    更新後パスメトリックを求めるＡＣＳ演算を行うとき、
    前記第１のブランチメトリックを前記第２の加算器に入
    力するとともに前記第２のブランチメトリックを前記第
    １の加算器に入力するブランチメトリック格納手段を備
    えていることを特徴とするデータ処理装置。
11. 【請求項１１】 ビタビ復号においてパスメトリックの
    更新を行うデータ処理方法であって、 更新前パスメトリックを格納するパスメトリック格納手
    段から、一の更新後パスメトリックを求めるために必要
    な２個の更新前パスメトリックを１回のアクセスで読み
    出すパスメトリック読み出し工程と、 前記パスメトリック読み出し工程において読み出した２
    個の更新前パスメトリックを基にしてＡＣＳ演算を行う
    ことで、更新後パスメトリックを求めるＡＣＳ演算工程
    とを備えていることを特徴とするデータ処理方法。
12. 【請求項１２】 請求項１１記載のデータ処理方法にお
    いて、 前記パスメトリック格納手段は、メモリを有しており、
    このメモリに更新前パスメトリックを格納していること
    を特徴とするデータ処理方法。
13. 【請求項１３】 請求項１２記載のデータ処理方法にお
    いて、 前記メモリは、最下位ビット以外のビットが共通である
    偶数番地及び奇数番地に格納しているデータが１回のア
    クセスで読み出し可能に構成されており、 前記パスメトリック格納手段は、一の更新後パスメトリ
    ックを求めるために必要な２個の更新前パスメトリック
    を、前記メモリの、最下位ビット以外のビットが共通で
    ある偶数番地及び奇数番地に格納しており、 前記パスメトリック読み出し工程は、 前記メモリに、一の更新後パスメトリックを求めるため
    に必要な２個の更新前パスメトリックが格納されかつ最
    下位ビット以外のビットが共通である偶数番地及び奇数
    番地を指定して、前記メモリから１回のアクセスで前記
    ２個の更新前パスメトリックを読み出すものであること
    を特徴とするデータ処理方法。
14. 【請求項１４】 請求項１３記載のデータ処理方法にお
    いて、 前記パスメトリック格納手段は、更新前パスメトリック
    を、前記メモリに、各更新前パスメトリックに対応する
    状態を表すビットの昇順に、一の偶数番地を先頭番地と
    して順に格納していることを特徴とするデータ処理方
    法。
15. 【請求項１５】 請求項１１記載のデータ処理方法にお
    いて、 前記ＡＣＳ演算工程は、 前記２個の更新前パスメトリックのうちの一方とブラン
    チメトリックとを加算する第１の加算処理と、 前記２個の更新前パスメトリックのうちの他方とブラン
    チメトリックとを加算する第２の加算処理と、 前記第１の加算処理による加算結果データと前記第２の
    加算処理による加算結果データとの大小を比較する比較
    処理と、 前記比較処理による比較結果に基づいて、前記第１の加
    算処理による加算結果データ及び前記第２の加算処理に
    よる加算結果データのいずれかを更新後パスメトリック
    として選択する選択処理とを備えていることを特徴とす
    るデータ処理方法。
16. 【請求項１６】 ビタビ復号においてパスメトリックの
    更新を行うデータ処理方法であって、 更新前パスメトリックを格納するパスメトリック格納手
    段から、一の更新後パスメトリックを求めるために必要
    な２個の更新前パスメトリックを読み出すパスメトリッ
    ク読み出し工程と、 前記パスメトリック読み出し工程において読み出した２
    個の更新前パスメトリックを基にしてＡＣＳ演算を行う
    ことで、第１の更新後パスメトリックを求める第１のＡ
    ＣＳ演算工程と、 前記パスメトリック読み出し工程において読み出した２
    個の更新前パスメトリックを基にしてＡＣＳ演算を行う
    ことで、第２の更新後パスメトリックを求める第２のＡ
    ＣＳ演算工程とを備えていることを特徴とするデータ処
    理方法。
17. 【請求項１７】 請求項１６記載のデータ処理方法にお
    いて、 前記第１のＡＣＳ演算工程は、 前記２個の更新前パスメトリックのうちの一方と第１の
    ブランチメトリックとを加算すると共に、前記２個の更
    新前パスメトリックのうちの他方と第２のブランチメト
    リックとを加算する工程を備えており、 前記第２のＡＣＳ演算工程は、 前記一方の更新前パスメトリックと前記第２のブランチ
    メトリックとを加算すると共に、前記他方の更新前パス
    メトリックと前記第１のブランチメトリックとを加算す
    る工程を備えていることを特徴とするデータ処理方法。
18. 【請求項１８】 無線通信を中継する基地局装置であっ
    て、 受信データを復号処理するＤＳＰを備えており、 前記ＤＳＰは、請求項１または８記載のデータ処理装置
    を有し、このデータ処理装置を用いて、復号処理のため
    のビタビ復号を行うものである。ことを特徴とする基地
    局装置。