WO1999000905A1

WO1999000905A1 - Processeur et procede de traitement

Info

Publication number: WO1999000905A1
Application number: PCT/JP1998/002909
Authority: WO
Inventors: Ryutaro Yamanaka; Hidetoshi Suzuki; Hideyuki Kabuo; Minoru Okamoto; Mark Kevin Stone
Original assignee: Matsushita Electric Industrial Co., Ltd.
Priority date: 1997-06-30
Filing date: 1998-06-29
Publication date: 1999-01-07
Also published as: US6330684B1; EP0923197B1; CN101018103A; US7325184B2; JP3338374B2; US6735714B2; US20030066022A1; CN1516381A; US20050163233A1; DE69827915T2; CN100512075C; CN1118140C; US6477661B2; DE69827915D1; US20020016946A1; US7139968B2; US20080072129A1; CN1231083A; EP0923197A1; CN101018103B

Description

明細書演算処理装置及び演算処理方法技術分野

本発明は、移動通信機器などに組み込まれ、特にビタビ復号の A C S (加算、比較、選択）演算を行う演算処理装置に関する。背景技術

移動無線通信回線におけるデータ通信では、ビット誤りが頻繁に発生するため、誤り訂正処理を行う必要がある。誤り訂正の手法の中には、入力ビットから生成された畳み込み符号を受信側でビタビ復号法により復号する方法がある。この誤り訂正処理には、ディジタル信号処理プロセッサ（以下、「D S P」という）が使用される。

ビタビ復号は、加算 ·比較 ·選択という単純な処理の繰り返しと、最終的にデータを復号するトレースバック操作とで畳み込み符号の最尤復号を実現する。以下、ビタビ復号の処理を簡単に説明する。畳み込み符号は、入力ビットとそれに先行する一定数のビッ卜との m o d 2加算により生成され、入力ビット 1ビッ卜に対応して複数の符号化データが生成される。この符号化データに影響を与える入力情報ビット数のことを拘束長（K) といい、その数は m o d 2 加算に用いられるシフトレジス夕の段数に等しい。

符号化データは、入力ビットと、先行する（K一 1 ) 個の入力ビットの状態とで決まり、新たな情報ビットが入力すると新たな状態に遷移する。符号化デ一夕が遷移する状態は、新たな入力ビッ卜が 0であるか 1であるかによって決まる。（K一 1 ) 個のビットのそれぞれが 1、 0をとりうるから、符号化デ一夕が遷移する状態の数は、 2 ^{(κ _ 1 )} となる。ビタビ復号では、受信した符号化データ系列を観測し、取り得るすべての状態遷移の中から、最も確からしい状態を推定する。そのため、情報ビット 1ビットに対応する符号化データ（受信データ系列）を得るごとに、その時点での各状態へのパスの信号間距離（メトリック）を計算し、同一状態に達するパスのうち、メトリックの少ない方を生き残りパスとして残す操作を順次繰り返す。図 1の状態遷移図に示すように、拘束長 Kの畳み込み符号器において、ある時点における状態 S [2 n] (nは正整数）に対し、 1つ前の時点の状態 S [n] 及び S [n + 2 ^(κ— ²⁾ ] から状態遷移を表す 2本のパスが延びる。例えば、 Κ=3の場合でいえば、 η= 1のとき、 S [2] すなわち S 10の状態（先行する 2ビット力 S 「1」「0」の順に入力した状態）に対して、 S [1] すなわち S O 1の状態、および S [3] すなわち S 1 1の状態からの遷移が可能であり、また、 n=2のとき、 S [4] すなわち S O 0の状態（下位 2ビットの表す状態）に対して、 S [2] すなわち S 10の状態、および S [4] すなわち S 00の状態からの遷移が可能である。

パスメトリック aは、状態 S [2 n] に入力するパスの出力シンボルと受信データ系列との信号間距離（ブランチメトリック） Xと、 1つ前の時点の状態 S [n] までの生き残りパスのブランチメトリックの総和であるパスメトリツク Aとの和である。同様にパスメトリック bは、状態 S [2 n] に入力するパスの出力シンボルと受信デ一夕系列との距離（ブランチメトリック） yと、 1 つ前の時点の状態 S [n + 2 ^(κ— ²⁾ ] までの生き残りパスのブランチメトリックの総和であるパスメトリック Βとの和である。ビタビ復号では、、状態 S [2 η] に入力するパスメトリック a， bを比較し、小さい方のパスを生き残りパスとして選択する。

ビタビ復号では、このように、パスメトリックを求めるための加算、パスメトリックの比較、パスの選択の各処理を、各時点で 2 ^(K— 個の状態に対して実行する。更に、パスの選択において、どちらのパスを選択したかという履歴をパスセレクト信号 P S [ i ] 、 [ i = 0〜2 (^κ— ^υ — 1 ] として残しておく。

このとき、選ばれたパスの 1つ前の状態の添え字（例えば η) 力選ばれなかった他方のパスの 1つ前の状態の添え字（η + 2 ^(κ— ²⁾ ) よりも小さければ、 PS Π] = 0とし、大きければ、 PS [ i] =1とする。

図 1の場合、 nく（n + 2 ^(κ_2) ) であるから、 a〉bの時は状態 S [n + 2 ^(κ_2) ] が選択されて P S [S 2 η] = 1となり、 a≤bの時は状態 S [n] が選択されて PS [S 2 n] =0となる。

そして、ビタビ復号では、パスセレクト信号を基に、最終的に生き残ったパスをさかのぼりながらデータを復号していく。

従来のビタビ復号用の演算処理装置について、汎用の演算処理装置である T MS 320 C 54 x (TEXAS INSTRUMENTS 社製、以下、「C 54 x」という）を例に挙げて説明する。 GSMセルラー無線システムでは、以下に示す式（1) が畳み込み符号として使用されている。

G 1 (D) = 1 +D 3 +D 4

G 2 (D) = 1 +D + D 3+D4 (1) この畳み込み符号は、図 2に示すバタフライ構造のトレリス線図で表される。このトレリス線図は、ある状態から別の状態への畳み込み符号の遷移する様子を表している。今、拘束長 Kが 5であるとすると、 2 ^(κ_1) = 16個の状態、または、 8個のバタフライ構造が各シンボル間ごとに存在することになり、それぞれの状態には 2つのブランチが入力され、 A C S演算により新しいパスメトリックが決定される。

ブランチメトリックを以下に示す式（2) で定義する。

M=SD(2* i)* B(J， 0) + SD(2* i + l)* B(J， 1) (2) ここで、 SD (2* i ) は軟判定入力を表すシンボルメトリックの 1番目のシンボルであり、 SD (2* i + 1 ) はシンボルメトリックの 2番目のシンポルである。 B (J, 0) 及び B (J, 1) は、図 3に示す畳み込み符号器により生成される符号と一致する。

C 54 Xでは、演算論理装置（Arithmetic Logic Unit：以下「ALU」という）をデュアル 16ビットモ一ドにセッ卜することによってバタフライ構造を高速に処理する。新しいパスメトリック（J) の決定には、 DADST命令で、 2* Jと 2* J + 1の 2個のパスメトリックとブランチメトリック（Mと — M)を並列に演算し、 CMP S命令で比較を行う。新しいパスメトリック（J + 8) の決定には、 D SAD T命令で、 2個のパスメトリックとブランチメトリック（Mと一 M) を並列に演算する。演算結果はそれぞれ倍精度アキュムレ —夕の上位と下位に格納される。 CMP S命令で新しいパスメトリックが決定される。

CMPS命令は、アキュムレータの上位と下位を比較し、これらのうち大きい方の値をメモリに格納する。また、比較を行うたびに、 16ピットのトランディション，レジス夕（TRN) にどちらが選択されたかを書き込む。 TRN に書き込まれた内容は、各シンボル処理が終わるたびにメモリに格納される。メモリに格納される情報は、トレースバックの過程で最適なパスを探索するのに使われる。図 4にビタビ復号のバタフライ演算のマクロプログラムを示す。ブランチメトリックの値は、マクロが呼び出される前に Tレジス夕に格納する。図 5にパスメトリックのメモリマッピング例を示す。

1つのシンポル区間で、 8個のバタフライ演算が実行され、 16個の新しい状態が求められる。この一連の処理を数シンボル区間にわたって繰り返し計算し、処理が終了すると、次にトレースバックを行い、 16通りのパスから最適パスを探索することにより、復号ビット系列が求められる。

以上が、汎用の DSPである C 54 Xの ACS演算の機構であり、図 4のマクロプログラム例から、 C 54xでは、 2個のパスメトリックの更新を 4マシンサイクルで実現している。今後、音声通信に比べ低いビット誤り率の高伝送品質が要求される非音声通信の需要の増加が見込まれている。低いビッ卜誤り率を達成する手段として、ビタビ復号の拘束長 Kを大きくする手段がある。

しかし、拘束長が 1つ大きくなると、パスメトリックの数（状態数）が 2倍になるため、 DSPによるビタビ復号における演算量が 2倍になる。また、一般的に非音声通信は音声通信に比べ情報量が多く、情報量が増加すれば AC S 演算を含むビタビ復号における演算量も増加する。 DS Pによる演算量が増加すると、携帯端末のバッテリーを長時間持続させることが困難となる。

また、近年、携帯端末の小型化 ·軽量化 ·低価格化を目的として、専用 L S Iで処理していた領域も DS P処理による 1チップ化が計られている。

しかし、 DS Pの演算量が増加すれば、既存の DSPの処理能力を超えてしまい、 DS Pによる 1チップ化が不可能となる。

さらに、演算量を増加させるために DSPを高機能化させると、 DSP自身のコストアップを招き、結果携帯端末の低価格化が実現できなくなる。発明の開示

本発明の第 1目的は、少ないハードウェアの投資で、 DSPによるビ夕ビ復号の ACS演算を効率的に処理する演算処理装置を提供することである。この目的は、それぞれ 2組の比較部、加算部及び比較結果を格納する記憶部を演算処理装置に配置し、 ACS演算を並列に実行することによって達成される。図面の簡単な説明

図 1は、ビ夕ビ復号における畳み込み符号器の状態遷移のパスを示すトレリス線図、

図 2は、トレリス線図のバタフライ構造を示す模式図、図 3は、畳み込み符号器による生成符号例を示す模式図、図 4は、チャネル 'コーディング（Channel Coding) 向けビ夕ビ演算例を示すプログラム図、

図 5は、ポインタ制御とパスメトリックの格納例を示す模式図、

図 6は、本発明の実施の形態 1における演算処理装置の構成を示すプロック図、

図 7は、符号化率 1 / 2の畳み込み符号器の例を示すプロック図、図 8は、拘束長 K= 4のバタフライ構造を示す模式図、

図 9は、本発明の実施の形態 2における演算処理装置の構成を示すプロック図、

図 1 0は、本発明の実施の形態 2における演算処理装置のパイプライン動作を説明するタイミング図、

図 1 1は、本発明の実施の形態 2における R AMのメモリアクセスの動作例を示す模式図、

図 1 2は、本発明の実施の形態 3における演算処理装置の構成を示すブロック図、

図 1 3は、本発明の実施の形態 3におけるデュアルポート R AMのメモリアクセスの動作例を示す模式図、

図 1 4は、本発明の実施の形態 4における演算処理装置の構成を示すプロック図、

図 1 5は、本発明の実施の形態 4における演算処理装置のパイプライン動作を説明するタイミング図、

図 1 6は、本発明の実施の形態 5における演算処理装置の構成を示すブロック図、

図 1 7は、本発明の実施の形態 6における演算処理装置の A C S演算結果を示す図、図 1 8は、本発明の実施の形態 6における演算処理装置の構成を示すブロック図、

図 1 9は、本発明の実施の形態 7における演算処理装置の構成を示すブロック図、

図 2 0は、本発明の実施の形態 8における演算処理装置の構成を示すブロック図、

図 2 1は、本発明の実施の形態 8における 4 ： 2 C OM P R E S S O Rの入出力図、

図 2 2は、本発明の実施の形態 9における演算処理装置の構成を示すブロック図、

図 2 3は、倍精度 AUのキャリー制御を示す図、

図 2 4は、本発明の実施の形態 1 0における演算処理装置の構成を示すプロック図、

図 2 5は、本発明の実施の形態 1 1における演算処理装置の構成を示すプロック図、

図 2 6は、本発明の実施の形態 1 2における移動局装置の構成を示すブロック図、

図 2 7は、本発明の実施の形態 1 3における移動局装置の構成を示すブロック図、

図 2 8は、本発明の実施の形態 1 4における基地局装置の構成を示すブロック図、及び、

図 2 9は、本発明の実施の形態 1 5における基地局装置の構成を示すブロック図である。発明を実施するための最良の形態

以下、本発明の実施の形態について、図面を用いて説明する。 (実施の形態 1 )

図 6は、実施の形態 1における演算処理装置の構成を示すブロック図である。図 6において、パスメトリック記憶部 1はパスメトリックを格納し、バス 2を介してデータの供給や演算結果の転送を行う。ブランチメトリック記億部 3はブランチメトリックを格納し、バス 4を介してデータの供給を行う。

比較部 5および比較部 9はパスメトリツク記憶部 1およびブランチメトリック記憶部 3からそれぞれバス 2およびバス 4を介して入力したデ一夕の比較を行う。

加算部 6および加算部 1 0はパスメトリック記憶部 1およびブランチメトリック記憶部 3からそれぞれバス 2およびバス 4を介して読み出されたデ一夕の加算を行う。

比較結果記憶部 7は比較部 5の比較結果を格納し、比較結果記憶部 1 1は比較部 9の比較結果を格納する。そして、比較結果記憶部 7および比較結果記憶部 1 1は、バス 2を介してパスメトリック記憶部 1に比較結果を転送する。選択部 8は加算部 6の加算結果を入力し、比較部 5の比較結果に基づいて出力を決定し、選択部 1 2は加算部 1 0の加算結果を入力し、比較部 9の比較結果に基づいて出力を決定する。そして、選択部 8および 1 2は選択結果はバス 1 3を介して決定した出力をパスメトリック記憶部 1に転送する。

次に、実施の形態 1における演算処理装置の A C S演算処理について、図面を参照して説明する。以下の説明において復号処理されるデ一夕は、図 7に示す拘束長 K= 4、符号化率 1 / 2の畳み込み符号器にて符号化されたものとする。また、パスメトリックとブランチメトリックのデータの型は、いずれも単精度データとする。そして、便宜上、倍精度データを（X, Υ) としたとき、倍精度デー夕の上位側を Xとし、倍精度デー夕の下位側を Υとする。

4個のブランチメトリックをそれぞれ B M 0， Β Μ 1 , Β Μ 2 , Β Μ 3とする。これらのブランチメトリックを用いて状態（ State ) の遷移を図示すると、図 8に示すバタフライ構造になる。

ここで旧ステート（ Old State ) のノード N 0とノード N 1に着目する。ノード NOとノード N 1の遷移先はノード N' 0とノード N' 4である。

そして、ノード NOからノード N' 0に遷移するときのブランチメトリックは BM0、ノード N 1からノード N' 0に遷移するときのブランチメトリックは BM1、ノード NOからノード N' 4遷移にするときのブランチメトリックは BM1、ノード N 1からノード N' 4遷移するときのブランチメトリックは BM0である。

このように、ノード NOのパスメトリック Ρλ40、ノード N1のパスメ卜リック PM1にそれぞれブランチメトリック BM0、 BM1を交換して加算することで、ノード N' 0のパスメトリック PM' 0、ノード N' 4のパスメトリック PM' 4になる。

そして、この関係は、他のノードのペア（図 8におけるノード Ν 2とノード Ν3のペア、ノード Ν 4とノード Ν 5のペア、ノード Ν 6とノード Ν 7のペア）に関しても成り立つ。

本発明者は、この関係に着目して、 AC S演算を並列処理することで同時に 2個のパスメトリックを更新することができ、演算処理時間を短縮できることを見出し、本発明をするに至った。

以下、前半のノード N' 0からノード N' 3の AC S演算を比較部 5、加算部 6、比較結果記憶部 7及び選択部 8で行い、これと並列して、後半のノード N' 4からノード N' 7の ACS演算を比較部 9、加算部 10、比較結果記憶部 1 1及び選択部 1 2で行うものとし、ノード NOとノード N 1からノード N' 0とノード N' 4への ACS演算に関して詳細に説明する。

まず、パスメトリック記憶部 1力ら 2個のパスメトリック（ P M 1， PM0) が、バス 2に出力され、一方ブランチメトリック記憶部 3から 2個のブランチメトリック（BM1， BM0) が、バス 4に出力される。比較部 5は、バス 2から 2個のパスメトリック（PM1， PM0) を入力し、バス 4から 2個のブランチメトリック（BM1, BM0) を入力し、 PM1 + BM 1— PM0— BM0を計算する。

一方、加算部 6は、バス 2から 2個のパスメトリック（PM1, PM0) を入力し、バス 4から 2個のブランチメトリック（BM1, BM0) を入力し、 PM 1 +BM 1と PMO +BM0を計算し、選択部 8に（PM1 +BM1, P M0+BM0) として出力する。

選択部 8は、比較部 5の比較結果 P Ml + B M 1一 PMO— BM0の符号ビットである最上位ビット（Most Significant Bit：以下、「M S B」という）を入力し、バス 13に上位 PM 1 +BM 1を出力する力、下位 PM0+BM0 を出力するかを MSBの値により選択する。

すなわち、以下に示す式（3) が成立する場合、 MSBは 0となり、選択部 8は下位 PMO +BM0を PM' 0としてバス 13に出力する。逆に、式（3) が成立しない場合、 MS Bは 1となり、選択部 8は上位 PM 1 +BM 1を PM' 0としてバス 13に出力する。

PM1 +BM1≥PM0+BM0 (3) また、比較部 5の比較結果である M S Bは同時に比較結果記憶部 7に格納される。

比較部 9は、バス 2から 2個のパスメトリック（PM1， PM0) を入力し、バス 4から 2個のブランチメトリック（BM1， BM0) を入力し、 PM1 + BM0— PM0—BM1を計算する。

一方、加算部 10は、バス 2から 2個のパスメトリック（PM1， PMO) を入力し、バス 4から 2個のブランチメトリック（BM1， BM0) を入力し、 PM 1 +BM0と PMO +BM 1を計算し、選択部 12に（PM1 +BM0, PM0+BM1) として出力する。

選択部 12は、比較部 9の比較結果 PM 1 +BM0— PM0— BM 1の MS Bを入力し、 MS Bの値により上位 PM 1 +BM0を出力するか、下位 PM0 + BM 1を出力するかを選択する。

すなわち、以下に示す式（4) が成立する場合、 MSBは 0となり、選択部 12は下位 PM0+BM1を PM' 4としてバス 13に出力する。逆に、式（ 4) が成立しない場合、 MSBは 1となり、選択部 12は上位 PM1 +BM0を P M' 4としてバス 13に出力する。

PM 1 +BM0≥PM0 +BM 1 (4) また、比較部 9の比較結果である MSBは同時に比較結果記憶部 1 1に格納される。

以上の処理を他のノードのペアに関しても同様に行うことで、 DSPによるビ夕ビ復号の AC S演算を並列に実行することができ、比較的少ない処理量で高速に演算処理を行うことができる。

なお、上記において、拘束長 K=4、符号化率 1Z2の場合について説明が、拘束長と符号化率の値が他の値であっても、上記関係は成り立つ為、それに応じた変更を適宜施すことによって同様の効果を得ることができる。

(実施の形態 2)

図 9は、実施の形態 2における演算処理装置の構成を示すブロック図である。なお、図 9に示す演算処理装置において、図 6に示す演算処理装置と同一部分については、同一符号を付し説明を省略する。

図 9に示す演算処理装置は、パスメトリックを格納する記憶部を 4バンクからなる RAM 14で構成する。

図 9に示す演算処理装置は、図 10に示すパイプライン構造の演算処理に適している。

例えば、命令 1において、 n+ 1サイクル目の演算実行ステージで AC S演算を実行するためには、予め nサイクル目のメモリアクセス 'ステージで読み出すパスメトリックのアドレスを RAMI 4に供給する必要がある。 RAMI 4力偶数番地と奇数番地を連続して読み出すことができる倍精度読み出し可能な RAMであるとすると、以下の（a) 、 (b) の条件を満たす場合、偶数ァドレスを指定するだけで演算に使用する 2つのパスメトリックを読み出すことができる。

(a) 1ステートのパスメトリックが偶数番地、奇数番地の順に連続した番地に格納されている。

(b) 1ステートのパスメトリックを前半と後半に分け、それぞれが、別々のバンクに格納されている。

例えば、 RAM 14のバンク 0に旧ステートの前半のパスメトリック（図 8 における PMO, PM1， PM2, PM3) が格納されており、バンク 1に旧ステートの後半のパスメトリック（図 8における PM4, P M 5 , PM6, P M7) が格納されているとき、 1サイクルの AC S演算実行で 2個のパスメトリックが生成され、それらがバス 13を介してそれぞれバンク 2、バンク 3に格納される。このとき、倍精度デ一夕はバス 13から転送され、バンク 2にノ —ド N' 0からノード N' 3のパスメトリックが格納され、バンク 3にノード N' からノード N' 7のパスメトリックが格納される。

図 1 1は、図 8に対応した RAM 14のメモリアクセスの動作例を示す模式図である。

1ステートの AC S演算が終了すると、次ステ一トでは旧ステートのパスメトリックとしてバンク 2およびバンク 3から読み出しを行い、新ステートのパスメトリックはバンク 0とバンク 1に格納する。

このように、パスメトリックを格納する記憶部として 4バンクからなる RA M 14を用い、 1ステ一卜の A C S演算が終了するごとにパスメトリックを読み出すバンクのペアと格納するバンクのペアを切り替えることにより、 DS P によるビタビ復号の AC S演算を並列に実行することができる。

なお、上記説明において、バンク 0とバンク 1、及び、バンク 2とバンク 3 をペアとなるバンクとしたが、その他の組み合わせを用いてもメモリアクセスステージで供給するアドレスと格納するときのアドレスを変更するだけで同様に実施可能である。また、実施の形態 2では、 RAM 14を 4つのバンクで構成したが、バンク数は 4つ以上であれば同様に実施可能である。

(実施の形態 3)

図 12は、実施の形態 3における演算処理装置の構成を示すブロック図である。なお、図 12に示す演算処理装置において、図 6に示す演算処理装置と同一部分については、同一符号を付し説明を省略する。

図 12に示す演算処理装置は、パスメトリックを格納する記憶部を 3バンクからなるデュアルポート RAM 1 5で構成する。

図 12に示す演算処理装置は、図 10に示すパイプライン構造の演算処理に適している。

図 12に示す演算処理装置は、パスメトリックを格納する記憶部がデュアルポート RAMI 5であるから、 1回の命令で同一バンクへのリードとライ卜の指定ができる。例えば、命令 1において n+ 1サイクル目の演算実行ステージで AC S演算を実行するために、 nサイクル目のメモリアクセス ·ステージで読み出すパスメトリックのアドレスと、書き込むパスメトリックのアドレスをデュアルポート RAMI 5に供給する。これにより、 n+ 1サイクル目で、デュアルポート RAMI 5から偶数番地と奇数番地を連続して読み出し、 ACS 演算を行い、さらに同じバンクに 1個のパスメトリックを書き込むことができる。

本実施の形態 3の演算処理装置は、以下の（a) 、 (b) の条件を満たす場合、偶数ァドレスを指定するだけで演算に使用する 2つのパスメトリックを読み出すことができる。

(a) 1ステートのパスメトリックが偶数番地、奇数番地の順に連続した番地に格納されている。 (b) 1ステートのパスメトリックを前半と後半に分け、それぞれが別々のバンクに格納されている。

例えば、デュアルポート RAMI 5のバンク 0に旧ステートの前半のパスメトリック（図 8における PM0， PM 1 , PM2, PM3) が格納され、バンク 1に旧ステートの後半のパスメトリック（図 8における PM4, PM5, P M6, PM7) が格納されているとき、 1サイクルの AC S演算実行で 2個のパスメトリックが生成され、それらがバス 13を介してそれぞれバンク 0、バンク 2に格納される。このとき、バス 13は倍精度デ一夕を転送することになり、バンク 0にノード N' 0からノード N' 3のパスメトリックが格納され、バンク 2にノード N' 4からノード N' 7のパスメトリックが格納される。図 13は、図 8に対応したデュアルポート RAM 15のメモリアクセスの動作例を示す模式図である。

図 12に示す演算処理装置は、 1ステートの ACS演算が終了すると、バンク 1とバンク 2の切り替えのみ行い、バンク 0に関しては切り替えなくても、 DS Pによるビタビ復号の AC S演算を並列に実行することができる。

なお、実施の形態 3では、デュアルポート RAMI 5を 3つのバンクで構成したが、バンク数は 3つ以上であれば同様に実施可能である。

(実施の形態 4)

図 14は、実施の形態 4における演算処理装置の構成を示すプロック図である。なお、図 14に示す演算処理装置において、図 6に示す演算処理装置と同一部分については、同一符号を付し説明を省略する。

図 14に示す演算処理装置は、バス 2からデータを入力し、比較部 5、比較部 9、加算部 6及び加算部 10にデータを出力する入力レジス夕 16及び入力レジス夕 17を具備する。

図 14に示す演算処理装置は、図 15に示すパイプライン構造の演算処理に適している。例えば、命令 1において n + 2サイクル目の演算実行ステージで AC S演算を実行する場合、予め nサイクル目のメモリアクセス ·ステージで読み出すパスメトリックのァドレスを RAM 14に供給し、 n + 1サイクル目のデ一夕転送ステージで RAM 14から出力されたデータをバス 2を介して入力レジス夕 16及び入力レジスタ 17にラッチする。

図 15に示すパイプラインは、図 10に示したパイプラインのステージにデ一夕転送の 1ステージを演算実行ステージの前に挿入している。すなわち、演算実行ステージの始まりの時点で、 RAM 14から出力されたデ一夕は、各演算器（比較部 5、比較部 9、加算部 6及び加算部 10) 手前の入力レジス夕で確定しているため、 RAM 14からのデータ転送に要する時間を省くことがでさる。

したがって、本実施の形態によれば、比較的高速に DSPによるビタビ復号の AC S演算を並列に実行することが可能となる。なお、パスメトリックを格納する記憶部としてデュアルポート RAMを用いても同様に実施可能である。

(実施の形態 5)

図 16は、実施の形態 5における演算処理装置の構成を示すブロック図である。なお、図 16に示す演算処理装置において、図 14に示す演算処理装置と同一部分については、同一符号を付し説明を省略する。

図 16に示す演算処理装置は、図 14の演算処理装置と比較して、ブランチメトリック記憶部 3から入力したデータをそのまま出力したり、上位と下位を入れ替えて出力するスワップ回路 18が追加される。

図 16に示す演算処理装置は、図 15に示すパイプライン構造の演算処理に適している。

スヮップ回路 18は、例えば、ブランチメトリック記憶部 3から { B M 1 , BM0} の形式で倍精度データとして入力した場合、 2つのブランチメトリツクの値を、そのまま {BM1， BM0 } として出力するか、上位と下位をスヮップして {BM0， BM 1 } として出力するかを、命令などにより切り替える機能を有する。

以下、拘束長 K=4、符号化率 1/2とし、図 7に示す畳み込み符号器と、図 8に示すバタフライ構造のパスメトリックの遷移状態を用いて、スワップ回路 18の動作を説明する。

図 17に示すように、旧ステート（ Old State ) のノード NOとノード N 1から、ノード N' 0およびノード N' 4に遷移する時の AC S演算と、旧ステート（Old State ) のノード N6とノード N7から、ノード N' 3およびノード N' 7に遷移する時の ACS演算とを比較すると、両 ACS演算では共通のブランチメトリック BM0と BM 1を用い、かつ、 BM0と BM1がスヮップした関係になっている。

ノード NOとノード N 1からノード N' 0への AC S演算とノード N 6とノード N 7からノード N' 3への ACS演算は比較部 5と加算部 6で行われる。一方、ノード NOとノ一ド N1からノード N， 4への AC S演算とノード N 6 とノード N 7からノード N' 7への ACS演算は、比較部 9と加算部 10で行われる。

そのため、ブランチメトリック記憶部 3に {BM0， BM1} と {BM1, BM0 } の両形態で格納すると冗長なハードウェア資源となる。，

スワップ回路 18は、このような冗長性を解決するもので、例えば、ブランチメトリック記憶部 3に {BM0， BM 1 } の形態だけを格納しておき、スヮップ回路 18に {BM0, BM 1 } を入力し、命令等により、 {BM0, BM 1} 、又は、 {BM1， BM0 } を切り替え出力させることにより、ブランチメトリック記憶部 3の冗長性を省くことができる。

なお、本実施の形態では、拘束長 K=4、符号化率 1 2で、旧ステートのノード Ν0、ノード N l、ノード N6、ノード N 7を用いて説明を行ったが、ノード N2、ノード N3、ノード N4、ノード N 5でも上記関係が成り立ち、さらに、上記以外の拘束長 Kと符号化率の組み合わせでも成り立つため、同様に実施可能である。また、パスメトリックを格納する記憶部としてデュアルポート R AMを用いても同様に実施可能である。

(実施の形態 6 )

図 1 8は、実施の形態 6における演算処理装置の構成を示すブロック図である。なお、図 1 8に示す演算処理装置において、図 1 6に示す演算処理装置と同一部分については、同一符号を付し説明を省略する。

図 1 8に示す演算処理装置は、図 1 6の演算処理装置と比較して、比較部 5 を加算器 1 9、加算器 2 0及び比較器 2 1で構成し、加算部 6を加算器 2 2及び加算器 2 3で構成する。また、比較部 9を加算器 2 4、加算器 2 5及び比較器 2 6で構成し、加算部 1 0を加算器 2 7及び加算器 2 8で構成する。

図 1 8において、加算器 1 9及び加算器 2 0は、バス 4と入力レジス夕 1 6 からデ一夕を入力して加算する。比較器 2 1は、加算器 1 9及び加算器 2 0から加算結果を入力して比較し、比較結果を比較結果記憶部 7及び選択部 8に出力する。加算器 2 2および 2 3は、バス 4と入力レジス夕 1 6からデ一夕を入力して加算し、加算結果を選択部 8に出力する。

加算器 2 4及び加算器 2 5は、バス 4と入力レジスタ 1 7からデータを入力し加算する。比較器 2 6は、加算器 2 4及び加算器 2 5から加算結果を入力して比較し、比較結果を比較結果記憶部 1 1及び選択部 1 2に出力する。加算器 2 7および加算器 2 8は、バス 4と入力レジス夕 1 7からデ一夕を入力して加算し、加算結果を選択部 1 2に出力する。

図 1 8に示す演算処理装置は、図 1 5に示すパイプライン構造の演算処理に適している。

次に、実施の形態 6における A C S演算の動作を説明する。拘束長 K = 4、符号化率 1 2として、図 7に示す畳み込み符号器と、図 8に示すバタフライ構造と、図 1 7に示す A C S演算結果を用いて説明する。図 18に示すように、入力レジス夕 16、 17から 2つのパスメトリックが {A, B} として出力され、スワップ回路 18から 2つのブランチメトリックが {C, D} として出力されると、加算器 19は、パスメトリック {A} とブランチメトリック {C} を入力し加算結果 {A+C} を出力し、加算器 20では、パスメトリック {B} とブランチメトリック {D} を入力し、加算結果 {B + D} を出力する。比較器 21は、加算器 19の加算結果 {A + C} と加算器 20の加算結果 {B+D} とを入力し、 {A+C— (B+D) } の比較を行い、比較結果の MSBを出力する。加算器 22は、パスメトリック {A} とブランチメトリック {C} を入力し加算結果 {A + C} を出力し、加算器 23は、パスメトリック {B} とブランチメトリック {D} を入力し、加算結果 {B + D} を出力する。

一方、加算器 24は、パスメトリック {A} とブランチメトリック {D} を入力し、加算結果 {A + D} を出力し、加算器 25は、パスメトリック {B} とブランチメトリック {C} を入力し、加算結果 {B + C} を出力する。比較器 26は、加算器 24の加算結果 { A + D} と加算器 25の加算結果 { B + C } とを入力し、 {A + D— (B + C) } の比較を行い、比較結果の MSBを出力する。加算器 27は、パスメトリック {A} とブランチメトリック {D} を入力し、加算結果 {A + D} を出力し、加算器 28は、パスメトリック {B} とブランチメトリック {C} を入力し、加算結果 {B + C} を出力する。

以上の構成および動作により、入力レジス夕 16および入力レジス夕 17の 2つのパスメトリック {A, B} = ίΡΜΙ, PM0 } とし、スワップ回路 1 8の出力 {C, D} = {BM1， BM0 } とすると、図 17に示す旧ステート (OldState ) のノード NOとノード Ν 1から、ノード N' 0およびノード N' 4に遷移する時の ACS演算が実現できる。

また、入力レジス夕 16および入力レジス夕 17の 2つのパスメトリック {A , B} = {PM1, PM0 } とし、スワップ回路 18の出力 {C， D} = {B MO, BM 1 } とすると、図 17に示す旧ステート（Old State ) のノード N 0とノード N1から、ノード N' 0およびノード N' 4に遷移する時の ACS 演算が実現できる。

したがって、実施の形態 6によれば、 2つのパスメトリックの更新が D S P によるパイプライン動作により 1マシンサイクルで実現できる。なお、本実施の形態では、拘束長 K=4、符号化率 1Z2で、旧ステートのノード NO、ノード Nl、ノード N6、ノード N 7を用いて説明を行ったが、ノード N2、ノード N3、ノード N4、ノード N 5でも上記関係が成り立ち、さらに上記以外の拘束長 Kと符号化率の組み合わせでも成り立つため、同様に実施可能である。また、パスメトリックを格納する記憶部としてデュアルポート RAMを用いても同様に実施可能である。

(実施の形態 7)

図 19は、実施の形態 7における演算処理装置の構成を示すブロック図である。なお、図 19に示す演算処理装置において、図 18に示す演算処理装置と同一部分については、図 18と同一符号を付し説明を省略する。

図 19に示す演算処理装置は、図 18の演算処理装置と比較して、比較器 2 1の代りに演算論理装置（Arithmetic Logic Unit：以下「ALU」という） 29を用いる。そして、入力レジスタ 30、入力レジス夕 31、バス 32、ノ' ス 33、バス 37、バス 38、セレクタ 34及び 35を具備する。

図 19において、入力レジスタ 30は、 RAM 14からバス 37を介してデ一夕を入力し、入力レジスタ 31は、 RAM 14からバス 38を介してデ一夕を入力する。バス 32およびバス 33は、レジス夕ファイル 36からデータを入力する。セレクタ 34は、バス 32、加算器 19及び入力レジス夕 30から入力したデータの出力を選択し、セレクタ 35は、バス 33、加算器 20及び入力レジスタ 31から入力したデータの出力を選択する。 ALU 29は、セレクタ 34および 35からデータを入力して算術論理演算を行い、バス 13に算術論理演算結果を出力し、算術論理演算結果の MS Bを比較結果記憶部 7及び選択部 8に出力する。

図 19に示す演算処理装置は、図 15に示すパイプライン構造の演算処理に適している。

ALU 29が ACS演算を行う場合、セレクタ 34は加算器 19の出力を選択して ALU 29に入力し、セレクタ 35は加算器 20の出力を選択して A L U29に入力する。そして、 ALU29は、入力した 2つのデータを減算し、減算結果の M S Bを比較結果記憶部 7及び選択部 8に出力する。

また、 ALU29がレジス夕—レジス夕間の算術論理演算を行う場合、セレクタ 34及びセレクタ 35がそれぞれバス 32及びバス 33を選択し、レジス夕ファイル 36からバス 32及びバス 33に出力されたデータを ALU 29に入力する。

また、 ALU29がレジス夕—メモリ間の算術論理演算を行う場合、セレク夕 34及びセレク夕 35がそれぞれバス 32及び入力レジス夕 31を選択し、レジス夕ファイル 36からバス 32に出力されたデータ、及び、 RA 114からバス 38を介して入力レジス夕 31に出力されたデータを ALU 29に入力する。

逆に、 ALU29がメモリ—レジス夕間の算術論理演算を行う場合、セレク夕 34及びセレクタ 35力 ^それぞれ入力レジスタ 30及びバス 33を選択し、 RAMI 4からバス 37を介して入力レジス夕 30出力されたデータ及びレジス夕ファイル 36からバス 33に出力されたデータを ALU29に入力する。また、 ALU29がメモリ—メモリ間の算術論理演算を行う場合、セレクタ 34及びセレクタ 35がそれぞれ入力レジス夕 30及び入力レジス夕 31を選択し、 RAM 14からバス 37およびバス 38を介して入力レジス夕 30および入力レジス夕 31に入力されたデータを ALU29に入力する。

このように、実施の形態 7によれば、演算処理装置を LS I化する場合、 A P T/JP9

21

C S演算を行う比較器の一方を A L Uと兼用することにより、チップ面積を削減してコストを低減することができる。なお、パスメトリックを格納する手段としてデュアルポート RAMを用いても同様に実施可能である。

(実施の形態 8)

図 20は、実施の形態 8における演算処理装置の構成を示すブロック図である。なお、図 20に示す演算処理装置において、図 19に示す演算処理装置と同一部分については、同一符号を付し説明を省略する。

図 20に示す演算処理装置は、図 19の演算処理装置と比較して、 2つの加算器 19及び加算器 20を 4 ： 2 COMPRE S SOR 39で構成し、 2つの加算器 24及び加算器 25を 4 : 2 COMPRES S OR 40で構成する。 4 ： 2 COMPRES SOR 39及び 4 : 2C〇MPRES S〇R40は、図 21 に示す単体のブロックが単精度ビット数分直列に接続され、通常の全加算器よりも高速に加算処理を行なう。

図 20において、 4 ： 2 COMPRES SOR 39は、バス 4と入力レジス夕 16からデータを入力し、セレクタ 34とセレクタ 35に演算結果を出力する。 4 ： 2 COMPRES SOR40は、バス 4と入力レジスタ 17からデ一夕を入力し比較器 26に演算結果を出力する。

図 20に示す演算処理装置は、図 15に示すパイプライン構造の演算処理に適している。

次に、拘束長 K= 4、符号化率 1 Ζ 2として、図 7に示す畳み込み符号器と、図 8に示すバタフライ構造と、図 17に示す ACS演算結果を用いて、実施の形態 8における演算処理装置の動作を説明する。

まず、入力レジス夕 16及び入力レジス夕 17から 2つのパスメトリックが {A, B} として出力され、スワップ回路 18から 2つのブランチメトリックが {C， D} として出力される。

そして、 4 ： 2 COMPRES SOR 39には、パスメトリック {A} 、ブランチメトリック {C} 、パスメトリック {B} の反転 {— B} 及びブランチメトリック {D} の反転 {— D} が入力され、 {A+C} 及び {B + D} が出力される。 4 ： 2COMPRES SOR39の 2つの出力 {A+C} 及び {B + D} は、セレクタ 34及びセレクタ 35を介して ALU29に入力され加算される。ただし、このとき {B} および {D} の 2の補数を実現するために、

4： 2 C〇MPRESSOR39とALU29の最下位のキヤリ一入力に " 1" が入力される。その結果 {A+C— (B+D) } が得られ、 ALU29から M

5 Bが出力される。

また、加算器 22には、パスメトリック {A} とブランチメトリック {C} が入力され、加算結果 {A + C} が出力される。同様に、加算器 23には、スメトリック {B} とブランチメトリック {D} が入力され、加算結果 {B + D} が出力される。

一方、 4 ： 2 COMPRES SOR40には、パスメトリック {A} 、ブランチメトリック {D} 、パスメトリック {B} の反転 {— B} 及びブランチメトリック {C} の反転 {—C} が入力され、 {A+C} 及び {B+D} が出力される。比較器 26では、 4 ： 2 COMPRES SOR39の 2つの出力 {A + C} 及び {B+D-} が入力され加算される。ただし、このとき {B} および {C} の 2の補数を実現するために、 4 ： 2 COMPRES SOR40と、比較器 26の最下位のキャリー入力に "1" が入力される。その結果 { A + D— (B + C) } が得られ、比較器 26から MS Bが出力される。

また、加算器 27には、パスメトリック {A} とブランチメトリック {D} が入力され、加算結果 {A + D} が出力される。同様に、加算器 28には、パスメトリック {B} とブランチメトリック {C} が入力され、加算結果 {B + C} が出力される。

以上の構成および動作により、入力レジスタ 16および入力レジスタ 17の 2つのパスメトリック {A， B} を {PM1， PM0 } とし、スワップ回路 1 P P

23

8の出力 {C， D} を {BM1， BMO } とすると、図 17に示す旧ステート (OldState ) のノード NOとノード N 1から、ノード N' 0およびノード N' 4に遷移する時の AC S演算が実現できる。

また、入力レジスタ 16および入力レジス夕 17の 2つのパスメトリック {A， B} を {PM1， PM0 } とし、スワップ回路 18の出力 {C， D} を {BM 0， BM 1 } とすると、図 17に示す旧ステート（Old State ) のノード NO とノード N 1から、ノード N' 0およびノード N' 4に遷移する時の ACS演算が実現できる。したがって、 2つのパスメトリックの更新が DS Pによるパィプライン動作により 1マシンサイクルで実現できる。

このように、実施の形態 8によれば、 AC S演算を行う比較部に 4 ： 2CO MPRE S S ORを適用することによって、 2つの加算器で構成した場合より高速な演算を実現することができる。なお、上記において、拘束長 K=4、符号化率 1/2で、旧ステートのノード Ν0、ノード N l、ノード Ν6、ノード Ν 7を用いて説明を行ったが、ノード Ν2、ノード Ν3、ノード Ν4、ノード Ν 5でも上記関係が成り立ち、さらに上記以外の拘束長 Κと符号化率の組み合わせでも成り立つため、同様に実施可能である。また、パスメトリックを格納する手段としてデュアルポート RAMを用いても同様に実施可能である。

(実施の形態 9)

図 22は、実施の形態 9における演算処理装置の構成を示すブロック図である。なお、図 22に示す演算処理装置において、図 20に示す演算処理装置と同一部分については、同一符号を付し説明を省略する。

図 22に示す演算処理装置は、図 20の演算処理装置と比較して、加算部として倍精度加算器 41、 42を用い、しかも、少なくとも一方は倍精度 AU4 1を用いる。

図 22において、倍精度 AU41は入力レジスタ 16とバス 4から倍精度形式のデータを入力し、倍精度算術演算を行い、倍精度加算器 42は入力レジス夕 17とバス 4から倍精度形式のデータを入力し、倍精度加算演算を行う。倍精度 AU41は演算結果を選択部 8及びバス 13に出力し、倍精度加算器 42 の出力は演算結果を選択部 12に出力する。

図 22に示す演算処理装置は、図 1 5に示すパイプライン構造の演算処理に適している。

実施の形態 9において ACS演算を行う場合、倍精度 AU41は、入力レジス夕 16から 2つのパスメトリックを倍精度形式で {A， B} として入力し、スワップ回路 18からバス 4を介して、 2つのブランチメトリックを倍精度形式で {C， D} として入力し、倍精度の加算を行う。このとき、倍精度 AU4 1は、図 23に示すように、単精度の MS Bのビット位置から次段へのキヤリ —は強制的にゼロにして、 2つのパスメトリックとブランチメトリックの加算 {A+C, B+D} を同時にする。

一方、倍精度加算器 42は、入力レジス夕 17から 2つのパスメトリックを倍精度形式で {A， B} として入力し、スワップ回路 1 8からバス 4を介して、 2つのブランチメトリックを倍精度形式で {D， C} として入力する。そして、倍精度加算器 42は、単精度の MSBのビット位置から次段へのキャリーは強制的にゼロにして、 2つのパスメトリックとブランチメトリックの加算 {A + D, B + C} を同時にする。

このように、実施の形態 9によれば、 ACS演算を行う加算部に倍精度 A U 41を用い、 ACS演算時において、単精度の MS Bのビット位置から次段へのキヤリーを強制的にゼロにし、 AC S演算以外の倍精度算術演算において、キャリーを伝播させる制御を付加することにより、例えば、積和演算時の倍精度累積加算器と兼用することが可能で、演算処理装置を LS I化する場合に、チップ面積を一段と削減してコストを低減することができる。なお、パスメトリックを格納する手段としてデュアルポート RAMを用いても同様に実施可能である。 (実施の形態 10)

図 24は、実施の形態 10における演算処理装置の構成を示すブロック図である。なお、図 24に示す演算処理装置において、図 22に示す演算処理装置と同一部分については、同一符号を付し説明を省略する。

図 24に示す演算処理装置は、図 22の演算処理装置と比較して、比較結果記憶部としてシフトレジス夕 43及びシフトレジス夕 44を用いる。

図 24において、シフトレジス夕 43は ALU 29の演算結果の MSBを入力してバス 2にデータを出力する。シフトレジス夕 44は比較器 26の演算結果の MS Bを入力してバス 2にデータを出力する。

図 24に示す演算処理装置は、図 15に示すパイプライン構造の演算処理に適している。

実施の形態 10において ACS演算を行う場合、 ALU 29による比較結果の MS Bをシフトレジスタ 43に随時シフトインし、比較器 26による比較結果の MSBをシフトレジス夕 44に随時シフトインすることにより、パスセレクト信号を RAM 14に格納することができる。ここで、パスセレクト信号は、 2つのパスのうちどちらを選んだかを示し、 A C S演算終了後トレースバックするときに使用する信号である。

例えば、シフトレジスタ 43及びシフトレジス夕 44のビット幅が単精度デ一夕幅である場合、単精度のビット数分の ACS演算を行うとパスセレクト信号を格納することができる。

このように、実施の形態 10によれば、 ACS演算を行う比較結果を格納する記憶手段にシフトレジス夕を用いることにより、例えば、除算系のシフトレジス夕を使用する演算命令と兼用することが可能で、演算処理装置を LS I化する場合、チップ面積を一段と削減してコストを低減することができる。なお、パスメトリックを格納する手段としてデュアルポート RAMを用いても同様に実施可能である。 (実施の形態 1 1 )

図 25は、実施の形態 1 1における演算処理装置の構成を示すプロック図である。なお、図 25に示す演算処理装置において、図 24に示す演算処理装置と同一部分については、同一符号を付し説明を省略する。

図 25に示す演算処理装置は、図 24の演算処理装置と比較して、入力レジス夕 17がバス 2から常にパスメトリックデータをスワップして入力し、 4 ： 2COMPRES SOR40は、スワップ回路 18から出力されたブランチメトリックデ一夕をスワップしないでそのまま入力し、比較器 26の比較結果のネゲート値がシフトレジス夕 44にシフトインする。

図 25に示す演算処理装置は、図 15に示すパイプライン構造の演算処理に適している。

本実施の形態において ACS演算を行う場合、 2つのパスメトリック {A， B} が、入力レジス夕 16にそのまま {A， B} として入力され、入力レジス夕 17に常にスワップした状態 {B， A} として入力される。その後、 4 ： 2 COMPRES SOR40には、スワップ回路 18から 2つのブランチメトリックが {C} と {— D} として、入力レジス夕 17から 2つのパスメトリックが {B} と {— A} として入力され、 {A + D} 及び {B + C} が出力される。そして、比較器 26にて、 4： 2 COMPRES SOR 40の 2つの出力 {A + D} 及び {B + C} が入力され、 {A + D— B— C} が計算される。

—方、倍精度加算器 42は、スワップ回路 18から 2つのブランチメトリツクを {C， D} として、入力レジス夕から 2つのパスメトリックが {B, A} として入力され、 {B + C} と {A + D} が同時に並列演算され、選択部 12 に {B + C， A + D} の形式で出力される。

そして、比較器 26から比較結果の MSBが選択部 12に出力され、比較結果のネゲート値の MS Bがシフ卜レジス夕 44に出力される。

このように、実施の形態 11によれば、 2つのパスメトリックを格納する入カレジス夕の一方をスワップして入力することにより、演算実行（E X) ステージで、 4 ： 2 C OM P R E S S O R 4 0と倍精度加算器 4 2の入力におけるスワップを不要にできるため、より高速な A C S演算を行うことが可能となる。なお、パスメトリックを格納する手段としてデュアルポート R AMを用いても同様に実施可能である。

(実施の形態 1 2 )

図 2 6は、実施の形態 1 2における移動局装置の構成を示すブロック図である。図 2 6に示す移動局装置 4 5は、送受信共用のアンテナ部 4 6と、受信部 4 8及び送信部 4 9から成る無線部 4 7と、信号の変調及び復調と符号化及び復号化とを行うベースバンド信号処理部 5 0と、音声を放音するスピーカ 5 8 と、音声を入力するマイク 5 9と、外部装置とデータを送受信するデ一夕入出力部 6 0と、動作状態を表示する表示部 6 1と、テンキーなどの操作部 6 2と、各部を制御する制御部 6 3とを備えている。

また、ベースバンド信号処理部 5 0は、受信信号を復調する復調部 5 1と、送信信号を変調する変調部 5 2と、 1チップの D S P 5 3とで構成される。

D S P 5 3は、実施の形態 1から実施の形態 1 1のいずれかの演算処理装置から成るビタビ復号部 5 5と、送信信号を畳み込み符号化する畳み込み符号化部 5 6と、音声信号の符復号化を行う音声コーデック部 5 7と、受信信号を復調部 5 1からビタビ復号部 5 5に送るタイミング及び送信信号を畳み込み符号化部 5 6から変調部 5 2に送るタイミングを制御するタイミング制御部 5 4とを、それぞれソフトウェアで形成している。

制御部 6 3は、例えば、操作部 6 2から入力した信号を表示部 6 1に表示し、操作部 6 2から入力した信号を受信して、通信シーケンスに従って、発着呼の動作を行うための制御信号をアンテナ部 4 6、無線部 4 7及びベースバンド信号処理部 5 0等に出力する。

移動局装置 4 5から音声が送信される場合、マイク 5 9から入力した音声信号が、図示しない A D変換器にて AD変換され、 D S P 5 3の音声コ一デック部 5 7で符号化され、畳み込み符号化部 5 6に入力する。また、データが送信される場合、外部から入力したデータが、データ入出力部 6 0を介して畳み込み符号化部 5 6に入力する。

畳み込み符号化部 5 6に入力されたデータは、畳み込み符号化され、夕イミング制御部 5 4にてデータの並び替えや送信出力タイミングの調整が行われ、変調部 5 2に出力される。変調部 5 2に入力されたデータは、ディジタル変調され、 D A変換され、無線部 4 7の送信部 4 9に出力される。送信部 4 9に入力されたデータは、無線信号に変換され、アンテナ部 4 6から電波として送信される。

一方、移動局装置 4 5に受信されたデータを出力する場合、アンテナ部 4 6 で受信された電波が、無線部 4 7の受信部 4 8で受信され、 AD変換されて、ベースバンド信号処理部 5 0の復調部 5 1に出力される。復調部 5 1で復調されたデ一夕は、タイミング制御部 5 4でデータの並び替え等が行われた後、ビ夕ビ復号部 5 5にて復号される。

音声通信の場合、復号されたデータは、音声コーデック部 5 7で音声復号化され、 D A変換された後、スピーカ 5 8から音声として出力される。また、デ一夕通信の場合、復号されたデータは、ビタビ復号部 5 5で復号されたデータは、データ入出力部 6 0を介して外部に出力される。

このように、実施の形態 1 2による移動局装置 4 5は、ビタビ復号部 5 5、畳み込み符号化部 5 6、音声コーデック部 5 7及びタイミング制御部 5 4の各部を 1チップの D S P 5 3のソフトウェアで形成しているため、少ない部品点数で組み立てることができる。また、このビタビ復号部 5 5を実施の形態 1から実施の形態 1 1のいずれかの演算処理装置形成しているため、 D S P 5 3によるパイプライン処理で 1マシンサイクルに 2つのパスメ卜リックの更新が実現でき、これにより高速に比較的少ない処理量で D S P 5 3によるビタビ復号の A C S演算が実現できる。

なお、ここでは、復調部 5 1及び変調部 5 2を D S P 5 3と区別して示しているが、それらを D S P 5 3のソフトウェアで構成することも可能である。また、 D S Pとして、実施の形態 6の D S Pを使用し、畳み込み符号化部 5 6、音声コーデック部 5 7及びタイミング制御部 5 4をそれぞれ別の部品で構成することも可能である。

(実施の形態 1 3 )

図 2 7は実施の形態 1 3における移動局装置の構成を示すブロック図である。なお、図 2 7に示す移動局装置 4 5 Aにおいて、図 2 6に示す移動局装置 4 5 と同一部分については、同一符号を付し説明を省略する。

図 2 7に示す移動局装置 4 5 Aは、図 2 6の移動局装置 4 5と比較して、変調部 5 2 Aに拡散部 6 5を設け、復調部 5 1 Aに逆拡散部 6 4を設けて C D M A通信方式のベースバンド信号処理部 5 O Aとしている。なお、 C D MA通信の場合、タイミング制御部 5 4に、遅延プルファイル等から選択された複数のフィンガを合わせ込む R AK E受信部が含まれることもある。

このように、実施の形態 1 3における移動局装置 4 5 Aは、復調部 5 1 Aに逆拡散部 6 4を設け、変調部 5 2 Aに拡散部 6 5を設けることにより、 C D M A通信に適用することができる。

(実施の形態 1 4 )

図 2 8は、実施の形態 1 4における基地局装置の構成を示すブロック図である。

図 2 8において、実施の形態 1 4における基地局装置 6 8は、受信用のアンテナ 6 6及び送信用のアンテナ 6 7から成るアンテナ部 4 6と、受信部 4 8及び送信部 4 9から成る無線部 4 7と、信号の変調及び復調と符号化及び復号化とを行うベースバンド信号処理部 6 9と、送受信するデータを有線回線との間で入出力するデ一夕入出力部 6 0と、各部を制御する制御部 6 3とを備えている。

また、ベースバンド信号処理部 6 9は、受信信号を復調する復調部 5 1と、送信信号を変調する変調部 5 2と、 1チップの D S P 5 3 Aとで構成され、 D S P 5 3 Aは、実施の形態 1から実施の形態 1 1のいずれかの演算処理装置から成るビタビ復号部 5 5と、送信信号を畳み込み符号化する畳み込み符号化部 5 6と、受信信号を復調部 5 1からビタビ復号部 5 5に送るタイミング及び送信信号を畳み込み符号化部 5 6から変調部 5 2に送るタイミングを制御する夕イミング制御部 5 4とを、それぞれソフトウェアで形成している。

上記の基地局装置 6 8に有線回線からデータが受信された場合、データはデ一夕入出力部 6 0を介して畳み込み符号化部 5 6に入力され、畳み込み符号化され、タイミング制御部 5 4にて入力したデ一夕の並び替えや送信出力夕イミングの調整が行われ、変調部 5 2に出力される。変調部 5 2に入力されたデー夕は、ディジタル変調され、 D A変換され、送信部 4 9にて無線信号に変換され、アンテナ部 4 6から電波として送信される。

一方、上記の基地局装置 6 8に無線回線からデータが受信された場合、アンテナ部 4 6に受信された電波は、受信部 4 8にて A D変換されて、ベースバンド信号処理部 6 9の復調部 5 1にて復調される。復調されたデータは、夕イミング制御部 5 4にてデータの並び替え等が行われ、ビ夕ビ復号部 5 5にて復号され、データ入出力部 6 0を介して有線回線に出力される。

このように、実施の形態 1 3における基地局装置 6 8は、ビタビ復号部 5 5、畳み込み符号化部 5 6、及びタイミング制御部 5 4の各部を 1チップの D S P 5 3 Aのソフトウェアで形成しているため、少ない部品点数で組み立てることができる。また、このビタビ復号部 5 5が実施の形態 1から実施の形態 1 1のいずれかの演算処理装置形成しているため、 D S P 5 3 Aによるパイプライン処理で 1マシンサイクルに 2つのパスメトリックの更新が実現でき、これにより高速に比較的少ない処理量で D S P 5 3 Aによるビタビ復号の A C S演算が実現できる。

なお、ここでは、復調部 51及び変調部 52を DSP 53Aと区別して示しているが、それらを DS P 53 Aのソフトウェアで構成することも可能である。また、 DSP 53Aとして、実施の形態 6の DS Pを使用し、畳み込み符号化部 56、音声コーデック部 57及び夕ィミング制御部 54をそれぞれ別の部品で構成することも可能である。

(実施の形態 15)

図 29は実施の形態 15における基地局移動局装置の構成を示すブロック図である。なお、図 29に示す基地局装置 68 Aにおいて、図 28に示す移動局装置 45と同一部分については、同一符号を付し説明を省略する。

図 27に示す移動局装置 45 Aは、図 26の移動局装置 45と比較して、変調部 52Aに拡散部 65を設け、復調部 51 Aに逆拡散部 64を設けて CDM A通信方式のベースバンド信号処理部 5 OAとしている。なお、 CDMA通信の場合、タイミング制御部 54に、遅延プルファイル等から選択された複数のフィンガを合わせ込む RAKE受信部が含まれることもある。

このように、実施の形態 15における基地局装置 68 Aは、復調部 5 1 Aに逆拡散部 64を設け、変調部 52 Aに拡散部 65を設けることで、 CDMA通信に適用することができる。

以上のように、 D S Pによるパイプライン処理で、 1マシンサイクルに 2つのパスメトリックの更新することにより、比較的少ない処理量で高速に DS P によるビタビ復号の ACS演算を実現でき、携帯端末の小型化 ·軽量化 ·低価格化 ·バッテリーの長寿命化が可能とになる。

Claims

請求の範囲

1 . パスメトリックを格納するパスメトリック記憶手段と、ブランチメトリックを格納するブランチメトリック記憶手段と、 2つのパスメトリック及び 2 つのブランチメトリックを入力して A C S演算を実行し、演算結果を前記パスメトリック記憶手段に書き込む 2組の A C S演算手段とを具備する演算処理装置。

2 . 一方の A C S演算手段は、第 1のパスメトリックに第 1のブランチメトリックを加算した値と、第 2のパスメトリックに第 2のブランチメトリックを加算した値とを用いて A C S演算を実行し、他方の A C S演算手段は、第 1のパスメトリックに第 2のブランチメトリックを加算した値と、第 2のパスメトリックに第 1のブランチメトリックを加算した値とを用いて A C S演算を実行する請求の範囲 1記載の演算処理装置。

3 . パスメトリック記憶手段は、 4バンクの R AMを具備し、各バンクの番地にパスメトリックを記憶し、連続した番地に記憶された 2つのパスメトリックを読み出す請求の範囲 1記載の演算処理装置。

4 . パスメトリック記憶手段は、 3バンクのデュアルポート R AMを具備し、各バンクの番地にパスメトリックを記憶し、連続した番地に記憶された 2つのパスメトリックを読み出し、読み出しと同じサイクル内で前記 R AMにパスメトリックを書き込む請求の範囲 1記載の演算処理装置。

5 . 入力レジス夕を具備し、パスメトリック記憶手段から出力された 2つのパスメトリックを一旦前記入力レジス夕に入力する請求の範囲 1記載の演算処

6 . ブランチメトリック記憶手段は、倍精度データのブランチメトリックを直接出力する機能と、上位と下位を入れ替えて出力する機能を有する請求の範囲 1記載の演算処理装置。

7 . 2組の A C S演算手段のそれぞれは、 2つのパスメトリックと 2つのブランチメトリックから新たに生成される 2つのパスメトリックを比較する比較手段と、 2つのパスメトリックと 2つのブランチメトリックから新たに 2つのパスメトリックを生成する加算手段と、前記比較手段による比較結果に基づき前記加算手段から出力された 2つのパスメトリックのうちいずれか一方を選択して出力する選択手段と、前記比較手段の比較結果を格納する比較結果記憶手段とを具備する請求の範囲 1記載の演算処理装置。

8 . 一方の比較手段及び一方の加算手段が、倍精度データのブランチメトリックを直接入力する機能と、上位と下位を入れ替えて入力する機能を有する請求の範囲 7記載の演算処理装置。

9 . 一方の比較手段及び一方の加算手段が、倍精度データのパスメトリックを直接入力する機能と、上位と下位を入れ替えて入力する機能を有する請求の範囲 7記載の演算処理装置。

1 0 . 2つの比較手段のうち少なくとも一方が、算術演算器である請求の範囲 7記載の演算処理装置。

1 1 . 2つの比較手段のうち少なくとも一方が、圧縮器と算術演算器である請求の範囲 7記載の演算処理装置。

1 2 . 2つの加算手段のうち少なくとも一方が複数の全加算器であり、一部の全加算器から出力されるキャリー信号の次段への伝播を制御する請求の範囲 7記載の演算処理装置。

1 3 . 比較結果記憶手段が、シフトレジスタである請求の範囲 7記載の演算処理装置。

1 4 . 2つの比較結果記憶手段の一方は、比較結果のネゲート値の符号を入力する請求の範囲 7記載の演算処理装置。

1 5 . 請求の範囲 1記載の演算処理装置をソフトウェアで実現したプロダラムを記録した機械読取り可能な記録媒体。

1 6 . 請求の範囲 1記載の演算処理装置にて受信信号の復号処理を実行する無線通信移動局装置。

17. CDMA方式にて変調及び復調を行い、請求の範囲 1記載の演算処理装置にて受信信号の復号処理を実行する CDMA移動局装置。

18. 請求の範囲 1記載の演算処理装置にて受信信号の復号処理を実行する無線通信基地局装置。

19. CDMA方式にて変調及び復調を行い、請求の範囲 1記載の演算処理装置にて受信信号の復号処理を実行する CDMA基地局装置。

20. 移動局装置と基地局装置の少なくとも一方に請求の範囲 1記載の演算処理装置を搭載する無線通信システム。

21. CDMA方式にて変調及び復調を行い、移動局装置と基地局装置の少なくとも一方に請求の範囲 1記載の演算処理装置を搭載する CDAl A無線通信システム。

22. 格納された 2つのパスメトリック及び格納された 2つのブランチメトリックを読み出し、読み出した 2つのパスメトリック及び 2つのブランチメトリックを用いて並列に AC S演算を実行し、演算結果を前記パスメトリック記憶手段に書き込む演算処理方法。

23. 並列に実行される AC S演算の一方において、第 1のパスメトリックに第 1のブランチメトリックを加算した値と、第 2のパスメトリックに第 2のブランチメトリックを加算した値とを用い、他方の ACS演算において、第 1のパスメトリックに第 2のブランチメトリックを加算した値と、第 2のパスメトリックに第 1のブランチメトリックを加算した値とを用いる請求の範囲 22記載の演算処理方法。