CN101160729B

CN101160729B - 用于并行处理递归数据的定址体系结构

Info

Publication number: CN101160729B
Application number: CN2005800211656A
Authority: CN
Inventors: C·谢弄; L·戴恩歇; A·桑切斯列克
Original assignee: Koninklijke Philips Electronics NV
Priority date: 2004-06-23
Filing date: 2005-06-20
Publication date: 2011-09-14
Anticipated expiration: 2025-06-20
Also published as: WO2006000982A2; WO2006000982A3; JP4702721B2; US20080192865A1; CN101160729A; EP1762005A2; JP2008503963A; US7818654B2

Abstract

本发明涉及一种用于并行处理递归数据的定址结构。本发明的基本思想是将新的路径度量存储在计算该新度量所使用的旧的路径度量所使用的存储位置上。如果m个度量值被读取并且m个度量值被同时地并行计算，有可能在保存旧的度量的存储器位置中存储新的、计算的度量。本发明是有利的，因为与在关于路径度量计算方面具有相同性能的现有技术维特比译码器中采用的存储区相比，用于路径度量的存储区的大小被降低为一半。

Description

用于并行处理递归数据的定址体系结构

技术领域

本发明涉及一种用于并行处理递归数据的定址结构，并且涉及包括这样一种定址结构的移动装置。

背景技术

在许多的无线通信系统中，卷积编码被用于允许在接收的符号中校正由于传输失真，诸如噪声，造成的误差。通常用于解码卷积编码的符号的过程是维特比译码过程。因为所传输的卷积编码的符号增加了冗余度，在接收的符号中的误差可以被校正。这称为信道编码。错误校正受到许多的参数的影响，一个是形成当前的采样的过去采样的数目。这称为约束长度k，并且等于包括在编码器中的单位延迟单元的数目加上一。该约束长度表示用于形成当前的采样的过去采样的总跨度。卷积编码器的状态数目是由单位延迟单元的数目确定的。在实践中，具有约束长度k的编码器是通过(k-l)级移位寄存器实现的，在此添加选择的输出以形成编码的符号。因此，可能的状态数目是2^k-1。因此，三位移位寄存器可以产生八个不同的状态(并且具有为四约束长度k)。另一个重要的参数是编码率R，其被定义为该编码器的输入比特与输出比特的比值。因此，对于1/3的编码率，对于每个输入比特传送三个输出比特，即，每个输入比特形成一个包括三个比特的输出符号。

该编码器允许的状态转换是通过格子图表示的.状态表示在移位寄存器中的实际比特内容，并且状态转换表示与某个输入有关的输出符号。该状态转换也限定格子的路径。维特比译码只在已经接收到一定数目的编码符号之后开始，借此该编码器已经经历许多的状态转换，并且已经产生相应数目的格子路径。维特比译码过程提供了一种用于经由状态转换的格子找到最可能的路径，同时将格子路径的数目减到最少的方法。这是通过计算对于所有的编码器状态最有可能的先前的状态做到的。该最有可能的先前的状态是通过合成当前的输入值和先前的状态累加的路径度量来估算的。因为每个状态具有两个或更多个可能的输入路径，对于每个输入路径计算一个累加距离。具有最小累加距离的路径被选择为最有可能的路径。这个最小的路径被追溯到其开始，并且该追溯的符号序列变为译码的信号。某些卷积编码器(具有1/n编码率的编码器)有下列优点，即，其格子图可以被分成很小的组，所谓的蝶形。通过在该格子图中采用蝶形对称性，路径度量计算的数目可以被降低。该蝶形结构有下列优点，即，在先累加的度量(即，旧的度量值)对于两个新的状态的更新是相同的，其将地址操作减到最少。

在现有技术维特比译码过程中，度量更新典型地是通过对于每个蝶形使用四个缓冲器，即二个输入(读取)缓冲器和二个输出(写入)缓冲器执行的。该读取缓冲器包括旧的累加的度量，并且该写入缓冲器包括新的度量。该缓冲器的总的大小是2^k-1个字，等于延迟状态的数目。因此，每个缓冲器的大小是2^k-1/4。

从/向这些不同缓冲器进行读取/写入，并且对于每个状态转换，更新该读取缓冲器。与这个方法有关的问题是，每个新的路径度量必须被存储在正确的存储位置上，因为该路径度量被利用指针相互链接或关联。旧的度量被以连续顺序存取，即，度量的顺序对于译码过程是重要的，并且采用指针来保持该度量的顺序。

发明内容

本发明的一个目的是解决以上给出的问题，并且因此，提供一种用于译码器的定址结构，该译码器利用小的存储区用于相应的路径度量计算。

这个目的是通过一种按照权利要求1的用于并行处理递归数据的定址结构来实现的。

按照本发明的第一个方面，提供了一种定址结构，该结构包括：具有用于存储第一组路径度量的第一存储区和用于存储第二组路径度量的第二存储区的存储器装置，该第一存储区被耦合到第一存储器输入端和第一存储器输出端，并且其中第二存储区被耦合到第二存储器输入端和第二存储器输出端。该结构进一步包括：安排将第一存储器输出端或者第二存储器输出端连接到第一选择器输出端，和将第一存储器输出端或者第二存储器输出端连接到第二选择器输出端的选择器装置。另外，该结构包括：具有连接到第一选择器输出端的第一组输入端，连接到第二选择器输出端的第二组输入端，连接到第一存储器输入端的第一组输出端，和连接到第二存储器输入端的第二组输出端的维特比蝶形结构。该选择器装置可以被操纵以控制该维特比蝶形结构，使得新的路径度量被存储在希望的相应存储区中。

本发明的基本思想是将计算的新的路径度量存储在计算该新度量所使用的旧的路径度量所使用的存储位置中。如果m个度量值被读取并且m个度量值被同时地并行计算，有可能在保存旧的度量的存储器位置中存储新的、计算的度量。在这种情况下，由于度量值可以被删除，并不总是能够将每个度量值分配在相同存储器的相同位置。

新的定址策略是基于以下的想法，即，如果数目nb是2的幂，则独立于蝶形的数目nb使用二个双端口存储器。在每个存储器中，数据位置的数目是2^(k-2)/nb，并且每个数据位置的大小是nb×(用于每个路径度量的比特数目)。这允许译码器去并行计算2×nb个值。在该存储器的每个位置上，nb个顺序的路径度量将被存储。因此，如果nb＝8，该度量将被存储为0-7，8-15，16-23等等。增加二个多路复用器使得该蝶形能够始终写入相同的存储器。该多路复用器是由各自的奇偶校验位基于相应的地址的比特内容管理的。

本发明是有利的，因为与在关于路径度量计算具有相同性能的现有技术维特比译码器中采用的存储区相比，用于路径度量的存储区的大小被降低为一半。

这个优点对于尺寸变得越来越小的移动装置是重要的。

当研究所附的权利要求和以下的描述的时候，本发明进一步的特征和优点将变得显而易见。那些本领域技术人员认识到，本发明的不同的特征可以结合以产生那些在下文中描述以外的实施例。

附图说明

参考附图将详细描述本发明，其中：

图1示出用于维特比译码器的现有技术定址结构；

图2示出按照本发明的定址结构；

图3示出对于每个状态转换二个存储器中的地址位的移动；

图4示出对于定址结构中第一个存储器的示范定址顺序；和

图5示出对于定址结构中第二个存储器的示范定址顺序。

具体实施方式

图1示出现有技术用于维特比译码过程的定址结构，这里度量更新典型地是通过对于每个蝶形115(和125)使用四个缓冲器101、102、103、104(以及111、112、113、114)执行的。这四个缓冲器包括二个输入(读取)缓冲器103、104和二个输出(写入)缓冲器101、102。该读取缓冲器包含旧的累加的度量，并且该写入缓冲器包含新的度量。如先前提到的，当使用这种定址方法的时候，新的路径度量必须存储在正确的存储位置上，因为路径度量利用指针彼此相关联。旧的度量以连续顺序存取，并且采用指针来保持度量的顺序。

图2示出一个按照本发明的定址结构。在这个示范的实施例中，该结构包括四个蝶形212、222、232、242。首先，在开始译码过程之前，该译码器必须初始化。第一存储器211存储返回值0的新的路径度量，并且第二存储器221存储返回值1的新的路径度量。注意到，这二个存储器不是必须位于二个不同的存储基片中，而是可以作为具有两组地址和数据输入(以及数据输出)的位于相同的存储器芯片中的二个存储区来实现。

用以初始化译码器的值，即，最初存储在存储器211、221中的值是：

ns/nb 如果ns＜2^(k-2)；和

(ns-2^(k-2))/nb 如果ns≥2^(k-2)

这里ns表示译码器可能的状态的总数。每个存储器211、221分别地包括二个地址输入端：一个读取地址输入端213、214，和一个写入地址输入端215、216。用于每个计算的度量的写入地址始终与所设置的去读取在该度量的计算中采用的数据的读取地址是相同的。例如，如果旧的度量值i和i+2^(k-2)是分别从第一存储器211的位置x和第二存储器221的位置y读出，所计算的新的度量2i和2i+1将被分别存储在相应的位置x和y中。二个选择器或者多路复用器252、262使得蝶形能够始终写入相同的存储器。该多路复用器是由各自的地址奇偶检验位217、218控制的。如果在相应的地址中1的总数是奇数，该奇偶校验位被设置为1，并且如果在相应的地址中1的总数是偶数，该奇偶校验位被设置为0。该两个多路复用器还可以在相同的物理芯片中实现。在那种情况下，该芯片将(至少)具有四个数据输入端，二个数据输出端和二个控制输入端，以相当于起多路复用器252、262的作用。

在初始化之后，存储在存储器中的值将在译码器的每个状态转换时经历右移，如图3所示。图3的上部表示第一存储器211，并且下部表示第二存储器221。用于每个值的实际的存储器地址是由先前的地址计算的，这里每个地址的位数目nba等于log₂(2^(k-2)/nb)。对于第一存储器211，从左侧引进先前的地址的奇偶校验位，并且将先前的地址右移，因此，当前地址是由位Parity_bit、Addr_nba、…、Addr_2、Addr_1形成的。对于第二存储器221，从左侧引进先前的地址的奇偶校验位218的反，并且将先前的地址右移，因此，当前地址是由位inv(Parity_bit)、Addr_nba、…、Addr_2、Addr_1形成的。

表1举例说明对于第一存储器的定址过程，并且表2举例说明对于第二存储器的定址过程。

表1.对于第一存储器的定址过程

例如，如果已经从地址7(0111)中读出了一个值，对于第一存储器，下一个状态将要从地址11(1011)中读取(参见表1)。

表2.对于第二存储器的定址过程

如果已经从地址7(0111)中读出了一个值，对于第二存储器，下一个状态下将要从地址3(0011)中读取(参见表2)。通过采用这个定址结构，每log₂(2^(k-2)/nb)+1个状态，存储器的读取地址是相同的。

图4示出了用于在表1中的黑体字状态的定址顺序。在401，第一存储器211被以1011初始化(十进制为11)。该奇偶校验位是1，因为1011包含奇数的1。然后，在402，在状态转换时，寄存器被移位，并且新的存储器地址因此是具有奇偶校验位1的1101(十进制为13)。在403，第三存储器地址是1110(十进制为14)，并且奇偶校验位是1。在404，在状态3中，该地址变为1111(十进制为15)，并且奇偶校验位改变为0，因为1111包含偶数的1。在最终状态，该地址是0111(十进制为7)，并且该奇偶校验位是1。此后，再次进入初始状态，形成存储器地址1011(十进制为11)和为1的奇偶校验位。

图5示出了用于在表2中的黑体字状态的定址顺序。在501，第二存储器221被以1011(十进制为11)初始化，就像先前第一存储器211的例子一样，并且该奇偶校验位因此是1。然后，在502，在状态转换时，寄存器被移位，并且新的存储器地址因此是具有奇偶校验位0 的0101(十进制为5)。在503，第三存储器地址是1010(十进制为10)，并且奇偶校验位是0。在504，在状态3中，该地址变为1101(十进制为13)，并且奇偶校验位改变为1。在最终状态，该地址是0110(十进制为6)，并且该奇偶校验位是0。此后，再次进入初始状态，形成存储器地址1011(十进制为11)和为1的奇偶校验位。

因此，与在关于路径度量计算方面具有相同性能的现有技术维特比译码器中采用的存储区相比，借助于本发明的定址结构用于路径度量的存储区的大小被降低为一半。

注意到，在现在的定址结构中执行的计算典型地是通过微处理器(CPU)、数字信号处理器(DSP)、专用集成电路(ASIC)或者具有计算性能的其它适宜的设备来执行的。

本发明在移动装置领域中找到重要的应用。

尽管已经参考特定的示范实施例描述了本发明，许多不同的变化、修改等等对于本领域技术人员来说将是显而易见的。因此，所述的实施例并非意图限制本发明的范围，本发明的范围由所附的权利要求限定。

Claims

1.一种用于并行处理递归数据的定址体系结构，该体系结构包括：

具有用于存储第一组路径度量的第一存储区(211)和用于存储第二组路径度量的第二存储区(221)的存储器装置，其中第一存储区被耦合到第一存储器输入端和第一存储器输出端，并且其中第二存储区被耦合到第二存储器输入端和第二存储器输出端；

安排将第一存储器输出端或者第二存储器输出端连接到第一选择器输出端，和将第一存储器输出端或者第二存储器输出端连接到第二选择器输出端的选择器装置(252，262)；和

具有连接到第一选择器输出端的第一组输入端，连接到第二选择器输出端的第二组输入端，连接到第一存储器输入端的第一组输出端，和连接到第二存储器输入端的第二组输出端的维特比蝶形运算单元(212，222，232，242)；其中

选择器装置(252，262)可以被操纵以控制维特比蝶形运算单元(212，222，232，242)，使得新的路径度量被存储在相应第一存储区(211)和第二存储区(221)中。

2.根据权利要求1的定址体系结构，其中选择器装置(252，262)配备有控制输入装置(217，218)，经由该控制输入装置可以操纵选择器装置以控制维特比蝶形运算单元(212，222，232，242)，使得新的路径度量被存储在相应第一存储区(211)和第二存储区(221)中。

3.根据权利要求1或者2的定址体系结构，其中存储器装置的第一存储区(211)和第二存储区(221)进一步包括相互分离的各自的允许读出输入端(213，214)，和相互分离的各自的允许写入输入端(215，216)。

4.根据权利要求3的定址体系结构，其中用于新的路径度量的存储器写入地址被设置为等于用于旧的路径度量的相应存储器读取地址；所述旧的路径度量被用于计算所述新的路径度量。

5.根据权利要求2中的任何一个权利要求的定址体系结构，其中选择器装置(252，262)是基于当前的存储器地址经由所述控制输入装置(217，218)通过应用奇偶校验位操纵的。

6.根据权利要求5的定址体系结构，其中第一或者第二存储器输出端到第一选择器输出端的连接是由第一奇偶校验位(217)基于第一存储区(211)当前的存储器地址控制的，并且第一或者第二存储器输出端到第二选择器输出端的连接是由第二奇偶校验位(218)基于第二存储区(221)当前的存储器地址控制的。

7.根据权利要求6的定址体系结构，其中第一存储区(211)的当前地址是通过对第一存储区的先前的地址执行右移并且增加第一存储区的先前的地址的奇偶校验位作为最高有效位计算的，第二存储区(221)的当前地址是通过对第二存储区的先前的地址执行右移并且增加第二存储区的反奇偶校验位作为最高有效位计算的。

8.根据权利要求5的定址体系结构，其中如果在相应的当前存储器地址中1的总数是奇数，奇偶校验位被设置为1，并且如果在相应的当前存储器地址中1的总数是偶数，奇偶校验位被设置为0。

9.根据权利要求1的定址体系结构，其中不管维特比蝶形运算单元(212，222，232，242)中使用的蝶形的数目，使用所述第一存储区(211)和第二存储区(221)。

10.根据权利要求1的定址体系结构，其中具有用于存储第一组路径度量的第一存储区(211)和用于存储第二组路径度量的第二存储区(221)的所述存储器装置包括存储各自组的路径度量的二个独立的双端口存储器。

11.一种包括根据先前的权利要求中任何一个权利要求的定址体系结构的移动设备。