JPH1174303A - 半導体装置および半導体装置の内部アース線を接続する方法 - Google Patents

半導体装置および半導体装置の内部アース線を接続する方法

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JPH1174303A
JPH1174303A JP10151092A JP15109298A JPH1174303A JP H1174303 A JPH1174303 A JP H1174303A JP 10151092 A JP10151092 A JP 10151092A JP 15109298 A JP15109298 A JP 15109298A JP H1174303 A JPH1174303 A JP H1174303A
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Abstract

(57)【要約】 【課題】 半導体装置のチップとリードフレームをパ
ッケージ樹脂に封止する際、リードフレームの中心プレ
ートのワイヤが接続されるところに生じやすいひび、亀
裂等の欠陥のリスクを最小限にする。 【解決手段】装置は、パッケージ内に、集積回路を形成
するチップを収容する中心プレートと、中心プレートの
周りに配置され、パッケージの外に突出する複数の接続
リードと、をもつリードフレームを含む。装置はさら
に、アース線を含む内部接続ワイヤを備える。アース線
は、一端が中心プレートに接合され、他端がチップまた
は接続ワイヤに接合される。中心プレートの周縁の領域
に、各々が接続リードのほぼ延長上に配置される複数の
貫通路を設けることにより、その周縁の領域に柔軟性を
もたせる。アース線の一端は、これら貫通路の近くの柔
軟性のある領域に接合される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、カプセル樹脂ま
たはパッケージに封止される半導体装置に関し、特にそ
れらのリードフレーム、および内部アースまたは接地線
の接続に関する。
【０００２】
【従来の技術】半導体装置は、集積回路を形成するチッ
プを受け入れる中心プレートと、中心プレートの周りに
配置される複数の接続リードと、を有するリードフレー
ムを含むことができる。さらに複数の内部接続ワイヤが
提供され、それらのいくつかは、チップの能動面上のパ
ッドを、接続リードのいくつかに直接接続する。ある他
のワイヤは、チップの能動面上のパッドを、リードフレ
ームの中心プレートに接続し、および/またはリードフ
レームの中心プレートを、この同じリードフレームの接
続リードのいくつかに接続する。全てのこれらの成分
は、樹脂にそれらを入れ成形することによって封止さ
れ、パッケージを形成する。
【０００３】
【発明が解決しようとする課題】リードフレームおよび
チップのまわりの封止パッケージの成形は、およそ185
℃の温度で実施される。パッケージはその後、室温まで
冷却される。しかし、これらの操作の間、樹脂の膨張係
数と、リードフレームを具体的に構成する銅の膨張係数
との間に差があるので、生じる欠陥のリスクがある。欠
陥は、具体的には接地線がリードフレームの中心プレー
トに接合されるところに、ひび、亀裂または分離さえも
たらす。従ってそのようなことは、パッケージの電気的
な不調を引き起こすことがある。
【０００４】この発明は、上述された問題を克服するこ
とを目的とし、最も具体的には小さいまたは非常に小さ
いパッケージ、例えば一端が10mmより小さいまたはそれ
に等しいまたは7mmより小さいまたはそれに等しい長さ
である正方形パッケージについて、上述の問題を克服す
ることを目的とする。
【０００５】この発明はさらに、アースまたは接地線が
接合されるところに生じる欠陥のリスクを最小限するこ
と、および剥離のリスクすなわち樹脂とリードフレーム
との間の接着力の損失を低減することの両方を目的とす
る。
【０００６】この発明の別の目的は、半導体装置のあら
ゆるタイプについて、特にパッケージ内のヒートシンク
の存在を必要とする電源装置についてこれらの利点を提
供することである。
【０００７】
【課題を解決するための手段】従ってこの発明は、封止
パッケージの内部に、集積回路を形成するチップを収容
する中心プレートと、中心プレートの周りに配置され、
パッケージの外に突出する複数の接続リードとをもつリ
ードフレームを含む半導体装置を提供する。装置はさら
に内部接続ワイヤを含み、それらのいくつかは、一般に
一端が中心プレートに接続されるアースまたは接地線を
含む。
【０００８】この発明の一般的な特色によると、中心プ
レートは、中心プレートの周縁領域に作られるいくつか
の貫通路をもち、これら貫通路の各々は、接続リードの
ほぼ延長上に位置する。中心プレートに接合される接続
ワイヤの端部は、これら貫通路の少なくともいくつかの
近くに位置する。
【０００９】これら貫通路の近くに位置する領域は、樹
脂成形操作の間、熱膨張の影響を最小限にする目的で、
ある程度の柔軟性(可撓性,flexibility)をもつ。結果と
して、これら貫通路の近くすなわち柔軟性のある領域に
アース線を接合することは、接合される接続部分に生じ
る亀裂のリスクを最小限にすることを可能にする。さら
にそのような貫通路の存在は、封止樹脂が、接続ワイヤ
を封止する間にそれらの中に入り込むことを許容し、そ
れによって樹脂とリードフレームとの間の固着を強化
し、剥離のリスクを最小限にする。
【００１０】さらに貫通路を接続リードの延長上に配置
することによって、アース線を接合する領域を接続リー
ドの延長線の間に提供し、チップ上のパッドを接続リー
ドに直接接続し、少なくとも部分的にこれら貫通路上に
重なる接続ワイヤのいくつかの可能性を与えることがで
きる。こうして、これら接続ワイヤとアース線との間の
重複が、大部分回避され、それによって接続レイアウト
を最適化し、ワイヤ接合プログラムを単純化し、２本の
ワイヤの間の短絡のリスクを最小限にすることができ
る。従ってこれは、特にリードフレームの中心プレート
が、接続リードを含む平面より下にない装置に有用であ
る。
【００１１】中心プレートに接合される接続ワイヤの端
部は、貫通路のほぼ間に位置することが好ましい。これ
は、より大きい柔軟性が貫通路の間にあるからである。
【００１２】この発明の１つの形態では、貫通路は、そ
れらの外周全体が囲まれている。実際に、それらは、リ
ードフレームの中心プレートに開けられる環状の穴から
構成することができる。そのような形態では特に、チッ
プが、リードフレームの中心プレートに取り付けられ、
装置がさらに、中心プレートのチップを収容する面とは
反対の面に取り付けられるヒートシンクを含むとき、貫
通路を含む中心プレートの周縁の領域は、ヒートシンク
の外側境界を越えて有利に拡張する。従ってヒートシン
クが、穴の下側の開口をふさぐことはない。これは、樹
脂の成形の間、これら穴の中に空気のポケットを生成
し、それによって樹脂がそれらの穴を適切に埋めること
を妨げる。
【００１３】この発明の別の形態では、貫通路は、中心
プレートの周縁で外方に開いている。言い換えると、こ
れら貫通路は、中心プレートを貫き、接続リードに対向
して外方に開く複数の切り取りから構成することができ
る。そのような形態は、特に非常に小さいパッケージ、
例えば一片の長さが7mmより小さいまたはそれに等しい
正方形のパッケージによく適している。
【００１４】これらの形態の一方または両方で、チップ
が、リードフレームの中心プレートに接着接合されると
き、貫通路を含む中心プレートの周縁領域は、チップの
外周から、少なくともあらかじめ決められた距離だけ間
隔をあけて配置されることが有利である。この距離は、
周縁領域に接着剤がないように選ばれる。こうして典型
的に、少なくとも300ミクロンの間隔が選ばれる。
【００１５】さらにヒートシンクの存在を必要とする非
常に小さいパッケージを生産するため、リードフレーム
の中心プレートが、環状であって、中心開口部を有し、
貫通路が、環状の中心プレートの周縁で開いているよう
に有利に対応がなされる。従ってヒートシンクは、中心
プレートの周縁のリングを支持し、チップは、中心プレ
ートの中心開口部に収容され、ヒートシンクに取り付け
られる。こうしてヒートシンクの外側境界は、貫通路の
間に位置するそれらのリングの領域を支持するように、
中心プレートの周縁のリングのエッジまで拡張すること
が有利である。
【００１６】そのような形態では、チップは、よりよい
熱交換を保証するようにヒートシンクに直接取り付けら
れ、アースまたは接地線は、リードフレームの周縁のリ
ングに接合される。この周縁のリングは、ヒートシンク
の周縁に取り付けられる。その結果、アース線接合領域
すなわち貫通路の間に広がる領域の下のヒートシンクの
本体の存在によって、これらの領域のための機械的支持
面を生成することができる。これは、アース線をそれら
接合領域に接合する作業を実施することを容易にする。
【００１７】リードフレームの接続リードは、パッケー
ジ内部に位置するそれらの一部に切り取りをもつことが
有利である。これらは、樹脂のこれらリードへの良い固
着を向上させ、特にパッケージの外に突出する接続リー
ドの外側部分を曲げるとき、剥離のリスクを最小限にす
ることをさらに助ける。リードフレームの銅上への銀の
堆積は、接続ワイヤを接合するために使用されるが、樹
脂とリードフレームの間の剥離のリスクを増大させる。
この銀の堆積を最小限にするため、リードフレームは、
貫通路を含むプレートの周縁の領域と接続リードの一部
を覆う周縁の環状の堆積のみをもつことが特に有利であ
る。
【００１８】リードフレームは、中心プレートの角から
接続リードのグループの間に延びる延長部分または「ス
トラップ」を含む。さらに他の貫通路を、これらの延長
部分にまたはその近くに作り、これらの貫通路の近くに
接続リードの追加の接合を許すよう有利に対応すること
ができる。
【００１９】この発明はさらに、集積回路を形成するチ
ップを収容する中心プレートと、中心プレートの周りに
配置される複数の接続リードとをもつリードフレームを
含む半導体装置の内部アース線を接続する方法に向けら
れる。この方法によれば、貫通路が、中心プレートの周
縁の領域に作られ、これら通路の各々は、リードフレー
ムの接続リードのほぼ延長上に位置し、これらアース線
の一端は、少なくともこれらの貫通路のいくつかの近く
に接合される。上記内部アース・ワイヤが中心プレート
に接合されるところに生じる特に亀裂またはひびのよう
な欠陥のリスクが、最小限にされる。
【００２０】
【発明の実施の形態】この発明の他の利点および特性
は、全く限定的でない実施例および実現の方法の詳細な
記述、および添付の図面から明らかになるであろう。
【００２１】図1および図2で、チップ１は、その能動面
に接触パッド8をもつ集積回路を形成する。半導体装置
の別の成分は、具体的には中心プレート3またはプラッ
トホームをもつリードフレーム2を含み、その中心プレ
ートに、チップ1の受動面が例えば接着接合によって取
り付けられる。このリードフレームは、金属プレートか
ら切り取られ、中心プレート3は、その角から延びる延
長手段または「ストラップ」によって保持される。中心
プレート3の周り全体に配置される接続リード5は、これ
らのストラップ4の間で切り抜かれる。
【００２２】分かり易くするため、これらの図は本質的
に、樹脂カプセルまたはパッケージ21内に位置する接続
リード5の一部を示し、パッケージ21の外周は、破線に
よって図に示されている。接続リード5は、パッケージ
の外に突出する部分をもち、これらはその後曲げられて
(図4に示されるように)、パッケージが電子回路ボード
に取り付けられる。樹脂21を成形する前、リードフレー
ムの接続リード5は、パッケージの成形および硬化の後
に切り落とされる連結部分30によって相互に接続されて
いる。
【００２３】中心プレート3の周縁の領域6内には、貫通
路7が設けられる。これら貫通路は、ここで、リードフ
レームの中心プレート3に開けられる典型的に200ミクロ
ンの直径をもつ穴である。これらの穴7はそれぞれ、接
続リード5の延長上に、より具体的にはこれら接続リー
ドのパッケージ21内部に位置するそれらの部分の延長50
上に位置する。
【００２４】穴7は、それらの近く特にそれらの間に、
ある程度の柔軟性をもつ領域を規定し、例えばパッド8
をプレート3に接続するワイヤ10、あるいは中心プレー
ト3を接続リード5に接続するワイヤ11のようなパッケー
ジの内部アースまたは接地線が、それらの領域に(ボー
ル接合またはベベル(bevel)接合によって)接合される。
一般的な方法で、これらアース線の端部12、13は、これ
らの貫通路7の近くに接合され、成形樹脂が冷却される
間に生じるひびまたは亀裂のリスクのできるだけ多くを
最小限にする議論の中で、その領域の最大の柔軟性から
利益を得る。
【００２５】中心プレートの上から穴が開けられると
き、これは、穴のすぐ近くにわずかな表面の平面性の欠
陥をもたらす。それゆえアース線の端部は、穴のエッジ
から少なくとも80ないし100μmのところに接合されるこ
とが好ましい。従って、(小さいまたは非常に小さいパ
ッケージの場合に一般的な)およそ160ないし200μmの間
隔を開けて配置される穴の場合、アース線は、穴と穴の
間の半分の距離のところに接合されることが好ましい。
穴開けが、下から実施されるとき、この平面性の欠陥
は、プレートの上面に現れない。この場合、アース線を
可能な限り穴に近づけて接合することが考えられる。
【００２６】さらに、アース線を、２つの貫通路のほぼ
間に、すなわち実際に、中心プレート3の隣接するエッ
ジに垂直で、これらの穴の２つの垂直な直径に沿った水
準(planes)P1とP2の間に位置する領域に(図２)接合する
ことが好ましいが、これは、例えば穴の近くに、穴とチ
ップのエッジの間に、または穴とプレート3のエッジの
間にそれらの接合される端部をもちうる図２のワイヤ80
のようないくつかのアース線を除外するものではない。
【００２７】一般に、図２に具体的に示されるように、
アース線を接合するために、対応する柔軟性のある領域
のいくつかしか使用されなくても、各々の接続リードの
ほぼ延長上に貫通路7が設けられる。これは、同じリー
ドフレームが、異なる接続レイアウトおよび/または異
なるサイズをもつチップに使用されることを可能にす
る。
【００２８】これら貫通路を接続リードのほぼ延長上に
配置することにより、物質がないためにアース線を接合
するのに使用することができない穴の領域を含む空間(v
olume)を有利に与える。その空間を使用して、パッケー
ジの内部接続ワイヤのいくつかを受け入れ、例えば図1
および図2のワイヤ9のように、チップ上のパッド8を接
続リードのいくつかに直接接続することができる。こう
して異なるサイズのチップに対する接続レイアウトが最
適化され、これは、特にそのような接続ワイヤ9がアー
ス線に重なることを回避する。
【００２９】リードフレームの中心プレート内に貫通路
7を作ることは、上述したように、アース線を接合する
ための柔軟性のある領域を設けることを可能にし、同時
に接続リードのパッケージ内部に位置するその部分につ
いて距離d1を保つ。これは(典型的におよそ0.9mm)、特
に曲げる間、樹脂内のリードの良好な維持を保証するに
十分である。これは、特に小さいパッケージの場合に有
利である。
【００３０】チップ1が、例えば押圧し接着接合するこ
とによってリードフレームの中心プラットホーム3に取
り付けられるとき、使用される接着剤が、チップ1の境
界の外に流れ出ることがある。従って穴7が作られる周
縁の領域6は、この周縁の領域6に接着剤がないように、
チップ1の外周からあらかじめ決められた距離のところ
に位置しなければならない。少なくとも300ミクロンの
間隔が有利に選ばれる。
【００３１】また、特に電源パッケージについて、リー
ドフレームの中心プレートの下にヒートシンクを提供す
る必要があるとき、ヒートシンクの境界14が、部分的に
でも穴7をふさがないように、周縁の領域6に入り込まな
いことが好ましい。こうして、これらの穴の中の気泡の
形成に起因して、穴7が不満足に封止樹脂で埋められる
というリスクが、回避される。
【００３２】接続ワイヤを接合するために、接続ワイヤ
の端部を受け入れようとするリードフレームの領域に銀
を堆積させることは特に有利である。しかし銀の存在
は、パッケージとリードフレームの間の剥離のリスクを
増大させるという事実から、銀の堆積は、その内側の境
界15が、周縁の領域6とチップの間に位置し、その外側
の境界16が、パッケージ21の境界の近くに位置する環状
の領域に限定されることが有利である。
【００３３】リードフレームのプレートに貫通路を開け
て柔軟性のある領域を作ることによって、特に小さいパ
ッケージについて、接続リードの銀メッキをされる領域
18の長さd2を維持することが可能になる。それは、必要
であれば２つの接続ワイヤが接合されることを可能にす
るに十分な長さである。この長さd2は、典型的に約0.5m
mである。
【００３４】また、リードフレームのストラップ4(図5
の204)の銀メッキをされる領域22(図5の222)に、アース
線を接合するように対応することもできる。この場合、
直接ストラップ上に、またはそのすぐ近くに位置する貫
通路23(図５の223)を設けることが有利である。
【００３５】最後に、接続リード5のパッケージ内部に
位置するそれらの一部に作られる切り取り20は、樹脂の
堅固な封止を可能にし、貫通路7と共同して、剥離のリ
スクを最小限にし、互いにおよびリードフレームの中心
プレートに関してリードが正しく位置するように保持す
ることを助ける。
【００３６】リードフレームの中心プレートの周縁に作
られる貫通路は、図1および図2に示される実施例の場合
のように、それら外周全体が囲まれていてもよい。選択
として、それらは、中心プレートの周縁で外方に開いて
いてもよい、すなわち、それらは、図3ないし図5に示さ
れる実施例で部分的に外方に開くことができる。
【００３７】これらの図の中で、図1および図2に示され
るものと同様の成分または同様の機能をもつ成分は、そ
れぞれ、それらが図1および図2でもつ参照数字に関して
100および200ずつ増やされた参照数字をもつ。分かり易
くするため、ここで、これらの新しい図と図1および図2
との間の違いのみを記述する。
【００３８】リードフレームの中心プレート103、203の
周縁で外方に開く貫通路107または207を提供すること
は、非常に小さいパッケージを生産するのに特に有利で
ある。例えば、そのような非常に小さいパッケージは、
5mmの辺をもつ正方形の中心プレートを備える7mmの辺を
もつ正方形のパッケージでありえる。これは、そのよう
な配置が、接続リード105,205における十分な長さd1お
よびd2を維持しつつ、柔軟性のある領域が、アース線を
接合するために提供されることを可能にするからであ
る。
【００３９】ヒートシンクが与えられるとき、これは、
図1および図2に示される場合と同様にリードフレームの
中心プレートの下に取り付けることができる。しかし、
特により良い熱放散を保証するため、チップ101をヒー
トシンク114の上面に直接取り付けることが特に有利で
ある(図3および図4)。リードフレームの中心プレート10
3は、環状であり、その内側に中心開口部124を規定す
る。貫通路107、207は、環状の中心プレート103、203の
周縁に設けられる。この環状のプレートは、ヒートシン
ク114の上面によって支持される。チップ101は、中心開
口部124内に収容され、ヒートシンク114の上面に取り付
けられる。従って、ヒートシンク114の外側の境界は、
貫通路107、207の間に位置する領域を支持するように、
環状プレート103のエッジまで拡張することが有利であ
る。従って機械的支持面が、これらの領域のために有利
に生成され、そこにアース線が選択的に接合される。こ
れは、チップと直接接触するヒートシンクをもつこれら
の実施例で、アース線は、存在するヒートシンクと接合
されるからである。図1および図2に示される、すなわち
しっかりした中心プレートおよび中心プレートの下に取
り付けられるヒートシンクをもつ実施例では、ヒートシ
ンクが所定の位置に固定される前にアース線が接合さ
れ、接合の間、機械的支持面は、直接接合ツールによっ
て得られる。
【００４０】
【発明の効果】本発明によれば、半導体装置のチップお
よびリードをパッケージ樹脂に封止する際、リードフレ
ームの中心プレートのワイヤが接合されるところに生じ
やすいひび、亀裂等の欠陥のリスクを最小限にすること
ができる。
【００４１】本発明によれば、パッケージ樹脂とリード
フレームとの間の接着力の損失による剥離のリスクを低
減することができる。
【図面の簡単な説明】
【図１】この発明に従う装置の一部分を非常に概略的に
示す図。
【図２】図1に示されるタイプのこの発明に従う装置の
リードフレームをより完全に示す図。
【図３】この発明に従う装置の別の形態を示す図。
【図４】この発明に従う装置の別の形態を示す図。
【図５】この発明に従う装置のリードフレームの別の形
態を部分的に示す図。
【符号の説明】
１ チップ ２ リードフレーム ３ 中心プレート ４ ストラップ ５ 接続リード ６ 周縁の領域 ７ 貫通路 ８ パッド ９ 内部接続ワイヤ １０,１１ アース線 ２１ パッケージ樹脂
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１０年６月１９日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】封止パッケージの内部に、集積回路を形成
    するチップを収容する中心プレートおよび中心プレート
    の周りに配置され、パッケージの外に突出する複数の接
    続リードをもつリードフレームと、一端が中心プレート
    に接合されるものを含む複数の内部接続ワイヤと、を備
    える半導体装置であって、 上記中心プレートは、上記中心プレートの周縁の領域に
    作られるいくつかの貫通路を有し、これら貫通路の各々
    は、上記接続リードのほぼ延長上に位置し、上記中心プ
    レートに接合される上記内部接続ワイヤの上記一端は、
    上記貫通路の少なくともいくつかの近くに位置すること
    を特徴とする半導体装置。
  2. 【請求項２】上記中心プレートに接合される、上記内部
    接続ワイヤのいくつかの上記一端は、上記貫通路の少な
    くともいくつかのほぼ間に位置することを特徴とする、
    上記請求項１記載の半導体装置。
  3. 【請求項３】一端が中心プレートに接合される上記内部
    接続ワイヤは、上記チップまたは上記接続リードに接合
    される他端をもち、上記内部接続ワイヤは、上記チップ
    を上記接続リードのいくつかに直接接続し、上記貫通路
    の少なくともいくつかの上に少なくとも部分的に重なる
    他のワイヤを含むことを特徴とする、上記請求項１また
    は上記請求項２記載の半導体装置。
  4. 【請求項４】上記貫通路は、それらの外周全体が囲まれ
    ていることを特徴とする、上記請求項１ないし上記請求
    項３のいずれかに記載の半導体装置。
  5. 【請求項５】上記チップは、上記リードフレームの上記
    中心プレートに取り付けられ、上記装置はさらに、上記
    中心プレートの上記チップを収容する面と反対の面に取
    り付けられるヒートシンクを含み、上記貫通路を含む上
    記周縁の領域は、上記ヒートシンクの外側境界を越えて
    拡張することを特徴とする、上記請求項４記載の半導体
    装置。
  6. 【請求項６】上記貫通路は、上記中心プレートの周縁で
    外方に開いていることを特徴とする、上記請求項１ない
    し上記請求項３のいずれかに記載の半導体装置。
  7. 【請求項７】上記チップは、上記リードフレームの上記
    中心プレートに接着接合され、上記貫通路を含む上記中
    心プレートの上記周縁の領域は、接着剤がないように選
    ばれる少なくともあらかじめ決められた距離だけ、上記
    チップの外周から離して配置されることを特徴とする、
    上記請求項１ないし上記請求項６のいずれかに記載の半
    導体装置。
  8. 【請求項８】上記リードフレームの上記中心プレート
    は、環状であり、中心開口部をもち、上記装置はさら
    に、上記中心プレートのリングを支持するヒートシンク
    を含み、上記チップは、上記中心プレートの上記中心開
    口部の中に収容され、上記ヒートシンクに取り付けら
    れ、上記ヒートシンクの外側境界は、上記中心プレート
    のリングのエッジまで拡張して、上記貫通路の間にある
    リングの領域を支持することを特徴とする、上記請求項
    ６記載の半導体装置。
  9. 【請求項９】上記リードフレームの上記接続リードは、
    パッケージの内側に位置するそれらの一部に切り取りを
    もつことを特徴とする、上記請求項１ないし上記請求項
    ８のいずれかに記載の半導体装置。
  10. 【請求項１０】上記リードフレームは、上記貫通路を含
    む上記中心プレートの上記周縁の領域および上記接続リ
    ードの一部を被覆する、銀の周縁の環状の堆積を含むこ
    とを特徴とする、上記請求項１ないし上記請求項９のい
    ずれかに記載の半導体装置。
  11. 【請求項１１】上記リードフレームは、上記中心プレー
    トの角から、上記接続リードのグループの間に延びる延
    長部分を含み、さらに他の貫通路が、これらの延長部分
    にまたはそれらの近くにも設けられ、上記接続ワイヤ
    が、これら他の貫通路の近くに選択的に接合されうるこ
    とを特徴とする、上記請求項１ないし上記請求項１０の
    いずれかに記載の半導体装置。
  12. 【請求項１２】集積回路を形成するチップを収容する中
    心プレートと、中心プレートの周りに配置される複数の
    接続リードと、を有するリードフレームを備える半導体
    装置の内部アース線を接続する方法であって、 複数の貫通路が、上記中心プレートの周縁の領域に作ら
    れ、これら貫通路の各々は、上記リードフレームの上記
    接続リードのほぼ延長上に位置し、上記アース線の一端
    は、上記貫通路の少なくともいくつかの近くに接合され
    る、半導体装置の内部アース線を接続する方法。
  13. 【請求項１３】上記アース線の少なくともいくつかの一
    端は、上記貫通路の少なくともいくつかのほぼ間に接合
    されることを特徴とする、上記請求項１２記載の半導体
    装置の内部アース線を接続する方法。
  14. 【請求項１４】上記貫通路は、それらの外周全体が囲ま
    れていることを特徴とする、上記請求項１２または上記
    請求項１３記載の半導体装置の内部アース線を接続する
    方法。
  15. 【請求項１５】上記貫通路は、上記中心プレートの周縁
    から外方に開くことを特徴とする、上記請求項１２また
    は上記請求項１３記載の半導体装置の内部アース線を接
    続する方法。
  16. 【請求項１６】上記リードフレームは、上記中心プレー
    トのそれぞれの角から上記接続リードのグループの間に
    延びる延長部分をもち、他の貫通路が、これら延長部分
    にまたはそれらの近くにも設けられ、上記アース線が、
    これら他の貫通路の近くに選択的に接合されうることを
    特徴とする、上記請求項１２ないし上記請求項１５のい
    ずれかに記載の半導体装置の内部アース線を接続する方
    法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005191447A (ja) * 2003-12-26 2005-07-14 Renesas Technology Corp 半導体装置およびその製造方法

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3062691B1 (ja) * 1999-02-26 2000-07-12 株式会社三井ハイテック 半導体装置
TW447096B (en) * 2000-04-01 2001-07-21 Siliconware Precision Industries Co Ltd Semiconductor packaging with exposed die
US6249434B1 (en) 2000-06-20 2001-06-19 Adc Telecommunications, Inc. Surface mounted conduction heat sink
JP2002076228A (ja) * 2000-09-04 2002-03-15 Dainippon Printing Co Ltd 樹脂封止型半導体装置
JP4523138B2 (ja) 2000-10-06 2010-08-11 ローム株式会社 半導体装置およびそれに用いるリードフレーム
DE10107552A1 (de) * 2001-02-17 2002-09-05 Atmel Germany Gmbh Leiterstreifenanordnung
JP3436253B2 (ja) * 2001-03-01 2003-08-11 松下電器産業株式会社 樹脂封止型半導体装置およびその製造方法
SG157957A1 (en) * 2003-01-29 2010-01-29 Interplex Qlp Inc Package for integrated circuit die
US8536688B2 (en) * 2004-05-25 2013-09-17 Stats Chippac Ltd. Integrated circuit leadframe and fabrication method therefor
US20070176271A1 (en) * 2006-02-01 2007-08-02 Stats Chippac Ltd. Integrated circuit package system having die-attach pad with elevated bondline thickness
US7977773B1 (en) * 2006-07-17 2011-07-12 Marvell International Ltd. Leadframe including die paddle apertures for reducing delamination
JP5448727B2 (ja) 2009-11-05 2014-03-19 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
US8581382B2 (en) * 2010-06-18 2013-11-12 Stats Chippac Ltd. Integrated circuit packaging system with leadframe and method of manufacture thereof
CN112216658A (zh) * 2019-07-10 2021-01-12 恩智浦美国有限公司 具有适应各种管芯尺寸的引线框架的半导体器件

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58143558A (ja) * 1982-02-22 1983-08-26 Toshiba Corp 半導体装置
US4862246A (en) * 1984-09-26 1989-08-29 Hitachi, Ltd. Semiconductor device lead frame with etched through holes
JPS62112356A (ja) * 1985-11-11 1987-05-23 Furukawa Electric Co Ltd:The リ−ドフレ−ム
JPH07120743B2 (ja) * 1988-07-07 1995-12-20 株式会社三井ハイテック 半導体装置用リードフレーム
US5291060A (en) * 1989-10-16 1994-03-01 Shinko Electric Industries Co., Ltd. Lead frame and semiconductor device using same
JPH0437050A (ja) * 1990-05-31 1992-02-07 Hitachi Ltd 樹脂封止型半導体装置
US5202288A (en) * 1990-06-01 1993-04-13 Robert Bosch Gmbh Method of manufacturing an electronic circuit component incorporating a heat sink
DE4021871C2 (de) * 1990-07-09 1994-07-28 Lsi Logic Products Gmbh Hochintegriertes elektronisches Bauteil
US5200809A (en) * 1991-09-27 1993-04-06 Vlsi Technology, Inc. Exposed die-attach heatsink package
JPH05121632A (ja) * 1991-10-25 1993-05-18 Nec Corp 半導体装置
JPH05152488A (ja) * 1991-11-30 1993-06-18 Nec Corp 樹脂封止型半導体装置
US5376756A (en) * 1991-12-20 1994-12-27 Vlsi Technology, Inc. Wire support and guide
JPH05243474A (ja) * 1992-02-28 1993-09-21 Toshiba Corp 半導体装置
JPH06120374A (ja) * 1992-03-31 1994-04-28 Amkor Electron Inc 半導体パッケージ構造、半導体パッケージ方法及び半導体パッケージ用放熱板
US5387554A (en) * 1992-09-10 1995-02-07 Vlsi Technology, Inc. Apparatus and method for thermally coupling a heat sink to a lead frame
US5397917A (en) * 1993-04-26 1995-03-14 Motorola, Inc. Semiconductor package capable of spreading heat
JPH06334105A (ja) * 1993-05-24 1994-12-02 Shinko Electric Ind Co Ltd 多層リードフレーム
US5430331A (en) * 1993-06-23 1995-07-04 Vlsi Technology, Inc. Plastic encapsulated integrated circuit package having an embedded thermal dissipator
US5489805A (en) * 1993-12-29 1996-02-06 Intel Corporation Slotted thermal dissipater for a semiconductor package
DE69531126T2 (de) * 1994-04-22 2004-05-06 Nec Corp. Trägerelement für Kühlvorrichtung und elektronisches Gehäuse mit einem solchen Element
KR0128164B1 (ko) * 1994-06-21 1998-04-02 황인길 반도체 패키지용 범용 히트스프레더
JPH0878605A (ja) * 1994-09-01 1996-03-22 Hitachi Ltd リードフレームおよびそれを用いた半導体集積回路装置
US5859477A (en) * 1995-07-10 1999-01-12 International Packaging And Assembly Corporation Apparatus for encapsulating IC packages with diamond substrate thermal conductor
US5683944A (en) * 1995-09-01 1997-11-04 Motorola, Inc. Method of fabricating a thermally enhanced lead frame
US5672547A (en) * 1996-01-31 1997-09-30 Industrial Technology Research Institute Method for bonding a heat sink to a die paddle
JP3168901B2 (ja) * 1996-02-22 2001-05-21 株式会社日立製作所 パワー半導体モジュール
US5872395A (en) * 1996-09-16 1999-02-16 International Packaging And Assembly Corporation Bent tip method for preventing vertical motion of heat spreaders during injection molding of IC packages
US5869883A (en) * 1997-09-26 1999-02-09 Stanley Wang, President Pantronix Corp. Packaging of semiconductor circuit in pre-molded plastic package
US5929514A (en) * 1998-05-26 1999-07-27 Analog Devices, Inc. Thermally enhanced lead-under-paddle I.C. leadframe

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005191447A (ja) * 2003-12-26 2005-07-14 Renesas Technology Corp 半導体装置およびその製造方法
JP4570868B2 (ja) * 2003-12-26 2010-10-27 ルネサスエレクトロニクス株式会社 半導体装置

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