JPH11354747A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPH11354747A
JPH11354747A JP10164500A JP16450098A JPH11354747A JP H11354747 A JPH11354747 A JP H11354747A JP 10164500 A JP10164500 A JP 10164500A JP 16450098 A JP16450098 A JP 16450098A JP H11354747 A JPH11354747 A JP H11354747A
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Abstract

(57)【要約】 【課題】メモリセルにおけるシリンダ型蓄積電極の側壁
部と底部の各膜厚をそれぞれ独立に決定でき、各膜厚を
異なるものにすることを可能にする。 【解決手段】下層層間絶縁膜１０３の上に形成した絶縁
膜１０７の蓄積電極１１０の形成予定領域に下層層間絶
縁膜１０３に達する開口部を設け、該開口部内に多結晶
シリコンをその最上面が絶縁膜１０７の最上面よりも低
くなるように形成する。絶縁膜１０７の内側側壁部にの
み酸化膜１０９ａを形成し、この酸化膜１０９ａをマス
クとして多結晶シリコンをエッチングし、エッチングさ
れずに残る多結晶シリコンの膜厚が酸化膜の膜厚１０９
ａと異なるようにする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置及び
その製造方法に関し、特に、円筒形状の蓄積電極を有す
る半導体記憶装置及びその製造方法に関する。
【０００２】
【従来の技術】高集積半導体メモリ（または、ＤＲＡ
Ｍ）用メモリセルのうち、１つのトランジスタと１つの
キャパシタから構成されるメモリセル（以下「メモリセ
ル」と略す）は、構成要素が少なく、かつ、メモリセル
面積の縮小が容易であるため、広く使われている。
【０００３】メモリセルから得られる出力電圧はメモリ
セル内のキャパシタ（容量）の値に比例するため、メモ
リセルを小型化、高集積化する場合であっても、安定な
動作を保証するためには、そのキャパシタ値（容量値）
を十分に大きくする必要がある。このようなキャパシタ
値（容量値）を大きくしたメモリセル用キャパシタとし
て、特開平５−２１８３３２号公報、特開平６−１５１
７４７号公報、特開平８−１５３８５８号公報及び特開
平８−３１６４３５号公報において開示されているよう
に、円筒形状（シリンダ）を有する蓄積電極構造を有し
たキャパシタがある。
【０００４】図１２乃至１５は、特開平５−２１８３３
２号公報に示された、円筒形状（シリンダ）を有する蓄
積電極を用いたメモリセル構造とシリンダ型蓄積電極の
製造方法を示している。
【０００５】以下、このシリンダ型蓄積電極の製造方法
を図１２乃至１５を参照して説明する。
【０００６】先ず、図１２に示すように、通常の半導体
装置の製造方法に従い、半導体基板１０上にトランジス
タ及びキャパシタを形成する。この段階における半導体
装置の表面は下層層間絶縁膜１１で覆われている。
【０００７】次いで、下層層間絶縁膜１１の上に窒化膜
１２と酸化膜１３とを順次積層し、これら二つの膜から
なる絶縁膜層１４を形成する。この後、図１３に示すよ
うに、絶縁膜層１４の蓄積電極の形成予定領域において
下層層間絶縁膜１１に達する開口部１５を設ける。
【０００８】次いで、図１４に示すように、開口部１５
の内壁表面及び底面上に薄い多結晶シリコン膜１６を形
成する。この多結晶シリコン膜１６の膜厚は、開口部１
５を完全に埋めこむことがなく、かつ、シリンダ型蓄積
電極の側壁の膜厚として充分なものに設定する。多結晶
シリコン膜１６をこのように形成することにより、多結
晶シリコン膜１６の内部に凹部１６ａが形成される。こ
の凹部１６ａは酸化膜１７で埋め込まれる。
【０００９】次いで、酸化膜１４の上に形成された多結
晶シリコン１６ｂ（破線で示す）をドライエッチング技
術によりエッチバックし、除去する。この後、酸化膜１
４をエッチングにより除去する。
【００１０】このようにして、シリンダ型蓄積電極１８
が得られる。さらに、図１５に示すように、容量プレー
ト（対向電極）１９でシリンダ型蓄積電極１８を覆う。
このようにして形成されたシリンダ型蓄積電極１８にお
いては、容量膜としてのシリンダ型蓄積電極１８の側壁
の外側表面２０と容量プレート（対向電極）１９とによ
り、容量Ｃが形成されている。
【００１１】
【発明が解決しようとする課題】このシリンダ型蓄積電
極１８においては、シリンダの外壁表面と内壁表面とが
容量を形成するための有効領域として使用できるため、
直方体ブロック状の蓄積電極と比較して、容量の増大が
容易である。
【００１２】しかしながら、従来のシリンダ型蓄積電極
１８は、シリンダを構成する側壁部の構造上の安定性に
関する問題を有していた。すなわち、シリンダを構成す
る側壁部がその形成後の製造プロセスにおいて倒壊する
ことがあり、この構造的な不安定性が半導体記憶装置の
製造プロセスを円滑に実施する際の阻害要因となってい
た。
【００１３】逆に、構造上の安定性を求めて、シリンダ
型蓄積電極１８の側壁部を構成する多結晶シリコン膜の
膜厚を厚くすると、シリンダの側壁部の内周面の表面積
が小さくなり、容量値が小さくなってしまうという問題
が生じる。
【００１４】このような問題が生じるのは、従来のシリ
ンダ型蓄積電極１８においては、シリンダ型蓄積電極１
８を構成する側壁部の膜厚と底部の膜厚とが同じになっ
ていたためである。すなわち、図１４に示すように、従
来のシリンダ型蓄積電極１８の製造方法においては、同
一の過程で絶縁膜１４の開口部１５内に多結晶シリコン
膜１６を形成していたため、多結晶シリコン膜１６の膜
厚、すなわち、シリンダの側壁部の膜厚と底部の膜厚と
は一定にしかならなかった。
【００１５】このため、メモリセルの面積を縮小しなけ
ればならないときには、必然的に、側壁部が相互に接触
しないように、側壁部の膜厚を薄くすることが必要であ
った。側壁部の膜厚と底部の膜厚とは常に同一であるた
め、側壁部の膜厚を薄くすると、それにつれて底部の膜
厚も薄くなってしまい、シリンダ型蓄積電極の構造的な
安定性を欠くことになる。
【００１６】特に、側壁部と底部の接続部分における膜
厚が薄くなるため、この接続部分において側壁部が底部
から脱落しやすくなっていた。
【００１７】本発明はこのような従来のシリンダ型蓄積
電極における問題点に鑑みてなされたものであり、シリ
ンダ型蓄積電極を構成する側壁部と底部の各膜厚をそれ
ぞれ独立に決定することができ、ひいては、各膜厚を異
なるものにすることができるような、シリンダ型蓄積電
極を有する半導体記憶装置及びその製造方法を提供する
ことを目的とする。
【００１８】
【課題を解決するための手段】この目的を達成するた
め、本発明のうち、請求項１は、一つのトランジスタと
一つのキャパシタとからなるメモリセルを有し、円筒形
状の蓄積電極を有する半導体記憶装置において、円筒形
状の蓄積電極を構成する側壁部の膜厚と底部の膜厚とが
相互に異なるように形成されていることを特徴とする半
導体記憶装置を提供する。
【００１９】この半導体記憶装置は、例えば、請求項２
に記載されているように、円筒形状の蓄積電極を構成す
る底部の膜厚が側壁部の膜厚よりも大きくなるように形
成することができる。
【００２０】このように、シリンダ型蓄積電極の底部の
膜厚を側壁部の膜厚よりも厚くすることによって、側壁
部の倒壊や脱落の危険性を大幅に低下させることがで
き、構造上の安定性が増し、さらには、容量増大効果の
大きい半導体記憶装置を実現することができる。
【００２１】シリンダ型蓄積電極の底部の膜厚を側壁部
の膜厚よりも厚くすることができるのは、後述するよう
に、本発明に係る半導体記憶装置においては、従来のシ
リンダ型蓄積電極とは異なり、シリンダ型蓄積電極の底
部と側壁部とはそれぞれ独立に形成されるため、底部及
び側壁部の膜厚はそれぞれ独立に決定することができる
ためである。
【００２２】また、請求項３に記載されているように、
側壁部の膜厚は底部に向かうに従って大きくなるように
テーパ状に設定することが好ましい。
【００２３】このように底部に近いほど膜厚が大きくな
るように側壁部の膜厚を設定すると、側壁部の最下位置
における膜厚が最も大きくなる。従って、シリンダ型蓄
積電極の側壁部と底部との接合部分が大きくなり、ひい
ては、接合強度が大きくなり、側壁部が底部との接続部
分において脱落するという構造的不安定性を解消するこ
とができる。
【００２４】請求項４に記載されているように、側壁部
の外側表面は、側壁部の周囲に形成される容量プレート
に対して、全て露出させることが好ましい。
【００２５】このように構成することにより、下層層間
絶縁膜上に絶縁膜を残したままの状態と比較して、容量
膜としての側壁部の外側表面の表面積が増大するので、
容量増大を図ることができる。
【００２６】本発明のうち、請求項５は、一つのトラン
ジスタと一つのキャパシタとからなるメモリセルを有
し、円筒形状の蓄積電極を有する半導体記憶装置の製造
方法において、下層層間絶縁膜の上に形成した絶縁膜の
蓄積電極の形成予定領域に下層層間絶縁膜に達する少な
くとも一つの開口部を設ける第一の過程と、開口部内に
多結晶シリコンをその最上面が絶縁膜の最上面よりも低
くなるように形成する第二の過程と、絶縁膜及び多結晶
シリコンを覆う酸化膜を形成する第三の過程と、酸化膜
をエッチバックし、絶縁膜の側壁部にのみ酸化膜を残す
第四の過程と、酸化膜をマスクとして多結晶シリコンを
エッチングし、エッチングされずに残る多結晶シリコン
の膜厚が酸化膜の膜厚と異なるようにする第五の過程
と、からなる半導体記憶装置の製造方法を提供する。
【００２７】本製造方法によれば、シリンダ型蓄積電極
の側壁部の膜厚は、絶縁膜の側壁部にのみ残された酸化
膜の厚さにより決定される。一方、シリンダ型蓄積電極
の底部の膜厚は、多結晶シリコンのエッチング条件に従
って決定される。このように、シリンダ型蓄積電極の側
壁部と底部の各膜厚は異なるファクターに従って決定さ
れるので、従来のシリンダ型蓄積電極のように側壁部と
底部の膜厚が常に同一になることはなく、各膜厚を任意
に決定することができる。
【００２８】このため、請求項６に記載されているよう
に、第五の過程において、エッチングされずに残る多結
晶シリコンの膜厚が酸化膜の膜厚よりも大きくなるよう
にすることができる。
【００２９】このように、シリンダ型蓄積電極の底部の
膜厚を側壁部の膜厚よりも厚くすることによって、側壁
部の倒壊や脱落の危険性を大幅に低下させることがで
き、構造上の安定性が増し、さらには、容量増大効果の
大きい半導体記憶装置を実現することができる。
【００３０】上述の半導体記憶装置製造方法における第
二の過程は、例えば、請求項７に記載されているよう
に、開口部内に多結晶シリコンを埋め込む過程と、多結
晶シリコンをその最上面が絶縁膜の最上面よりも低くな
るようにエッチバックする過程と、から構成することが
できる。 また、シリンダ型蓄積電極の底部の膜厚を決
定する多結晶シリコンのエッチング条件として最も容易
なものは、請求項８に記載されているように、多結晶シ
リコンのエッチング時間を制御することである。
【００３１】さらに、請求項９に記載されているよう
に、多結晶シリコンのエッチングに際しては、側壁部の
膜厚が底部に向かうに従って大きくなるように、多結晶
シリコンをテーパ状にエッチングすることが好ましい。
【００３２】このように底部に近いほど膜厚が大きくな
るように側壁部の膜厚を設定すると、側壁部の最下位置
における膜厚が最も大きくなる。従って、シリンダ型蓄
積電極の側壁部と底部との接合部分が大きくなり、ひい
ては、接合強度が大きくなり、側壁部が底部との接続部
分において脱落するという構造的不安定性を解消するこ
とができる。
【００３３】また、請求項１０に記載されているよう
に、上述の半導体記憶装置製造方法は、絶縁膜を下層層
間絶縁膜が露出するまで全て除去する第六の過程を備え
ることができる。
【００３４】このように構成することにより、下層層間
絶縁膜上に絶縁膜を残したままの状態と比較して、容量
膜としての側壁部の外側表面の表面積が増大するので、
容量増大を図ることができる。
【００３５】
【発明の実施の形態】図８に、本発明に係る半導体記憶
装置の一実施形態の断面図を示す。図８においては、説
明を単純化するために、メモリセルの構成要素であるス
イッチ用トランジスタ及びビット線等は省略し、蓄積電
極と接続される一方のソース・ドレイン領域のみを示し
ている。
【００３６】本実施形態に係る半導体記憶装置において
は、図８に示すように、シリコン基板１０１に形成され
た一方のソース・ドレイン領域１０２は、層間絶縁膜１
０３に形成され、かつ、埋め込みポリシリコン１０６で
埋設されている容量コンタクト孔１０５を介して、蓄積
電極１１０と電気的に接続されている。蓄積電極１１０
はシリンダ形状を有しており、シリンダの底部の膜厚ｄ
は、その側壁部の膜厚ｔよりも厚くなっている。
【００３７】このように、シリンダ型蓄積電極の底部の
膜厚ｄを側壁部の膜厚ｔよりも厚くすることによって、
側壁部の倒壊や脱落の危険性を大幅に低下させることが
できる。
【００３８】また、図１０に示すように、シリンダ型蓄
積電極１１０の側壁部の膜厚は底部に向かうに従って大
きくなるようにテーパ状に設定することも可能である。
【００３９】このような構成により、シリンダ型蓄積電
極の側壁部と底部との接合面積、ひいては、接合強度を
大きくすることができ、側壁部が底部との接続部分にお
ける側壁部の脱落を防止することができる。
【００４０】また、図１０に示した下層層間絶縁膜１０
３上の絶縁膜１０４を全て除去し、図１１に示すよう
に、シリンダ型蓄積電極１１０の側壁部の外側表面が、
側壁部の周囲に形成される容量プレートに対して、全て
露出しているようにすることもできる。
【００４１】このように構成することにより、容量膜と
しての側壁部の外側表面の表面積が増大するので、本半
導体記憶装置の容量増大を図ることができる。
【００４２】次いで、上述の実施形態に係るシリンダ型
蓄積電極を有する半導体記憶装置の製造方法を以下に述
べる。
【００４３】先ず、図１に示すように、Ｐ型シリコン基
板１０１にｎ型不純物を導入し、ソース・ドレイン領域
１０２を形成する。次いで、例えばＣＶＤ法を用いて、
Ｐ型シリコン基板１０１上に下層層間絶縁膜１０３とし
てのシリコン酸化膜を堆積させる。
【００４４】続いて、通常のリソグラフィー技術及びド
ライエッチング技術を用いて、容量コンタクト孔１０５
を下層層間絶縁膜１０３に開口させる。次いで、ｎ型不
純物が導入されたポリシリコンを下層層間絶縁膜１０３
上の全体にＣＶＤ法で成膜した後、ドライエッチング技
術を用いてエッチバックし、容量コンタクト孔１０５内
に埋めこみポリシリコン１０６を形成する。
【００４５】次に、図２に示すように、ＣＶＤ法を用い
て、下層層間絶縁膜１０３上にシリコン窒化膜１０４を
形成する。
【００４６】その後、例えばＣＶＤ法を用いて、酸化膜
を形成する。次いで、通常のリソグラフィー技術及びド
ライエッチング技術を用いて、この酸化膜に埋め込みポ
リシリコン１０６が露出するように開口部１０７ａを形
成する。以後、酸化膜はスペーサ酸化膜１０７として用
いられる。
【００４７】続いて、図４に示すように、例えば、ＣＶ
Ｄ法を用いて、ｎ型不純物が導入されたポリシリコンを
開口部１０７ａが完全に埋め込まれるように堆積させ
る。次いで、ドライエッチングにより、ポリシリコンの
エッチバックを行い、スペーサ酸化膜１０７の最上面よ
りも低い位置にその最上面が位置するように、ポリシリ
コン１０８を形成する。
【００４８】続いて、図５に示すように、例えばＣＶＤ
法を用いて、シリコン酸化膜１０９をスペーサー酸化膜
１０７及びポリシリコン１０８の全面に形成する。スペ
ーサー酸化膜１０７の内側側壁部上に形成されているシ
リコン酸化膜１０９の膜厚Ｔが、後に形成されるシリン
ダ型蓄積電極の側壁部の膜厚をほぼ決定する。このた
め、シリコン酸化膜１０９の膜厚Ｔが所望の厚さになる
ように、シリコン酸化膜１０９の膜厚を設定する。
【００４９】さらに、図６に示すように、ドライエッチ
ングにより、シリコン酸化膜１０９がスペーサ酸化膜１
０７の側壁部分にのみ残置されるようにエッチバックを
施し、スペーサー酸化膜１０７及びポリシリコン１０８
上のシリコン酸化膜１０９を除去する。
【００５０】こうして得られたシリコン酸化膜１０９ａ
をエッチングマスクとして、図７に示すように、ドライ
エッチング技術により、ポリシリコン１０８を異方性エ
ッチングし、シリンダ内部開口１１３を形成する。これ
によって、ほぼ垂直な側壁部を有する蓄積電極１１０が
形成される。ポリシリコン１０８の異方性エッチングに
際しては、蓄積電極１１０の側壁部の膜厚ｔ（図８参
照）よりも、底部の膜厚ｄ（図８参照）の方が厚くなる
ように、エッチング時間を設定する。
【００５１】この後、希弗酸などの溶液を用いて、酸化
膜スペーサ１０７とシリコン酸化膜１０９ａとをエッチ
ング除去する。これにより、図８に示すように、シリン
ダ形状を有する蓄積電極１１０が形成される。このシリ
ンダ型蓄積電極１１０においては、底部の膜厚ｄの方が
側壁部の膜厚ｔよりも大きくなっている。
【００５２】続いて、このシリンダ型蓄積電極１１０を
ランプ加熱により窒化する。さらに、ＣＶＤ法によりシ
リコン窒化膜を全面に形成した後、熱酸化を行って、シ
リコン窒化膜と酸化膜との積層膜からなる容量絶縁膜１
１１をシリンダ型蓄積電極１１０の周囲に、及び、シリ
コン窒化膜１０４上に形成する。
【００５３】さらに、ｎ型不純物が導入されたポリシリ
コンを成長させることにより、図９に示すように、容量
プレート１１２が形成される。
【００５４】本半導体記憶装置の容量は、シリンダ型蓄
積電極１１０、容量絶縁膜１１１及び容量プレート１１
２から構成される。
【００５５】本実施形態に係る半導体記憶装置の製造方
法によれば、シリンダ型蓄積電極１１０の側壁部の膜厚
ｔは、スペーサー酸化膜１０７の内側側壁部にのみ残さ
れた酸化膜１０９ａの厚さにより決定される。一方、シ
リンダ型蓄積電極１１０の底部の膜厚ｄは、ポリシリコ
ン１０８のエッチング条件、例えば、エッチング時間に
従って決定される。
【００５６】従来のシリンダ型蓄積電極の製造方法にお
いては、シリンダ型蓄積電極の側壁部及び底部は同一工
程で形成されていたため、それらの膜厚はエッチング条
件に従って一意に決定されていた。すなわち、従来のシ
リンダ型蓄積電極においては、側壁部と底部の膜厚は常
に同一に形成されていた。
【００５７】これに対して、本実施形態に係る半導体記
憶装置の製造方法によれば、上述のように、シリンダ型
蓄積電極１１０の側壁部と底部の各膜厚は異なるファク
ターに従って決定されるので、各膜厚を任意に決定する
ことができる。
【００５８】従って、シリンダ型蓄積電極１１０の底部
の膜厚ｄを側壁部の膜厚ｔよりも大きく形成することが
可能である。このように、シリンダ型蓄積電極の底部の
膜厚を側壁部の膜厚よりも厚くすることによって、側壁
部の倒壊や脱落の危険性を大幅に低下させることがで
き、シリンダ型蓄積電極の構造上の安定性を増すことが
できる。
【００５９】なお、上述の実施形態においては、容量絶
縁膜１１１として窒化膜と酸化膜の積層膜を例示した
が、タンタル酸化膜を用いた、いわゆる高誘電率膜を用
いることもできる。
【００６０】上述の実施形態は種々の変更が可能であ
る。以下に、変更例を示す。図７に示したようにポリシ
リコン１０８をエッチングし、シリンダ内部開口１１３
を形成する際に、そのエッチング条件を、ポリシリコン
１０８がテーパ状にエッチングされるように、設定する
ことができる。このようなエッチング条件の下にポリシ
リコン１０８をエッチングすることにより、シリンダの
内側側壁部に図１０に示すようなテーパを形成すること
ができる。
【００６１】シリンダ型蓄積電極１１０の側壁部の内側
表面をテーパ状に形成することにより、側壁部と底部と
の間の接合面積を大きくすることができ、ひいては、シ
リンダ型蓄積電極１１０の側壁部の構造安定性を増すこ
とができる。
【００６２】この場合、上述の実施例よりも容量の増大
効果は低くなるが、シリンダ型蓄積電極１１０の高さを
より高く設定することにより、所望の容量値を確保する
ことが可能である。
【００６３】また、図１１に示すように、下層層間絶縁
膜１０３上に形成されているシリコン窒化膜１０４をド
ライエッチング、または、リン酸を用いたエッチングに
より、除去し、シリンダ型蓄積電極１１０の側壁部の外
側表面を全て露出させるようにしてもよい。
【００６４】このように構成することにより、下層層間
絶縁膜１０３上にシリコン窒化膜１０４を残したままの
状態（例えば、図１０参照）と比較して、容量膜として
の側壁部の外側表面の表面積を増大させることができる
ので、本半導体記憶装置の容量増大を図ることができ
る。
【００６５】また、図１１に示した構造においては、水
素を通しにくいシリコン窒化膜１０４をシリンダ型蓄積
電極１１０の底部から除去することにより、デバイス
（メモリセル）形成時のエッチングなどにより発生した
界面準位を除去する水素処理が有効に施され、メモリの
保持特性を改善することができるといった副次的効果を
得ることもできる。
【００６６】
【発明の効果】メモリセル面積を縮小する場合には、シ
リンダ型蓄積電極のシリンダを構成する側壁部の膜厚を
小さくしなければならない。これは、シリンダの内部開
口径が小さくなり、容量増大効果が薄れることを防止す
るとともに、シリンダの側壁が相互に接触し、内壁部が
容量確保のための有効領域として機能しないことを防止
するためである。
【００６７】本発明に係る半導体記憶装置又はその製造
方法によれば、シリンダ型蓄積電極を構成する側壁部の
膜厚と底部の膜厚を独立に決定することができ、ひいて
は、底部の膜厚を側壁部の膜厚よりも厚く構成すること
ができる。このため、側壁部の倒壊や脱落の危険がな
く、構造的に安定であり、かつ、容量増大効果の高いシ
リンダ型蓄積電極を得ることができる。
【図面の簡単な説明】
【図１】本発明に係る半導体記憶装置の製造方法の一実
施形態における一過程を示す半導体記憶装置の断面図で
ある。
【図２】本発明に係る半導体記憶装置の製造方法の一実
施形態における一過程を示す半導体記憶装置の断面図で
ある。
【図３】本発明に係る半導体記憶装置の製造方法の一実
施形態における一過程を示す半導体記憶装置の断面図で
ある。
【図４】本発明に係る半導体記憶装置の製造方法の一実
施形態における一過程を示す半導体記憶装置の断面図で
ある。
【図５】本発明に係る半導体記憶装置の製造方法の一実
施形態における一過程を示す半導体記憶装置の断面図で
ある。
【図６】本発明に係る半導体記憶装置の製造方法の一実
施形態における一過程を示す半導体記憶装置の断面図で
ある。
【図７】本発明に係る半導体記憶装置の製造方法の一実
施形態における一過程を示す半導体記憶装置の断面図で
ある。
【図８】本発明に係る半導体記憶装置の製造方法の一実
施形態における一過程を示す半導体記憶装置の断面図で
ある。
【図９】本発明に係る半導体記憶装置の製造方法の一実
施形態における一過程を示す半導体記憶装置の断面図で
ある。
【図１０】本発明に係る半導体記憶装置の製造方法の一
実施形態の変形例を示す半導体記憶装置の断面図であ
る。
【図１１】本発明に係る半導体記憶装置の製造方法の一
実施形態の変形例を示す半導体記憶装置の断面図であ
る。
【図１２】従来の半導体記憶装置の製造方法における一
過程を示す半導体記憶装置の断面図である。
【図１３】従来の半導体記憶装置の製造方法における一
過程を示す半導体記憶装置の断面図である。
【図１４】従来の半導体記憶装置の製造方法における一
過程を示す半導体記憶装置の断面図である。
【図１５】従来の半導体記憶装置の製造方法における一
過程を示す半導体記憶装置の断面図である。
【符号の説明】
１０ 半導体基板 １１ 下層層間絶縁膜 １２ 窒化膜 １３ 酸化膜 １４ 絶縁膜層 １５ 開口部 １６ 多結晶シリコン膜 １７ 酸化膜 １８ シリンダ型蓄積電極 １９ 容量プレート １０１ Ｐ型半導体基板 １０２ ソース・ドレイン領域 １０３ 下層層間絶縁膜 １０４ シリコン窒化膜 １０５ 容量コンタクト孔 １０６ 埋込ポリシリコン １０７ スペーサ酸化膜 １０８ ポリシリコン １０９ シリコン酸化膜 １１０ シリンダ型蓄積電極 １１１ 容量絶縁膜 １１２ 容量プレート

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 一つのトランジスタと一つのキャパシタ
    とからなるメモリセルを有し、円筒形状の蓄積電極を有
    する半導体記憶装置において、 前記円筒形状の蓄積電極を構成する側壁部の膜厚と底部
    の膜厚とが相互に異なるように形成されていることを特
    徴とする半導体記憶装置。
  2. 【請求項２】 一つのトランジスタと一つのキャパシタ
    とからなるメモリセルを有し、円筒形状の蓄積電極を有
    する半導体記憶装置において、 前記円筒形状の蓄積電極を構成する底部の膜厚が側壁部
    の膜厚よりも大きくなるように形成されていることを特
    徴とする半導体記憶装置。
  3. 【請求項３】 前記側壁部の膜厚は前記底部に向かうに
    従って大きくなるようにテーパ状に設定されていること
    を特徴とする請求項１又は２に記載の半導体記憶装置。
  4. 【請求項４】 前記側壁部の外側表面は、前記側壁部の
    周囲に形成される容量プレートに対して、全て露出して
    いることを特徴とする請求項１乃至３の何れか一項に記
    載の半導体記憶装置。
  5. 【請求項５】 一つのトランジスタと一つのキャパシタ
    とからなるメモリセルを有し、円筒形状の蓄積電極を有
    する半導体記憶装置の製造方法において、 下層層間絶縁膜の上に形成した絶縁膜の前記蓄積電極の
    形成予定領域に前記下層層間絶縁膜に達する少なくとも
    一つの開口部を設ける第一の過程と、 前記開口部内に多結晶シリコンをその最上面が前記絶縁
    膜の最上面よりも低くなるように形成する第二の過程
    と、 前記絶縁膜及び前記多結晶シリコンを覆う酸化膜を形成
    する第三の過程と、 前記酸化膜をエッチバックし、前記絶縁膜の側壁部にの
    み前記酸化膜を残す第四の過程と、 前記酸化膜をマスクとして前記多結晶シリコンをエッチ
    ングし、エッチングされずに残る前記多結晶シリコンの
    膜厚が前記酸化膜の膜厚と異なるようにする第五の過程
    と、 からなる半導体記憶装置の製造方法。
  6. 【請求項６】 前記第五の過程において、エッチングさ
    れずに残る前記多結晶シリコンの膜厚が前記酸化膜の膜
    厚よりも大きくなるように前記多結晶シリコンをエッチ
    ングすることを特徴とする請求項５に記載の半導体記憶
    装置の製造方法。
  7. 【請求項７】 前記第二の過程は、 前記開口部内に前記多結晶シリコンを埋め込む過程と、 前記多結晶シリコンをその最上面が前記絶縁膜の最上面
    よりも低くなるようにエッチバックする過程と、 からなることを特徴とする請求項５又は６に記載の半導
    体記憶装置の製造方法。
  8. 【請求項８】 前記多結晶シリコンのエッチング時間を
    制御することにより、エッチングされずに残る前記多結
    晶シリコンの膜厚が前記酸化膜の膜厚よりも大きくなる
    ようにすることを特徴とする請求項７に記載の半導体記
    憶装置の製造方法。
  9. 【請求項９】 前記側壁部の膜厚が前記底部に向かうに
    従って大きくなるように、前記多結晶シリコンをテーパ
    状にエッチングすることを特徴とする請求項５乃至８の
    何れか一項に記載の半導体記憶装置の製造方法。
  10. 【請求項１０】 前記絶縁膜を前記下層層間絶縁膜が露
    出するまで全て除去する第六の過程を備えることを特徴
    とする請求項５乃至９の何れか一項に記載の半導体記憶
    装置の製造方法。
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