JP4398194B2 - 自己整列型埋込みストラップの接続部の形成 - Google Patents

Description

本発明の分野は、集積回路のプロセスにおける３次元構造、詳細には垂直トランジスタを含むＤＲＡＭセルその他の構造の形成に関するものである。

最新技術のトレンチ・コンデンサ型ＤＲＡＭでは、垂直トランジスタを備えるセルを使用して、一般にコンデンサの上にトランジスタを積み重ねることによってスペースを減らすとともに、パス・トランジスタのスケーリングにかかわる問題を回避する。

トレンチ・コンデンサの中央電極は、トランジスタ・ゲートをも保持するトレンチ内に配置されているので、トランジスタ本体を通る電流経路は、トレンチの外側を横方向に半導体基板内に延びなければならない。

埋込みビットラインを備えるスタック・コンデンサ・セルまたは垂直トランジスタの下の埋込み配線レベルの場合、同様に電流経路は、埋込みビットラインまたは配線レベルを担持するトレンチの外側を横方向に延びなければならない。

基板にドーパントを導入する従来技術の方法は、濃くドーピングされたポリ層（内部電極）から外方拡散させるステップと、基板にドーパントを送るためにウエハを加熱するステップとを含んでいる。寸法が縮小するにつれ、避けることができない製造プロセスの変動により、コンデンサとトランジスタの間の垂直高さの変形の割合がより大きくなる。同時に、グラウンド・ルールが小さな値になると、セル間の横方向間隔をより近づけることが必要となり、信頼性の高い電流経路をもたらすためにドーパント量を増加して外方拡散させることができなくなる。
米国特許第６，４１４，３４７号公報

本発明は、水平および垂直に分離した２つの回路素子間を接触させる３次元電気構造を製作する方法に関する。

本発明の特徴は、開口切欠き部から半導体基板内にドーパントを拡散させ、それによって導電経路を横方向に基板内に延ばすことである。

本発明の別の特徴は、トレンチの側壁に拡散ウインドウを開け、ドーパントを入れて自己整列型導電経路を形成することである。

本発明の別の特徴は、一時的なスペーサを使用して、トレンチ内部に形成されるハードマスクの正しい垂直位置を提供することである。

本発明の別の特徴は、一時的な層を使用して拡散ウインドウを画定し、ドーパントを基板内に拡散させて、垂直トランジスタを有するＤＲＡＭセル内に埋込みストラップの自己整列した延長部を形成することである。

本発明の別の特徴は、拡散ウインドウを形成してドーパントを（単結晶）基板内に拡散させて、垂直トランジスタおよび埋込みビットラインまたは配線レベルを備える基板内にドーパントの自己整列した延長部を形成することである。

図１に、数字１００で概略的に示すＤＲＡＭセルを保持する半導体基板１０の一部の断面を示す。このＤＲＡＭセルは、シリコン、シリコン・ゲルマニウム、ガリウム・ヒ素その他の半導体であるｐ型半導体基板１０内に形成される。便宜上、バルク基板を示すが、本発明はシリコン・オン・インシュレータなどの積層基板でも実施することができる。標準的な慣行に従って、開口側壁および垂直開口軸を有する開口（深いトレンチ）５０が、通常のパッド層２０を貫通して基板１０内に、たとえば約５〜１０ミクロンの深さまでエッチングされ、コンデンサがこのトレンチ内に形成される。

多結晶シリコンの中央電極２０５はコンデンサの一方の電極であり、基板１０が他方の電極である。誘電体２０７はカラーである。一般に、このカラーはトレンチ・コンデンサの上に酸化物で形成する。カラー２０７の下の数字２０１は、上部電極２０５と基板１０の間の誘電体を示す。本発明の本質的な特徴を示す際に、見やすいように図には概略的に示すが、誘電体２０１は誘電体２０７よりも幅がはるかに狭いことが当業者には理解されよう。埋込みビットラインまたは配線レベルの場合、埋込みビットラインまたは配線は、電極２０５に接続されるはずである。たとえば、上部電極と称する電極２０５は、多結晶シリコン（ポリ）またはアモルファス・シリコンから形成し、Ｎ^＋にドーピングする。誘電体２０１は、コンデンサ用誘電体としての使用に適した酸窒化物層またはその他の層である。

垂直トランジスタの下に接合部を形成するための中央電極と基板１０の接続部を埋込みストラップと呼ぶ。埋込みストラップは、図１に示すように電極２０５を深さｄ１まで陥凹させ、湿式または乾式エッチングでカラー２０７を除去し、ポリ２１０でトレンチを充填し、深さｄ２まで陥凹させることによって形成することができる。より一般には、ストラップは、ポリ２０５を深さｄ２まで陥凹させ、カラー酸化物２０７を（湿式エッチングによって）攻撃的にエッチングし、ディボット・ストラップを形成するポリの「ディボット充填」によって作り出される間隙２１２を充填することによって形成する。

図１に、埋込みストラップ２１０の形成後、コンデンサを垂直トランジスタから分離する絶縁体の形成およびトランジスタの形成前のセルを示す。

本発明で対処する問題は、中央電極と、括弧１８０で垂直に示す位置に形成される垂直トランジスタとの間に信頼性の高い導電経路が必要であるというものである。トランジスタ本体の位置を数字１１０で示す。経路が基板１０内に形成される区域を括弧１７０で示す。

ストラップからドーパントを十分に外方拡散させて、垂直ゲート・トランジスタのゲート酸化物との十分なオーバーラップを形成することが必要である。垂直トランジスタがスケーリングするにつれ、ストラップから垂直トランジスタを分離するトレンチ上部の酸化物の厚さが減少し、オーバーラップをもたらすことができる。信頼性を考慮して厚さの減少が制限されるので、ドーパントが垂直方向に十分遠くまで広がらないときは、開路となることがある。

犠牲絶縁体あるいは一時的な絶縁体６２、たとえば酸化物を、開口５０の底部に公称厚さ３０ｎｍで堆積させてある。窒化物（Ｓｉ_３Ｎ_４）スペーサ７２を、層６２の上の開口の壁に公称厚さ１０ｎｍで形成してある。層６２の機能は、シリコン基板１０内にドーパントを拡散させるためにトレンチ側壁の一部を確保することであり、拡散マスクとしても機能するスペーサ７２によって他の位置では拡散が妨げられる。

図２を参照すると、通常の湿式または乾式エッチングで層６２を除去した後の同じ区域を示しており、括弧６４で示す垂直寸法を有する側壁の一部が露出して残る。ドーパント種は、ヒ素またはリンである。スペース６４の高さは、公称５０ｎｍである。斑点をつけた区域１７２は、ドーパントが基板内に拡散した区域を示す。通常の気相拡散プロセスを使用するのが好ましい。ドーピングしたポリの層を堆積させウエハを加熱してドーパントを基板中に打ち込む別のプロセスを使用することもできるはずであるが、ガス・プロセスが好ましいのは、より安価で制御し易いからである。

ドーピングした区域１７２の機能は、埋込みストラップ２１０とトランジスタ本体１１０の間で自己整列結合をもたらすことである。トランジスタ本体は、トレンチの壁に沿って（スペーサ７２の下縁部であった）ＴＴＯ６５の上縁部によって画定される。膜の公差変動がもっとも大きい場合、最終的なトレンチ上部酸化物６５は犠牲膜６２よりも厚くなり、すなわちスペーサ７２の底部に当接する底部切欠き表面を伴う切欠きができ、この切欠き底部表面よりも高いレベルがＴＴＯ上面となることに留意されたい。これにより、ストラップからのドーパントの外方拡散には無関係に、垂直トランジスタのオーバーラップが保証される。

トランジスタ本体はその高さで画定される。というのは、スペーサ７２がなくなった後のスペース内でゲート酸化物が成長し、トランジスタのゲートがＴＴＯとゲート酸化物の間に残されたスペースに共形に堆積するからであり、トランジスタ本体の下縁部は、拡散ウインドウの上部と自己整列する。このように、スペース６４を通って拡散したドーパントが、埋込みストラップとトランジスタ本体の間に電流経路をもたらすドーピングされた区域を形成する。区域１７２を下部トランジスタ電極と称することができるのは、それが下側側面でトランジスタ本体に隣接しているからである。ドーパントは垂直にも水平にも拡散し、それによってウインドウ６４の縁部を超えて小さな垂直延長部が存在することが当業者には理解されよう。この区域はセルの内部であり外部との接触は行われないので、下部電極と埋込みストラップへの導電経路とを区別するかどうかの違いはなく、それらは結合する。

その結果、本発明のプロセスにより、中央電極２０５とＤＲＡＭセル１００のパス・トランジスタとの間で信頼性の高い接続がもたらされる。

拡散後、最後の絶縁層、一般にトレンチ上部酸化物６５と称する層を堆積させ、スペーサ７２を除去する。最後のトレンチ上部酸化物は、共形（でそのためスペーサ７２の下の間隙を充填する）の通常のＬＰＴＥＯＳ酸化物と、共形ではないＨＤＰ（高密度プラズマ）酸化物との組合せとすることができることに留意されたい。次いで、図３に示すような切欠きを備える構造を提供するようにスペーサ７２自体を除去する前に、スペーサ７２の側壁上の酸化物を除去する。垂直トランジスタ１００を完成させる準備として、トレンチの壁上に厚さ４〜６ｎｍの熱ゲート酸化物層１８２を成長させる。その結果を図３に示す。スペース６４を通って拡散したドーパントは、トランジスタの下部電極として機能する。トランジスタ本体は、ゲート酸化物の起点となるところ、すなわちＴＴＯ６５のシリコンと接触する部分の上縁部が起点である。切欠きは層６５の両側にあり、ゲート酸化物と比べてスペーサの厚さが厚いことを示すとともに、層６５の厚さが決定的に重要ではないことも示している。層６５の機能は、開口５０の上側部分中に形成されるトランジスタ・ゲートと埋込みストラップ２１０の間に分離をもたらすことである。

図４に、完成したセルを示す。トランジスタ１５０は、トレンチの上側部分に形成されたゲート１１５を有し、上部電極１１３および下部電極１１１は、本体１１０のそれぞれ反対側にあり、本体は絶縁体１８２でゲートから分離される。層６５は、ゲート１１５と埋込みストラップ２１０を分離する。括弧１１２および１１６は、後のステップで接点が形成される位置を示す。数字１７２で示す導電経路により、電子が埋込みストラップ２１０を通って中央電極２０５に出入りすることができる。本発明は、トランジスタ形成の他の変形形態とともに、たとえば米国特許第６，４１４，３４７号公報に示す構成でも実施できることが当業者には理解されよう。これを参照により組み込む。

図に示すセルは、たとえば、回路の他の部分に接続されるＤＲＡＭアレイの一部である。ボックス３００は、集積回路の残りの部分を概略的に表したものである。たとえば、回路がＤＲＡＭの場合、ボックス３００は支援回路（入出力、チャージ・ポンプ、冗長部分など）を表す。回路が、埋込み型ＤＲＡＭアレイを含む論理回路である場合、ボックス３００はその回路の他の機能も表すことになる。

代替実施形態では、酸化物６２は最後のトレンチ上部酸化物６５よりも厚い。この場合、図３および４にある切欠きは存在しないが、あらゆる公差で、膜の信頼性を確保するのに酸化物６５が十分な厚さであり、酸化物６２が酸化物６５よりも厚い限り、ストラップの自己整列は維持され、ドーパントの外方拡散には無関係に垂直ゲート酸化物のオーバーラップが確実になる。

本発明の方法は、ＤＲＡＭ以外の回路中の接続にも使用できることが当業者には理解されよう。トランジスタその他のデバイスの３次元スタッキングに関する多くの提案が当技術分野でなされており、基板その他の誘電体材料によって、下部電極から、どのような構造がその下部電極を保持してもその外側で水平に変位させた上部電極への接続を行うことができることから利益を得ることができる。

さらに、垂直上方に向かい次いで基板内に戻る基板内への導電経路は、スペーサを除去するステップと、一時的な酸化物層を堆積させるステップと、次いで第２スペーサを形成するステップとを繰り返すことによって設けることができる。第２スペーサを除去した後、酸化物層の上の開口側壁を拡散によってドーピングし、開口の上側部分およびそこに配置することがある回路素子から、基板を下方向に貫通して、下部接点２１０に至る導電経路を形成する。

本発明を好ましい一実施形態に関して説明してきたが、本発明は、添付の特許請求の範囲の趣旨および範囲に含まれる様々なバージョンで実施できることが当業者には理解されよう。

まとめとして、本発明の構成に関して以下の事項を開示する。

（１）半導体基板内に、前記基板の表面下、第１の深さのところに形成された下部電気接点と、前記第１の深さよりも浅い第２の深さのところに形成された回路素子の電極との間で電気的接続を行う方法であって、
前記半導体基板内に形成され垂直開口軸および開口側壁を有する開口中に、前記下部電気接点を形成するステップと、
前記下部電気接点の上に、前記垂直軸に沿って第１の長さを有する一時的な層を堆積させるステップと、
前記一時的な層の上の開口側壁上に垂直スペーサを形成するステップと、
前記一時的な層を除去し、それによって拡散ウインドウ内で前記垂直スペーサの下に開口側壁を露出させるステップと、
前記拡散ウインドウを通して前記基板内にドーパントを拡散させ、それによって前記下部電気接点から、前記垂直スペーサに隣接する前記基板の一部への導電経路を垂直に形成するステップと、
前記下部電極として、前記垂直スペーサに隣接する前記基板の前記部分を伴う前記回路素子を形成するステップとを含む方法。
（２）ドーパントを拡散させる前記ステップの後に、前記下部電極の上に絶縁層を堆積させるステップをさらに含む、上記（１）に記載の方法。
（３）前記スペーサを除去し、それによって前記絶縁層の上の前記基板の壁を露出させるステップをさらに含む、上記（２）に記載の方法。
（４）前記拡散ウインドウが垂直方向にある範囲を有し、前記絶縁層の厚さが前記垂直範囲よりも薄く、前記絶縁層の上の露出した基板の壁がドーピングされ、
さらに、前記開口中に、前記導電経路によって前記下部電極に接続される前記回路素子を形成するステップを含む上記（３）に記載の方法。
（５）前記回路素子がＤＲＡＭセルのパス・トランジスタであり、前記下部電気接点が前記ＤＲＡＭセルのコンデンサの接点であり、前記垂直トランジスタ本体が前記垂直スペーサに隣接して形成され、前記拡散ウインドウを通って拡散させたドーパントが、前記下部電極と前記トランジスタ本体の間に自己整列型導電経路を形成する、上記（１）に記載の方法。
（６）前記下部電気接点がコンデンサ電極であり、
さらに、開口の壁の前記垂直スペーサを除去し、前記開口の壁にトランジスタ・ゲート絶縁体を形成し、次いで、前記コンデンサを含むＤＲＡＭセルの上側部分を形成するステップをさらに含む、上記（１）に記載の方法。
（７）ドーパントを拡散させる前記ステップの後、前記垂直スペーサを除去する前記ステップの前に、前記下部電極の上に絶縁層を堆積させ、前記絶縁層がＤＲＡＭセルの前記上側部分から前記コンデンサを分離するステップをさらに含む、上記（６）に記載の方法。
（８）前記回路素子が、集積回路の少なくとも１つの追加の構成要素に接続される相互接続部材である、上記（４）に記載の方法。
（９）前記基板が、絶縁層の上に配設されたデバイス層を備え、前記回路素子が、前記絶縁層を貫通して垂直に延び、集積回路の少なくとも１つの追加の構成要素に接続される垂直相互接続部材である、上記（８）に記載の方法。
（１０）前記デバイス層がシリコンを含み、前記絶縁層が酸化シリコンを含み、前記基板がシリコンを含む、上記（９）に記載の方法。

本発明に従って構築されたＤＲＡＭセルの一部を示す断面図である。 本発明に従って構築されたＤＲＡＭセルの一部を示す断面図である。 本発明に従って構築されたＤＲＡＭセルの一部を示す断面図である。 本発明に従って構築されたＤＲＡＭセルの一部を示す断面図である。

符号の説明

１０ 半導体基板
２０ パッド層
５０ 開口、トレンチ
６２ 犠牲膜、絶縁体層、酸化物層
６４ スペース、ウインドウ
６５ ＴＴＯ、トレンチ上部酸化物
７２ スペーサ
１００ ＤＲＡＭセル、垂直トランジスタ
１１０ トランジスタ本体
１１１ 下部電極
１１２ 接点
１１３ 上部電極
１１５ ゲート
１１６ 接点
１５０ トランジスタ
１７０ 導電経路の位置
１７２ 導電経路、ドーピングした区域
１８０ 垂直トランジスタの位置
１８２ 熱ゲート酸化物層、絶縁体
２０１ 誘電体
２０５ 中央電極、上部電極、ポリ
２０７ カラー、誘電体
２１０ 埋込みストラップ、下部接点、ポリ
２１２ 間隙
３００ 支援回路
ｄ１ 深さ
ｄ２ 深さ

Claims (3)

1. 半導体基板内に、前記基板の表面下、第１の深さのところに形成されたトレンチ・コンデンサの電極接点と、前記第１の深さよりも浅い第２の深さのところに形成された垂直トランジスタの下部電極との間で電気的接続を行う方法であって、
   前記半導体基板内に形成され垂直開口軸および開口側壁を有する開口中に、前記電極接点を形成するステップと、
   前記電極接点の上に、前記垂直開口軸に沿って第１の厚さを有する一時的な層を堆積させるステップと、
   前記一時的な層の上の前記開口側壁上に垂直スペーサを形成するステップと、
   前記一時的な層を除去して、拡散用のウインドウとなるように前記垂直スペーサの下に前記開口側壁を露出させるステップと、
   前記拡散用のウインドウを通して前記基板内にドーパントを拡散させて、前記電極接点から、前記垂直スペーサに隣接する前記基板の一部分への導電経路および前記下部電極を垂直に形成するステップと、
   前記下部電極を有する前記垂直トランジスタを形成するステップとを含む方法。
2. ドーパントを拡散させる前記ステップの後に、前記下部電極の上に絶縁層を堆積させるステップをさらに含む、請求項１に記載の方法。
3. 前記垂直スペーサを除去して、前記絶縁層の上の前記開口側壁を露出させるステップをさらに含む、請求項２に記載の方法。

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