JPH11274866A - 電力増幅器 - Google Patents

電力増幅器

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JPH11274866A
JPH11274866A JP10077144A JP7714498A JPH11274866A JP H11274866 A JPH11274866 A JP H11274866A JP 10077144 A JP10077144 A JP 10077144A JP 7714498 A JP7714498 A JP 7714498A JP H11274866 A JPH11274866 A JP H11274866A
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岩井　　浩
Kaoru Ishida
石田　　薫
Hiroaki Kosugi
裕昭 小杉
Takashi Enoki
貴志 榎
Yoichi Morinaga
洋一 森永
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    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
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    • H03F3/602—Combinations of several amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/20—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers
    • H03F3/21—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only
    • H03F3/211—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only using a combination of several amplifiers

Abstract

(57)【要約】 【課題】 低出力時に効率が低下し、また、集積回路化
した場合に、出力側バラン回路における損失が大きくな
り電力利得が小さくなる。 【解決手段】 入力端子１と、入力信号を互いの位相差
を１８０度とする２つの信号に分配する入力側バラン回
路２と、第１、第２の入力整合回路４，９と、第１、第
２のトランジスタ５，１０と、第１、第２の出力整合回
路６，１１と、第１、第２のトランジスタ５，１０を各
々オンオフする第１、第２のバイアススイッチ回路１
３，１４と、信号の導通と非導通を切り換える第１、第
２のスイッチ回路３，７と、２つの入力信号の互いの位
相差を１８０度として合成する出力側バラン回路８と、
出力端子１２とを備える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、携帯電話などに用
いられるプッシュプル動作する電力増幅器に関するもの
である。
【０００２】
【従来の技術】従来、同一半導体チップ上に形成された
プッシュプル電力増幅器は図５のブロック図に示した構
成のものが考えられる。図５において、入力端子５１か
ら信号を入力すると、入力側バラン回路５２により等電
力で互いの位相差を１８０度とする２つの信号に分配さ
れる。分配された信号の一方は第１の入力整合回路５３
でインピーダンス整合され、第１のトランジスタ５４で
増幅された後、第１の出力整合回路５５でインピーダン
ス整合され、出力側バラン回路５６の２つの入力のうち
の一方に入力される。同様に分配された信号の他方は第
２の入力整合回路５７でインピーダンス整合され、第２
のトランジスタ５８で増幅された後、第２の出力整合回
路５９でインピーダンス整合され、出力側バラン回路５
６の入力のうちの他方に入力される。
【０００３】出力側バラン回路５６では、第１の出力整
合回路５５からの入力と第２の出力整合回路５９からの
入力との位相差を１８０度とするため同相で合成されて
出力端子６０から信号を出力する。
【０００４】
【発明が解決しようとする課題】しかしながら、図５に
示した構成のプッシュプル電力増幅器では、低出力時に
効率が低下するという課題がある。また、全ての構成要
素を同一半導体チップ上に構成した場合には、出力側バ
ラン回路における損失が大きくなり電力利得が小さくな
ってしまうという課題があった。
【０００５】本発明は、従来の電力増幅器のこのような
課題を考慮し、高出力時にプッシュプル動作する増幅器
の一方を低出力時にオフにすることで効率を高めるとと
もに、同一半導体チップ上に構成した場合に損失を小さ
くして電力利得を大きくすることのできる電力増幅器を
提供することを目的とする。
【０００６】
【課題を解決するための手段】請求項１の本発明は、信
号を入力する入力端子と、その入力信号を等電力で互い
の位相差を１８０度とする２つの信号に分配して出力す
る入力信号分配手段と、その入力信号分配手段の一方の
出力信号の導通・非導通を切り換える第１の信号オンオ
フ選択手段と、その第１の信号オンオフ選択手段からの
信号を増幅し、出力整合回路を有する第１の増幅手段
と、その第１の増幅手段から出力される信号の導通・非
導通を切り換える第２の信号オンオフ選択手段と、入力
信号分配手段のもう一方の出力信号を増幅し、出力整合
回路を有する第２の増幅手段と、第２の信号オンオフ選
択手段の出力と第２の増幅手段の出力とを互いの位相差
を１８０度として合成する出力信号合成手段と、その合
成された信号を出力する出力端子と、少なくとも第１の
増幅手段のオンオフを切り換えるバイアスオンオフ手段
とを備え、高出力時には、第１及び第２の信号オンオフ
選択手段をオンにするとともに、バイアスオンオフ手段
をオンして第１及び第２の増幅手段によるプッシュプル
動作を行い、低出力時には、第１及び第２の信号オンオ
フ選択手段をオフにするとともに、バイアスオンオフ手
段により第１の増幅手段をオフとして第２の増幅手段に
よるシングルエンド動作を行う電力増幅器である。
【０００７】請求項３の本発明は、上記構成の入力信号
分配手段を、ソースを接地した第１のＦＥＴと、ゲート
を接地した第２のＦＥＴと、インピーダンスを切り換え
可能なスイッチ回路とを有するアクティブバラン回路と
し、第１のＦＥＴのゲートがスイッチ回路を介して第２
のＦＥＴのソースに接続された構成とすることにより、
入力信号分配手段に接続された第１の信号オンオフ選択
手段を第２のＦＥＴのオンオフで実現することが可能と
なり回路構成を簡素化することができる。
【０００８】請求項４の本発明は、上記構成の出力信号
合成手段を、ソースを接地した第１のＦＥＴと、ゲート
を接地した第２のＦＥＴと、インピーダンスを切り換え
可能なスイッチ回路とを有するアクティブバラン回路と
し、第１のＦＥＴのゲートがスイッチ回路を介して第２
のＦＥＴのソースに接続された構成とすることにより、
出力信号合成手段に接続された第２の信号オンオフ選択
手段を第２のＦＥＴのオンオフで実現することが可能と
なり回路構成を簡素化することができる。
【０００９】請求項５の本発明は、請求項３と４に記載
の発明において、アクティブバラン回路の構成を第１の
ＦＥＴのバイアスコントロール回路を有し、バイアスコ
ントロール回路により変化させたインピーダンスの違い
でインピーダンスを切り換える構成とすることにより、
スイッチ回路の代用をすることが可能となるため回路構
成を簡素化することができる。
【００１０】請求項６の本発明は、請求項３と４に記載
の発明において、アクティブバラン回路の構成を第２の
ＦＥＴのオン時とオフ時のインピーダンスの違いでイン
ピーダンスを切り換える構成とすることにより、スイッ
チ回路の代用をすることが可能となるため回路構成を簡
素化することができる。
【００１１】本発明の請求項７から１１の本発明は、請
求項１から６の構成を、同一半導体チップ上に形成する
構成を示したもので、請求項１１の構成は本発明のすべ
ての構成要素をすべて同一半導体チップ上に構成したも
のである。これらの構成においては、各部品間の間隔を
縮め不要なインダクタンスやキャパシタンスの発生を防
ぎ回路動作を安定化させ、かつ構成部品数を減少するこ
とができ、特に同一条件の製品を大量に生産する場合に
好適である。また、請求項８の構成は、本発明の構成要
素のうち、出力信号合成手段を除いた構成を同一半導体
チップ上に形成したものであり、全構成要素を同一半導
体チップ上に形成したことにより生じる出力信号合成手
段における損失を回避することができ、電力利得の低下
を防ぐことができる。
【００１２】
【発明の実施の形態】以下に、本発明をその実施の形態
を示す図面に基づいて説明する。 （実施の形態１）図１は、本発明にかかる実施の形態１
の電力増幅器のブロック図である。図１において、本実
施の形態の電力増幅器は、信号を入力する入力端子１
と、その入力信号を等電力で互いの位相差を１８０度と
する２つの信号に分配し、２つの出力を有する入力信号
分配手段である入力側バラン回路２と、第１の増幅手段
を構成する第１の入力整合回路４及び第１のトランジス
タ５及び第１の出力整合回路６と、第２の増幅手段を構
成する第２の入力整合回路９及び第２のトランジスタ１
０及び第２の出力整合回路１１と、上記第１及び第２の
トランジスタ５，１０のバイアスをそれぞれ独自にオン
オフを切り換え可能なバイアスオンオフ手段である第１
のバイアススイッチ回路１３及び第２のバイアススイッ
チ回路１４と、信号の導通と非導通を切り換える第１及
び第２の信号オンオフ選択手段である第１のスイッチ回
路３及び第２のスイッチ回路７と、２つの入力を有し、
入力信号の互いの位相差を１８０度として合成する出力
信号合成手段である出力側バラン回路８と、信号を出力
する出力端子１２とを備えている。
【００１３】入力端子１は入力側バラン回路２の入力に
接続され、入力側バラン回路２の出力の一方は第１のス
イッチ回路３を介して第１の入力整合回路４に接続さ
れ、第１の入力整合回路４の出力は第１のトランジスタ
５に接続され、第１のトランジスタ５の出力は第１の出
力整合回路６を介して第２のスイッチ回路７に接続さ
れ、第２のスイッチ回路７の出力は出力側バラン回路８
の２つの入力の一方に接続される。また、入力側バラン
回路２の出力の他方は、第２の入力整合回路９を介して
第２のトランジスタ１０に接続され、第２のトランジス
タ１０の出力は第２の出力整合回路１１を介して出力側
バラン回路８の入力の他方に接続される。出力側バラン
回路８の出力は出力端子１２に接続されている。
【００１４】次に、上記実施の形態１の電力増幅器の動
作について、図面を参照しながら説明する。
【００１５】信号Ａとしてたとえば入力電力が１０〜２
０ｄＢｍの信号を、また信号Ａと同じ周波数帯域である
信号Ｂとして同様に入力電力が０〜１０ｄＢｍの信号を
扱うものとする。
【００１６】まず、信号Ａを増幅するとき、入力端子１
から入力電力が１０〜２０ｄＢｍの信号を入力すると、
この場合、入力側バラン回路２によって等電力で互いの
位相差を１８０度とする２つの信号に分配され、分配さ
れた２つの信号の一方は第１のスイッチ回路３に入力さ
れる。この場合、第１のスイッチ回路３はオン状態（導
通状態）となっているため信号は第１のスイッチ回路３
を通過し、信号Ａに対してインピーダンス整合可能な第
１の入力整合回路４によってインピーダンス整合された
後、第１のトランジスタ５に入力される。この場合、第
１のバイアススイッチ回路１３はオン状態となっている
ため信号は第１のトランジスタ５によって増幅され、そ
の出力は信号Ａに対してインピーダンス整合可能な第１
の出力整合回路６によってインピーダンス整合された
後、第２のスイッチ回路７に入力される。この場合、第
２のスイッチ回路７のスイッチがオン状態（導通状態）
となっているため信号は第２のスイッチ回路７を通過し
て出力側バラン回路８の２つの入力の一方に入力さる。
【００１７】また、入力側バラン回路２で分配された信
号の他方は、信号Ａに対してインピーダンス整合可能な
第２の入力整合回路９によってインピーダンス整合され
た後、第１のトランジスタ５とほぼ同じ特性を有する第
２のトランジスタ１０に入力される。この場合、第２の
バイアススイッチ回路１４はオン状態となっているため
信号は第２のトランジスタ１０によって増幅され、その
出力は信号Ａに対してインピーダンス整合可能な第２の
出力整合回路１１によってインピーダンス整合された
後、出力側バラン回路８の入力の他方に入力される。
【００１８】出力側バラン回路８の２つの入力にこのよ
うに入力された互いの位相差を１８０度とする２つの信
号は、出力側バラン回路８により同相で合成され出力端
子１２に出力される。
【００１９】一方、信号Ｂを増幅するとき、入力端子１
から入力電力０〜１０ｄＢｍの信号を入力すると、この
場合、入力側バラン回路２によって等電力で互いの位相
差を１８０度とする２つの信号に分配される。分配され
た２つの信号の一方は第１のスイッチ回路３に入力され
るが、この場合、第１のスイッチ回路３はオフ状態（非
導通状態）となっているため信号は阻止される。
【００２０】また、分配された信号の他方は、信号Ｂに
対してインピーダンス整合可能な第２の入力整合回路９
によってインピーダンス整合された後、第１のトランジ
スタ５とほぼ同じ特性を有する第２のトランジスタ１０
によって増幅され、その出力は信号Ｂに対してインピー
ダンス整合可能な第２の出力整合回路１１によってイン
ピーダンス整合された後、出力側バラン回路８の入力に
入力される。出力側バラン回路８に入力された信号は、
この場合、第２のスイッチ回路７がオフ状態（非導通状
態）となっているため第１の出力整合回路６に漏洩する
ことなく出力端子１２に出力される。また、この場合、
第１のバイアススイッチ回路１３はオフ状態となってお
り、第２のバイアススイッチ回路１４はオン状態となっ
ていることが重要である。
【００２１】このように、入力電力のレベルに応じて、
第１及び第２の信号オンオフ選択手段である第１のスイ
ッチ回路３と第２のスイッチ回路７のスイッチを連動さ
せてオンオフすることにより、一方の信号の阻止、通過
を切り替えることで、高出力時にはプッシュプル電力増
幅器として信号の増幅を行い、低出力時にはシングルエ
ンド電力増幅器として信号の増幅を行うため、低出力時
の効率を高めることができる。
【００２２】図２に、図１のブロック図の具体的な回路
図を示す。図２において、図１と同一部分には同一符号
を付けて説明を省略する。整合回路はコイルとコンデン
サーにより構成されているものとする。
【００２３】入力側バラン回路２はコイルＬ１、Ｌ２ａ
およびＬ２ｂで構成され、入力端子１はコイルＬ１の一
端と接続され、コイルＬ１の他端は接地されている。コ
イルＬ２ａとＬ２ｂは直列接続されるとともに、その接
続点が接地されており、コイルＬ１との間でトランスを
構成している。コイルＬ２ａの他端は第１のスイッチ回
路３の入力に接続されており、コイルＬ２ｂの他端は第
２の入力整合回路９の入力に接続されている。
【００２４】第１のスイッチ回路３はトランジスタＴＲ
１、コンデンサＣ１および抵抗Ｒ１で構成されており、
トランジスタＴＲ１はソースが接地され、ゲートには電
圧Ｖｇ１からコンデンサＣ１でバイパスされ抵抗Ｒ１を
介してバイアス電圧が印加されており、ドレインは入力
側バラン回路２の出力と第１の入力整合回路４の入力と
の接続点に接続されている。
【００２５】第１のトランジスタ５はトランジスタＴＲ
２のソースが接地され、ゲートは第１の入力整合回路４
の出力に接続されるとともに、電圧Ｖｇ２からコンデン
サＣ２でバイパスされコイルＬ３を介してバイアス電圧
が印加されており、ドレインには電圧Ｖｄ１から第１の
バイアススイッチ回路１３を介してコンデンサＣ３でバ
イパスされコイルＬ３を介してバイアス電圧が印加され
ており、第１の出力整合回路６の入力に接続している。
【００２６】第１のバイアススイッチ回路１３はトラン
ジスタＴＲ５、コンデンサＣ７および抵抗Ｒ３で構成さ
れており、トランジスタＴＲ５はソースとドレインが第
１のトランジスタ５のドレイン電圧Ｖｄ１とコイルＬ４
の間に直列に挿入されており、ゲートには電圧Ｖｇ５か
らコンデンサＣ７でバイパスされ抵抗Ｒ３を介してバイ
アス電圧が印加されている。
【００２７】第２のトランジスタ１０はトランジスタＴ
Ｒ３のソースが接地され、ゲートは第２の入力整合回路
９の出力に接続されるとともに、電圧Ｖｇ３からコンデ
ンサＣ４でバイパスされコイルＬ５を介してバイアス電
圧が印加されており、ドレインには電圧Ｖｄ２から第２
のバイアススイッチ回路１４を介してコンデンサＣ５で
バイパスされコイルＬ６を介してバイアス電圧が印加さ
れており、第２の出力整合回路１１の入力に接続してい
る。
【００２８】第２のバイアススイッチ回路１４はトラン
ジスタＴＲ６、コンデンサＣ８および抵抗Ｒ４で構成さ
れており、トランジスタＴＲ６はソースとドレインが第
２のトランジスタ１０のドレイン電圧Ｖｄ２とコイルＬ
６の間に直列に挿入されており、ゲートには電圧Ｖｇ６
からコンデンサＣ８でバイパスされ抵抗Ｒ４を介してバ
イアス電圧が印加されている。
【００２９】第２のスイッチ回路７はトランジスタＴＲ
４、コンデンサＣ６および抵抗Ｒ２で構成されており、
トランジスタＴＲ４はソースが接地され、ゲートには電
圧Ｖｇ４からコンデンサＣ６でバイパスされ抵抗Ｒ２を
介してバイアス電圧が印加されており、ドレインは出力
側バラン回路８の入力と第１の出力整合回路６の出力と
の接続点に接続されている。
【００３０】コイルＬ７ａ、Ｌ７ｂおよびＬ８で出力側
バラン回路８を構成している。第１の出力整合回路６の
出力とトランジスタＴＲ４のドレインとの接続点にコイ
ルＬ７ａの一端が接続され、第２の出力整合回路１１の
出力にコイルＬ７ｂの一端が接続され、それらコイルＬ
７ａとＬ７ｂのそれぞれの他端は直列接続されるととも
に、その接続点が接地されている。コイルＬ８はコイル
Ｌ７ａとＬ７ｂと結合するよう配置され、一端が出力端
子１２に接続されるとともに、他端が接地されている。
【００３１】次に、以上のように構成された電力増幅器
の動作について、図面を参照しながら説明する。
【００３２】まず、信号Ａを増幅するとき、第１のスイ
ッチ回路３と第２のスイッチ回路７は連動して導通状態
となっており、第１のバイアススイッチ回路１３と第２
のバイアススイッチ回路１４はそれぞれ独自に導通状態
となっている。
【００３３】この状態において、入力端子１から入力し
た信号は、入力側バラン回路２のコイルＬ１を介してＬ
２ａには入力信号に対して同相の、Ｌ２ｂには入力信号
に対して逆相のそれぞれ等電力の信号に分配される。
【００３４】コイルＬ２ａから第１のスイッチ回路３に
入力された信号は、この場合第１のスイッチ回路３が電
圧Ｖｇ１によりトランジスタＴＲ１が非導通状態となる
よう制御されているためトランジスタＴＲ１には漏洩せ
ず第１のスイッチ回路３を通過し、第１の入力整合回路
４によってインピーダンス整合された後、トランジスタ
ＴＲ２によって構成された第１のトランジスタ５に入力
される。この場合、電圧Ｖｇ５によりトランジスタＴＲ
５が導通状態となるよう制御されているため第１のバイ
アススイッチ回路１３はオン状態となっており、信号は
第１のトランジスタ５により増幅され、第１の出力整合
回路６によってインピーダンス整合された後、第２のス
イッチ回路７に入力される。この場合、第２のスイッチ
回路７が電圧Ｖｇ４によりトランジスタＴＲ４が非導通
状態となるよう制御されているため信号はトランジスタ
ＴＲ４には漏洩せず第２のスイッチ回路７を通過し、出
力側バラン回路８のコイルＬ７ａに入力される。
【００３５】一方、コイルＬ２ｂから第２の入力整合回
路９に入力された信号は、第２の入力整合回路９によっ
てインピーダンス整合された後、トランジスタＴＲ３に
よって構成された第２のトランジスタ１０に入力され
る。この場合、電圧Ｖｇ６によりトランジスタＴＲ６が
導通状態となるよう制御されているため第２のバイアス
スイッチ回路１４はオン状態となっており、信号は第２
のトランジスタ１０により増幅され、第２の出力整合回
路１１によってインピーダンス整合された後、出力側バ
ラン回路８のコイルＬ７ｂに入力される。
【００３６】出力側バラン回路８に入力された信号は、
コイルＬ７ａの信号は同相でコイルＬ８に出力され、コ
イルＬ７ｂの信号は逆相でコイルＬ８に出力されるた
め、入力側バラン回路２で分配されたときの位相差が１
８０度であったことからコイルＬ８にはそれぞれの信号
が同相で合成され、出力端子１２より出力される。
【００３７】つぎに、信号Ｂを増幅するとき、第１のス
イッチ回路３と第２のスイッチ回路７は連動して非導通
状態となっており、第１のバイアススイッチ回路１３は
非道通状態となり、第２のバイアススイッチ回路１４は
導通状態となっている。
【００３８】この状態において、入力端子１から入力し
た信号は、入力側バラン回路２のコイルＬ１を介してＬ
２ａには入力信号に対して同相の、Ｌ２ｂには入力信号
に対して逆相のそれぞれ等電力の信号に分配される。
【００３９】コイルＬ２ａから第１のスイッチ回路３に
入力された信号は、この場合第１のスイッチ回路３が電
圧Ｖｇ１によりトランジスタＴＲ１が導通状態となるよ
う制御されているため、トランジスタＴＲ１を介して接
地され、第１の入力整合回路４には入力されない。
【００４０】一方、Ｌ２ｂから第２の入力整合回路９に
入力された信号は、第２の入力整合回路９によってイン
ピーダンス整合された後、トランジスタＴＲ３によって
構成された第２のトランジスタ１０に入力される。この
場合、電圧Ｖｇ６によりトランジスタＴＲ６が導通状態
となるよう制御されているため第２のバイアススイッチ
回路１４はオン状態となっており、信号は第２のトラン
ジスタ１０により増幅され、第２の出力整合回路１１に
よってインピーダンス整合された後、出力側バラン回路
８のコイルＬ７ｂに入力される。
【００４１】出力側バラン回路８に入力された信号は、
この場合、第２のスイッチ回路７が電圧Ｖｇ４によりト
ランジスタＴＲ４が導通状態となるよう制御されている
ため、出力バラン回路８のコイルＬ７ａは両端が接地さ
れているのでコイルＬ７ａには漏洩せず、コイルＬ８を
介して出力端子１２より出力される。この場合、電圧Ｖ
ｇ５によりトランジスタＴＲ５が非導通状態となるよう
制御されているため第１のバイアススイッチ回路１３は
オフ状態となっており、第１のトランジスタ５のトラン
ジスタＴＲ２には電流が流れないことが重要である。こ
のことにより、高出力時にはプッシュプル動作を行う電
力増幅器を、低出力時にはシングルエンド動作を行う電
力増幅器として動作させて、低出力時の効率を改善する
ことが可能となる。
【００４２】なお、上記実施の形態１における第１の入
力整合回路４と第２の入力整合回路９は利得の損失を無
視すれば省略してもよい。 (実施の形態２）図３は、本発明にかかる実施の形態２
の電力増幅器における入力側部分のブロック図である。
すなわち、本発明の実施の形態２の図３は、前述の実施
の形態１の図１と図２において、入力側バラン回路２と
第１のスイッチ回路３をアクティブバラン回路３１とイ
ンピーダンス切り換えスイッチ３２により実現している
ことである。
【００４３】図３において、アクティブバラン回路３１
は、トランジスタＴＲ３１からＴＲ３３、コイルＬ３１
からＬ３４、コンデンサＣ３１からＣ３９、抵抗Ｒ３
１、電圧Ｖｇ３１からＶｇ３３およびＶｄ３１からＶｄ
３２により構成されている。トランジスタＴＲ３１は、
そのソースが接地され、ゲートにはトランジスタＴＲ３
２のソースが接続されるとともに、電圧Ｖｇ３１からコ
ンデンサＣ３２でバイパスされコイルＬ３１を介してバ
イアス電圧が印加され、ゲートとコイルＬ３１との接続
点は結合コンデンサＣ３１を介して入力端子１に接続さ
れるとともに、インピーダンス切り換えスイッチ３２に
接続されている。また、ドレインには電圧Ｖｄ３１から
コンデンサＣ３５でバイパスされコイルＬ３２を介して
バイアス電圧が印加され、結合コンデンサＣ３６が接続
されている。更に、この結合コンデンサＣ３６に例えば
図１の第２の入力整合回路９が接続されている。
【００４４】トランジスタＴＲ３２は、そのソースがＴ
Ｒ３１のゲートに接続されており、ゲートには電圧Ｖｇ
３２からコンデンサＣ３７でバイパスされコイルＬ３３
を介してバイアス電圧が印加され、ドレインには電圧Ｖ
ｄ３２からコンデンサＣ３８でバイパスされコイルＬ３
４を介してバイアス電圧が印加され、結合コンデンサＣ
３９に接続されている。更に、この結合コンデンサＣ３
９に例えば図１の第１の入力整合回路４が接続されてい
る。
【００４５】トランジスタＴＲ３３は、そのソースが接
地され、ゲートには電圧Ｖｇ３３からコンデンサＣ３３
でバイパスされ抵抗Ｒ３１を介してバイアス電圧が印加
され、また、ドレインはアクティブバラン回路３１のト
ランジスタＴＲ３１のゲートに接続されており、これら
によりインピーダンス切り換えスイッチ３２を構成して
いる。
【００４６】次に、上記実施の形態２の電力増幅器の動
作について、図面を参照しながら説明する。
【００４７】まず、信号Ａを増幅するとき、インピーダ
ンス切り換えスイッチ回路３２はオフ状態となってい
る。
【００４８】この状態において、入力端子１から入力し
た信号は、この場合、インピーダンス切り換えスイッチ
回路３２が電圧Ｖｇ３３によりトランジスタＴＲ３３が
非導通状態となるよう制御されているため、トランジス
タＴＲ３３に信号が漏洩することなく結合コンデンサＣ
３１を介してトランジスタＴＲ３１のゲートとトランジ
スタＴＲ３２のソースに入力される。この場合、トラン
ジスタＴＲ３１とＴＲ３２がともにオン状態となるよう
に電圧Ｖｇ３１、Ｖｇ３２、Ｖｄ３１およびＶｄ３２は
制御回路により制御されている。ただし、制御回路は図
３には示していない。トランジスタＴＲ３１に入力され
た信号はソースが接地されているため結合コンデンサＣ
３６を介して逆相で出力され、トランジスタＴＲ３２に
入力された信号はゲートが接地されているため結合コン
デンサＣ３９を介して同相で出力される。この場合、ト
ランジスタＴＲ３１とＴＲ３２が同じ電力利得を有する
ように整合回路を構成することが重要である。
【００４９】つぎに、信号Ｂを増幅するとき、インピー
ダンス切り換えスイッチ回路３２はオン状態となってい
る。
【００５０】この状態において、入力端子１から入力し
た信号は結合コンデンサ３１を介して、電圧Ｖｇ３１と
Ｖｄ３１によりオン状態となるよう制御されているトラ
ンジスタＴＲ３１のゲートに入力されるが、この場合、
インピーダンス切り換えスイッチ回路３２が電圧Ｖｇ３
３によりトランジスタＴＲ３３が導通状態となるよう制
御されているため、コンデンサＣ３４によりトランジス
タＴＲ３１のインピーダンスが変換される。このとき、
電圧Ｖｄ３２によりトランジスタＴＲ３２がオフ状態と
なるように制御されており、信号はトランジスタＴＲ３
２に漏洩しないが、オン時とオフ時でインピーダンスが
変化するため、インピーダンス切り換えスイッチ回路３
２により整合状態を保持するのである。これによりトラ
ンジスタＴＲ３２をオフ状態とした場合にもオン状態の
時と同じインピーダンスとなり、トランジスタＴＲ３１
のゲートに入力された信号は結合コンデンサＣ３６を介
して逆相で出力される。
【００５１】この場合、トランジスタＴＲ３２の電圧Ｖ
ｄ３２は、第２のスイッチ回路７の動作と連動してオン
オフされることが重要である。このように、第１のスイ
ッチ回路３をアクティブバラン回路３１のトランジスタ
ＴＲ３２のオンオフで代用することにより、実施の形態
１の作用効果に加えて、回路構成を簡素化することが可
能となる。
【００５２】なお、上記実施の形態２においては、入力
側バラン回路２と第１のスイッチ回路３をアクティブバ
ラン回路３１とインピーダンス切り換えスイッチ回路３
２により実現する方法を示したが、出力側バラン回路８
と第２のスイッチ回路７を同様の手法により、アクティ
ブバラン回路とインピーダンス切り換えスイッチ回路に
より実現可能なことは当然のことである。
【００５３】また、アクティブバラン回路３１のトラン
ジスタＴＲ３１のバイアス回路を、トランジスタＴＲ３
２のオンオフに応じてインピーダンスを切り換えること
により、インピーダンス切り換えスイッチ回路の代用を
することも可能であり、これによりさらに回路構成を簡
素化することが可能となる。
【００５４】また、図４のインピーダンス切り換えスイ
ッチ回路３３に示すように、インピーダンス切り換えス
イッチ回路をアクティブバラン回路３１のトランジスタ
ＴＲ３２を構成要素として形成し、トランジスタＴＲ３
２のオン時とオフ時のインピーダンスの違いによりイン
ピーダンスを切り換えることで、インピーダンス切り換
えスイッチ回路の回路構成を簡素化することも可能であ
る。 （実施の形態３）つぎに、本発明の実施の形態３とし
て、上記実施の形態１の回路を集積回路化する場合につ
いて説明する。
【００５５】図１における全ブロックすなわち破線１６
に囲まれた範囲を同一半導体チップ上で実現する。この
ように構成することによって各部品間の間隔を縮め不要
なインダクタンスやキャパシタンスの発生を防ぎ回路動
作を安定化させ、かつ構成部品数を減少することがで
き、特に同一条件の製品を大量に生産する場合に好適で
ある。
【００５６】また、出力端子１２の外部条件が異なる場
合等に対応するためには、出力側バラン回路８を外付け
部品として図１の破線１７に囲まれた範囲、すなわち入
力側バラン回路２、第１のスイッチ回路３、第１の入力
整合回路４、第１のトランジスタ５、第１の出力整合回
路６、第２のスイッチ回路７、第２の入力整合回路９、
第２のトランジスタ１０および第２の出力整合回路１１
を含む部分を同一半導体チップ上で実現することによ
り、出力側バラン回路８を同一半導体チップ上で実現し
た場合に生じる損失を回避することができ、電力利得の
低下を防ぐことができる上、さらに汎用性が増し多くの
機種に適用する範囲が広がることも考えられる。
【００５７】同様に図１の破線１８に囲まれた範囲、す
なわち入力側バラン回路２、第１のスイッチ回路３、第
１の入力整合回路４、第１のトランジスタ５、第１の出
力整合回路６、第２の入力整合回路９、第２のトランジ
スタ１０、および第２の出力整合回路１１を同一半導体
チップ上で実現することにより、さらに汎用性が増し多
くの機種に適用する範囲が広がることも考えられる。
【００５８】また、同様に図１の破線１９に囲まれた範
囲、すなわち入力側バラン回路２、第１のスイッチ回路
３、第１の入力整合回路４、第１のトランジスタ５、第
２の入力整合回路９および第２のトランジスタ１０を含
む部分を同一半導体チップ上で実現することによりさら
に汎用性が増し多くの機種に適用する範囲が広がること
も考えられる。この場合トランジスタの出力電力が大き
く発熱による他部品への影響があるような場合にも好適
である。
【００５９】なお、ここでは、入力端子１と出力端子１
２との間の各破線で囲まれた部分を同一半導体チップ上
に構成する場合を説明したが、少なくとも上記の範囲を
含み、上記の入力端子１より前段の回路もしくは出力端
子１２以後の回路、もしくは各トランジスタのバイアス
スイッチ回路を同一半導体チップ上に構成することは差
し支えない。
【００６０】また、上記実施の形態３の集積回路化は、
実施の形態２にも適用できることは言うまでもない。
【００６１】また、上記実施の形態に例示した入力電力
の数値は一例であり、この値に限定されるものではな
い。
【００６２】また、以上各実施の形態における回路構成
の細部は、任意に変更または同様な機能の他の回路で置
き換えることができ、特許請求の範囲内での細部の変更
は可能であり、例示の回路構成に限定されるものではな
い。
【００６３】また、上記実施の形態では、いずれも第１
のトランジスタと第２のトランジスタをオンオフ制御可
能な構成としたが、これに限らず、第１のトランジスタ
のみをオンオフ制御できる構成としてもよい。
【００６４】
【発明の効果】以上述べたところから明らかなように、
本発明の電力増幅器の請求項１あるいは２の構成によれ
ば、高出力時にはプッシュプル動作させ、低出力時には
シングルエンド動作させるので、低出力時の効率を高め
ることができる。
【００６５】また、請求項３あるいは４の構成によれ
ば、第１あるいは第２の信号オンオフ選択手段をアクテ
ィブバラン回路の第２のＦＥＴのオンオフで実現するこ
とが可能となり、回路構成を簡素化することができる。
【００６６】また、請求項５と６の構成によれば、請求
項３あるいは４の構成において、インピーダンス切り換
えスイッチ回路の構成を簡素化あるいは省略することが
可能となり、部品点数の簡素化が可能となる。
【００６７】また、請求項７から１１のいずれかの構成
によれば、本発明の構成要素を全部または部分的に同一
半導体チップ上に一体化するので、各部品間の間隔を縮
め不要なインダクタンスやキャパシタンスの発生を防ぎ
回路動作を安定化させ、かつ構成部品数を減少すること
ができ、特に同一条件の製品を大量に生産する場合に好
適である。
【００６８】更に、請求項８の構成によれば、バイアス
オンオフ手段と出力信号合成手段を除いた構成を同一半
導体チップ上に形成しているので、全構成要素を同一半
導体チップ上に形成したことにより生じる出力信号合成
手段における損失を回避することができ、電力利得の低
下を防ぐことができる。
【図面の簡単な説明】
【図１】本発明にかかる実施の形態１の電力増幅器のブ
ロック図である。
【図２】同実施の形態１における具体的な回路図であ
る。
【図３】本発明にかかる実施の形態２の電力増幅器にお
けるアクティブバラン回路とインピーダンス切り換えス
イッチ回路の一例を示す具体的な回路図である。
【図４】同実施の形態２における図３とは異なる一例を
示す具体的な回路図である。
【図５】従来の電力増幅器のブロック図である。
【符号の説明】
１，５１ 入力端子 ２，５２ 入力側バラン回路 ３ 第１のスイッチ回路 ５，５４ 第１のトランジスタ ７ 第２のスイッチ回路 ８，５６ 出力側バラン回路 １０，５８ 第２のトランジスタ １２，６０ 出力端子 １３ 第１のバイアススイッチ回路 １４ 第２のバイアススイッチ回路 ３１ アクティブバラン回路 ３２，３３ インピーダンス切り換えスイッチ回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 榎 貴志 神奈川県横浜市港北区綱島東四丁目３番１ 号 松下通信工業株式会社内 (72)発明者 森永 洋一 神奈川県横浜市港北区綱島東四丁目３番１ 号 松下通信工業株式会社内

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 信号を入力する入力端子と、その入力信
    号を等電力で互いの位相差を１８０度とする２つの信号
    に分配して出力する入力信号分配手段と、その入力信号
    分配手段の一方の出力信号の導通・非導通を切り換える
    第１の信号オンオフ選択手段と、その第１の信号オンオ
    フ選択手段からの信号を増幅し、出力整合回路を有する
    第１の増幅手段と、その第１の増幅手段から出力される
    信号の導通・非導通を切り換える第２の信号オンオフ選
    択手段と、前記入力信号分配手段のもう一方の出力信号
    を増幅し、出力整合回路を有する第２の増幅手段と、前
    記第２の信号オンオフ選択手段の出力と前記第２の増幅
    手段の出力とを互いの位相差を１８０度として合成する
    出力信号合成手段と、その合成された信号を出力する出
    力端子と、少なくとも前記第１の増幅手段のオンオフを
    切り換えるバイアスオンオフ手段とを備え、高出力時に
    は、前記第１及び第２の信号オンオフ選択手段をオンに
    するとともに、前記バイアスオンオフ手段をオンして前
    記第１及び第２の増幅手段によるプッシュプル動作を行
    い、低出力時には、前記第１及び第２の信号オンオフ選
    択手段をオフにするとともに、前記バイアスオンオフ手
    段により前記第１の増幅手段をオフとして前記第２の増
    幅手段によるシングルエンド動作を行うことを特徴とす
    る電力増幅器。
  2. 【請求項２】 前記第２の増幅手段のオンオフを切り換
    えるバイアスオンオフ手段を備え、高出力時には、両方
    の前記バイアスオンオフ手段をオンとし、低出力時に
    は、前記第２の増幅手段のバイアスオンオフ手段のみオ
    ンとすることを特徴とする請求項１記載の電力増幅器。
  3. 【請求項３】 前記入力信号分配手段は、ソースを接地
    した第１のＦＥＴと、ゲートを接地した第２のＦＥＴ
    と、インピーダンスを切り換え可能なスイッチ回路とを
    有するアクティブバラン回路であり、前記第１のＦＥＴ
    のゲートは前記スイッチ回路を介して前記第２のＦＥＴ
    のソースに接続され、前記第１の信号オンオフ選択手段
    が前記第２のＦＥＴのオンオフで実現されることを特徴
    とする請求項１、又は２に記載の電力増幅器。
  4. 【請求項４】 前記出力信号合成手段は、ソースを接地
    した第１のＦＥＴと、ゲートを接地した第２のＦＥＴ
    と、インピーダンスを切り換え可能なスイッチ回路とを
    有するアクティブバラン回路であり、前記第１のＦＥＴ
    のゲートは前記スイッチ回路を介して前記第２のＦＥＴ
    のソースに接続され、前記第２の信号オンオフ選択手段
    が前記第２のＦＥＴのオンオフで実現されることを特徴
    とする請求項１〜３のいずれかに記載の電力増幅器。
  5. 【請求項５】 前記第１のＦＥＴのバイアスコントロー
    ル回路を備え、前記バイアスコントロール回路により変
    化させたインピーダンスの違いでインピーダンスを切り
    換え、前記スイッチ回路の代用をすることを特徴とする
    請求項３、又は４に記載の電力増幅器。
  6. 【請求項６】 前記第２のＦＥＴのオン時とオフ時のイ
    ンピーダンスの違いでインピーダンスを切り換え、前記
    スイッチ回路の代用をすることを特徴とする請求項３、
    又は４に記載の電力増幅器。
  7. 【請求項７】 前記バイアスオンオフ手段を除く全構成
    要素を同一半導体チップ上に構成したことを特徴とする
    請求項１〜６のいずれかに記載の電力増幅器。
  8. 【請求項８】 少なくとも前記入力信号分配手段、前記
    第１及び第２の増幅手段、前記第１及び第２の信号オン
    オフ選択手段を同一半導体チップ上に構成したことを特
    徴とする請求項１〜６のいずれかに記載の電力増幅器。
  9. 【請求項９】 少なくとも前記入力信号分配手段、前記
    第１の信号オンオフ選択手段、第１及び第２の増幅手段
    を同一半導体チップ上に構成したことを特徴とする請求
    項１〜６のいずれかに記載の電力増幅器。
  10. 【請求項１０】 少なくとも前記入力信号分配手段、前
    記第１の信号オンオフ選択手段、前記第１及び第２の増
    幅手段のうち出力整合回路を除く構成要素を同一半導体
    チップ上に構成したことを特徴とする請求項１〜６のい
    ずれかに記載の電力増幅器。
  11. 【請求項１１】 前記バイアスオンオフ手段を含めて同
    一半導体チップ上に構成したことを特徴とする請求項１
    〜１０のいずれかに記載の電力増幅器。
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