JP3951123B2 - 増幅回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、高周波信号を増幅する増幅回路、およびこの増幅回路を複数有する可変利得増幅回路に関する。
【０００２】
【従来の技術】
従来から、無線通信システムにおいて、可変利得増幅回路は重要な回路技術とされてきた。しかし、現代の高度化した携帯電話や、マルチメディアに対応すべく高速なデータ転送をサポートした無線ＬＡＮシステムにおいて、より低電力で動作し、かつ高精度に利得を制御できることが可変利得増幅回路に求められている。
【０００３】
図１１は、可変アッテネータと増幅器を組合せた利得可変増幅回路の従来例を示す図である。図１１の可変利得増幅回路は可変アッテネータ９１と増幅器９２が直列に接続された構成である。図１１の可変利得増幅回路は、可変アッテネータ９１の減衰量を変化させることにより増幅回路トータルの増幅度を制御する。
【０００４】
図１２は、スイッチにより増幅器とアッテネータのいずれかを選択する可変利得増幅回路の従来例を示す図である。図１２の可変利得増幅回路は、可変アッテネータ９３と増幅器９４のいずれかをスイッチ９５1，９５2によって選択する構成である。
【０００５】
他の従来例として、複数の増幅器を有する可変利得増幅回路がある（特許文献１参照）。
【０００６】
図１３は、複数の増幅器を用いた可変利得増幅回路の従来例を示す図である。図１３の可変利得増幅回路は、複数の増幅器９６1〜９６Nが１つの復調器９７に接続された構成である。増幅回路９６1〜９６Nは、互いに異なる利得をそれぞれ有している。本可変利得増幅器では、所望の利得を得るのに適した増幅器だけがオンにされる。そして、その他の増幅器はオフにされ、出力が高インピーダンスになって、復調器９７から電気的に切り離される。
【０００７】
【特許文献１】
特開２００１−３４５６５３号公報
【０００８】
【発明が解決しようとする課題】
図１１に示された可変利得増幅器では、初段に可変アッテネータ９１が置かれるため、その損失がそのままノイズ指数の悪化となり、ノイズ指数を良くすることができない。
【０００９】
また、必要な増幅度の大小に関わらず増幅器９２は増幅動作を行うので常に電力が消費され続ける。例えば、入力が大きく、大きな増幅度が必要でない場合でも増幅器９２は常に増幅動作を行うこととなる。そのため、携帯端末のようにバッテリーで動作する機器において使用時間を延長することができない。
【００１０】
図１２に示された可変利得増幅回路では、複数のスイッチ（図１２では２つ）が使用されるため、スイッチによる損失分を、増幅器９４や、本可変利得増幅回路の後段の増幅器（不図示）で補償する必要がある。そして、そのために装置全体として消費電力が増加する。特に、数ＧＨｚを越える周波数帯ではスイッチの損失は大きく、そのため、所望の利得を得るのに必要となる消費電力がさらに大きくなる。
【００１１】
図１３に示された可変利得増幅回路を適用できるのはＩＦ帯のような数十ＭＨｚ程度の周波数までである。増幅器９６1〜９６Nの負荷抵抗は５０オームから２００オーム程度に設定される。しかし、ＧＨｚを超える周波数では、半導体デバイスの寄生容量によりオフ状態でのインピーダンスが下がるので、オフにされている増幅器の出力が十分に高インピーダンスにならない。
【００１２】
利得の可変範囲を広くとるため、あるいは利得の可変ステップを細かくとるためには、増幅器を並列接続する数を増やせばよいが、そうすると、オフにされている増幅器のインピーダンスの影響により、次段へ信号が伝わらず全体の利得が低下する。
【００１３】
本発明の目的は、入出力を良好に高インピーダンスにでき、かつ低消費電力で高利得の得られる増幅回路と、それを複数有し、ノイズ特性に優れ、かつ利得可変範囲の広い可変利得増幅回路を提供することである。
【００１４】
【課題を解決するための手段】
上記目的を達成するために、本発明の増幅回路は、増幅素子の入力端子と電位の間に、増幅素子がオフ状態時に増幅素子の入力インピーダンスを高くする制御回路とを有し、制御回路がインダクタンス素子とスイッチ素子を有し、インダクタンス素子は、増幅素子に寄生する入力容量と並列共振するインダクタンス値を有している。
【００１５】
本発明の他の増幅回路は、入力端子からの信号を増幅して出力端子に出力する増幅素子と、増幅素子の出力端子と接地電位の間に、増幅素子がオフ状態時に増幅素子の出力インピーダンスを高くする制御回路とを有し、制御回路がインダクタンス素子とスイッチ素子を有し、インダクタンス素子は、増幅素子に寄生する出力容量と並列共振するインダクタンス値を有している。
【００１６】
本発明のされに他の増幅回路は、入力端子からの信号を増幅して出力端子に出力する増幅素子と、増幅素子の入力端子と接地電位間に、増幅素子がオフのときに増幅素子の入力インピーダンスを高くする第１の制御回路と、出力端子と接地電位間に、増幅素子がオフのときに増幅素子の出力インピーダンスを高くする第２の制御回路とを有し、第１の制御回路がインダクタンス素子とスイッチ素子を有し、第１の制御回路のインダクタンス素子は、増幅素子に寄生する入力容量と並列共振するインダクタンス値を有し、第２の制御回路がインダクタンス素子とスイッチ素子を有し、第２の制御回路のインダクタンス素子は増幅素子に寄生する出力容量と並列共振するインダクタンス値を有している。
【００１７】
したがって、本発明によれば、制御回路によって入力インピーダンスまたは出力インピーダンスが高インピーダンスとされるので、信号経路にスイッチを挿入することなく電気的な接続／切断を切り替えることができ、スイッチを挿入することによる損失を生じない。
また、増幅素子に寄生する容量による高周波数帯でのインピーダンスの低下を、所定の周波数で寄生容量と並列共振するインダクタンス素子により相殺できる。
【００１９】
また、インダクタンス素子とスイッチ素子が直列接続され、入力端子または出力端子と接地電位の間に交流的に接続されていることとしてもよい。
【００２０】
したがって、増幅素子に寄生する容量による高周波数帯でのインピーダンスの低下を、インダクタンス素子により相殺できる。
【００２１】
また、スイッチ素子が電界効果トランジスタであってもよい。
【００２４】
また、制御回路は、一端が入力端子または出力端子に接続された伝送線路と一端が接地された伝送線路を含み、長さの合計が適用波長の４分の１の奇数倍となる少なくとも２つの伝送線路と、入力端子または出力端子と接地電位の間を適用波長の４分の１の奇数倍分の伝送線路で接続するか、それより短い分の伝送線路で接続するかを切り替え可能なスイッチ素子とで構成されていてもよい。
【００２５】
また、適用波長の４分の１の奇数倍より短い分の伝送線路は、増幅素子に寄生する容量と並列共振する値のインダクタとして働くこととしてもよい。
【００２６】
本発明の利得可変な増幅回路は、互いに異なる利得を与えられて並列に接続された少なくとも２つの、上述された増幅回路を有し、いずれか１つの増幅回路を除く他の増幅回路の入力インピーダンスまたは出力インピーダンスのいずれかあるいは両方を高インピーダンスにすることにより利得を変更する。
【００２７】
したがって、本発明によれば、各増幅回路は選択されていないとき入出力を高インピーダンス化でき、並列接続する増幅回路の数が多くても高利得を維持できる。
【００２８】
【発明の実施の形態】
本発明の実施形態について図面を参照して詳細に説明する。
【００２９】
図１は、本発明の一実施形態の可変利得増幅回路の構成を示す図である。図１を参照すると、本可変利得増幅回路は、複数の増幅回路１００1〜１００Nを有している。
【００３０】
入力端子ＩＮには、全ての増幅回路１００1〜１００Nの入力端子が接続されている。出力端子ＯＵＴには、全ての増幅回路１００1〜１００Nの出力端子が接続されている。増幅回路１００1〜１００Nは全て同様の構成であるが、それぞれ利得が異なり、また制御電圧Ｖｃ１〜ＶｃＮによる制御で個々に高インピーダンスとすることが可能である。そして、制御電圧Ｖｃ１〜ＶｃＮにより各増幅回路１００1〜１００Nを入力端子ＩＮおよび出力端子ＯＵＴに電気的に接続するか否かを選択できる。したがって、いずれか１つの増幅回路を選択することにより、可変利得増幅回路の利得を所望の値にすることができる。
【００３１】
図２は、図１に示された増幅回路の構成を示す図である。この増幅回路はシングルエンド型増幅回路である。図２を参照すると、増幅回路１００は、インダクタ２０１，２０３，２０４，２０５，２０６、抵抗２０２、容量２０７および電界効果トランジスタ２０８，２０９，２１０を有している。
【００３２】
入力端子ＩＮには、インダクタ２０１の一方の端子と抵抗２０２の一方の端子が接続されている。抵抗２０２の他方の端子はゲートバイアス電位Ｖｇｂｉａｓとされている。インダクタ２０１の他方の端子には、電界効果トランジスタ２０８のゲートとインダクタ２０３の一方の端子が接続されている。インダクタ２０３の他方の端子には電界効果トランジスタ２０９のドレインが接続されている。
【００３３】
電界効果トランジスタ２０８のドレインには、インダクタ２０４，２０５，２０６の各々の一方の端子が接続されている。インダクタ２０６の他方の端子には電源電圧Ｖｄｄが供給されている。インダクタ２０４の他方の端子には、電界効果トランジスタ２１０のドレインが接続されている。電界効果トランジスタ２０９，２１０の各々のゲートには、制御電圧Ｖｃが供給される。電界効果トランジスタ２０８，２０９，２１０のソースは接地されている。インダクタ２０５の他方の端子は、出力端子ＯＵＴと、容量２０７の一方の端子が接続されている。容量２０７の他方の端子は接地されている。
【００３４】
そして、インダクタ２０１，２０５，２０６および容量２０７は入出力整合回路として働く。ただし、インダクタ２０６はチョークインダクタとしての機能も有する。抵抗２０２は入力信号にゲートバイアスを加える。電界効果トランジスタ２０８は、本可変利得増幅回路のメインの増幅素子である。制御電圧Ｖｃは、本増幅回路１００をオン／オフするための制御電圧である。
【００３５】
本実施形態の増幅回路１００は、スイッチ素子としての電界効果トランジスタ２０９，２１０と共振用のインダクタ２０３，２０４で構成された制御回路に対して制御が加えられることにより、オン状態とオフ状態が切り替わる。制御電圧Ｖｃをハイレベル例えば電源電圧Ｖｄｄに設定し、ゲートバイアス電位Ｖｇｂｉａｓを０Ｖに設定すると、増幅回路１００はオフ状態となる。
【００３６】
制御電圧Ｖｃをローレベル例えば０Ｖに設定し、ゲートバイアス電位Ｖｇｂｉａｓを動作電位に設定すると、増幅回路１００はオン状態となる。ここで動作電位とは、トランジスタ２０８が増幅器として動作するゲートバイアス値である。
【００３７】
オン状態では、増幅回路１００は、入力端子ＩＮおよび出力端子ＯＵＴと電気的に接続され、入力端子ＩＮの信号を増幅して出力端子ＯＵＴに供給する。オフ状態では、増幅回路１００は入出力ともに高インピーダンスとなり、入力端子ＩＮおよび出力端子ＯＵＴと電気的に切り離される。
【００３８】
増幅回路１００が高インピーダンス状態となる原理について説明する。
【００３９】
図３は、図２に示した増幅回路が高インピーダンス状態となる原理について説明するための図である。制御信号Ｖｃをハイレベルとして電界効果トランジスタ２０９，２１０をオンにし、ゲートバイアス電位Ｖｇｂｉａｓを０Ｖにしたときの増幅回路１００の入力側（ａ）および出力側（ｂ）の等価回路が示されている。
【００４０】
図３（ａ）において、インダクタ３０１は図２のインダクタ２０１に相当する。インダクタ３０３は図２のインダクタ２０３に相当する。図３（ｂ）において、インダクタ３０６は図２のインダクタ２０６に相当する。インダクタ３０５は図２のインダクタ２０５に相当する。容量３０７は図２の容量２０７に相当する。インダクタ３０４は図２のインダクタ２０４に相当する。
【００４１】
ゲートバイアス電位Ｖｇｂｉａｓが０Ｖなので、電界効果トランジスタ２０８はオフとなっており、ゲート側から見てもドレイン側から見ても、デバイスの真性半導体が持つゲート容量およびドレイン容量すなわち容量３２０，３２１に見える。
【００４２】
そして、本実施形態では、インダクタ３０３と容量３２０が並列共振するように、インダクタ３０３の値が決められている。また、同様に、インダクタ３０４と容量３２１が並列共振するように、インダクタ３０４の値が決められている。これにより、入力インピーダンスおよび出力インピーダンスを高くすることができる。
【００４３】
容量３２０，３２１の値は、プロセスの世代およびゲートのサイズによって変わるが、例えばゲート幅が３００μｍの電界効果トランジスタでは３００ｆＦ程度である。３００ｆＦ程度の容量について、周波数５ＧＨｚの増幅回路を想定すれば、インダクタ３０３，３０４は３ｎＨ程度とすればよい。この程度のインダクタであれば、配線によってＩＣ上に容易に形成するができる。
【００４４】
また、増幅回路１００がオン状態で通常の増幅動作を行っているとき、電界効果トランジスタ２０９，２１０はオフである。電界効果トランジスタ２０９，２１０は、入出力間の信号の経路に無いので、オフ時の抵抗が高く設定されている。オフ時のシャント寄生容量が小さく抑えられ、インピーダンスは高くなっている。そのため、電界効果トランジスタ２０９，２１０がオフのとき、インダクタ３０３，３０４はフローティング状態である。
【００４５】
以上説明したように、本実施形態によれば、信号経路にスイッチを挿入することなく、ＧＨｚオーダーを超える高周波数帯において、増幅回路１００の入出力インピーダンスを高くすることができるので、この増幅回路１００1〜１００Nを並列接続した可変利得増幅回路において、利得の可変範囲を広く取っても、あるいは利得の可変ステップを細かくとっても、高利得、低ノイズ指数を維持できる。
【００４６】
また、本実施形態によれば、可変利得増幅回路は、並列接続する増幅回路の数を増やしても高利得を維持できるので、消費電流を抑えることができる。そして、特に、ＧＨｚを越える高周波数帯で、その効果が顕著である。
【００４７】
図４は、本実施形態の可変利得増幅回路に適用可能な他の増幅回路の構成を示す図である。図４を参照すると、本増幅回路は、インダクタ４０１，４０３，４０４，４０５，４０６、抵抗４０２、容量４０７および電界効果トランジスタ４０８，４０９，４１０，４１１を有している。図４の増幅回路は、増幅部にカスコード接続された２つの電界効果トランジスタ４０８，４１１を有する点で図２のものと異なる。
【００４８】
入力端子ＩＮには、インダクタ４０１の一方の端子と抵抗４０２の一方の端子が接続されている。抵抗４０２の他方の端子はゲートバイアス電位Ｖｇｂｉａｓとされている。インダクタ４０１の他方の端子には、電界効果トランジスタ４０８のゲートとインダクタ４０３の一方の端子が接続されている。インダクタ４０３の他方の端子には電界効果トランジスタ４０９のドレインが接続されている。
【００４９】
電界効果トランジスタ４０８のドレインには、電界効果トランジスタ４１１のソースが接続されている。電界効果トランジスタ４１１のゲートには、制御電圧ＶｃAが供給されている。電界効果トランジスタ４１１のドレインには、インダクタ４０４，４０５，４０６の各々の一方の端子が接続されている。インダクタ４０６の他方の端子には電源電圧Ｖｄｄが供給されている。インダクタ４０４の他方の端子には、電界効果トランジスタ４１０のドレインが接続されている。電界効果トランジスタ４０９，４１０の各々のゲートには、制御電圧ＶｃBが供給される。電界効果トランジスタ４０８，４０９，４１０のソースは接地されている。インダクタ４０５の他方の端子は、出力端子ＯＵＴと、容量４０７の一方の端子が接続されている。容量４０７の他方の端子は接地されている。
【００５０】
そして、インダクタ４０１，４０５，４０６および容量４０７は入出力整合回路として働く。ただし、インダクタ４０６はチョークインダクタとしての機能も有する。抵抗４０２は入力信号にゲートバイアスを加える。電界効果トランジスタ４０８，４１１は、本可変利得増幅回路のメインの増幅素子である。制御電圧ＶｃA，ＶｃBは、本増幅回路をオン／オフするための制御電圧であり、相補関係にある。
【００５１】
本増幅回路は、所望によって制御を加えられることによりオン状態とオフ状態が切り替わる。制御電圧ＶｃAをローレベル、制御電圧ＶｃBをハイレベルに設定し、ゲートバイアス電位Ｖｇｂｉａｓを０Ｖに設定すると、本増幅回路はオフ状態となる。
【００５２】
制御電圧ＶｃAをハイレベル、制御電圧ＶｃBをローレベルに設定し、ゲートバイアス電位Ｖｇｂｉａｓを動作電位に設定すると、本増幅回路はオン状態となる。ここで動作電位とは、トランジスタ４０８が増幅器として動作するゲートバイアス値である。
【００５３】
オン状態では、本増幅回路は、入力端子ＩＮおよび出力端子ＯＵＴと電気的に接続され、入力端子ＩＮの信号を増幅して出力端子ＯＵＴに供給する。オフ状態では、本増幅回路は入出力ともに高インピーダンスとなり、入力端子ＩＮおよび出力端子ＯＵＴと電気的に切り離される。
【００５４】
本増幅回路が高インピーダンス状態となる原理は図２と同じである。
【００５５】
なお、本実施形態の増幅回路によれば、２つの電界効果トランジスタがカスコード接続されることにより入力端子と出力端子の間の容量が小さくなっており、図２に示した回路よりさらに高い周波数帯で動作可能である。
【００５６】
図５は、本実施形態の可変利得増幅回路に適用可能な他の増幅回路の構成を示す図である。図５を参照すると、本増幅回路は、インダクタ５０１，５０３，５０４，５０５，５０６、抵抗５０２、容量５０７および電界効果トランジスタ５０８，５０９，５１０，５１１，５１２を有している。図５の増幅回路は、増幅部にカスコード接続された２つの電界効果トランジスタ４０８，４１１を有する点は図４のものと同じである。しかし、本増幅回路では、整合用のインダクタ５０６と電源電圧Ｖｄｄの間に、電流遮断用の電界効果トランジスタ５１２が設けられている点で図４のものと異なる。電界効果トランジスタ５１１は、本増幅回路がオフ状態では、電源から本電源回路への電流の供給を遮断する。
【００５７】
入力端子ＩＮには、インダクタ５０１の一方の端子と抵抗５０２の一方の端子が接続されている。抵抗５０２の他方の端子はゲートバイアス電位Ｖｇｂｉａｓとされている。インダクタ５０１の他方の端子には、電界効果トランジスタ５０８のゲートとインダクタ５０３の一方の端子が接続されている。インダクタ５０３の他方の端子には電界効果トランジスタ５０９のドレインが接続されている。
【００５８】
電界効果トランジスタ５０８のドレインには、電界効果トランジスタ５１１のソースが接続されている。電界効果トランジスタ５１１のゲートには、制御電圧ＶｃAが供給されている。電界効果トランジスタ５１１のドレインには、インダクタ５０４，５０５，５０６の各々の一方の端子が接続されている。インダクタ５０６の他方の端子には電界効果トランジスタ５１２のソースが接続されている。電界効果トランジスタ５１２のドレインには電源電圧Ｖｄｄが供給されている。また、電界効果トランジスタ５１２のゲートには制御電圧ＶｃBが供給されている。インダクタ５０４の他方の端子には、電界効果トランジスタ５１０のドレインが接続されている。電界効果トランジスタ５０９，５１０の各々のゲートには、制御電圧ＶｃBが供給される。電界効果トランジスタ５０８，５０９，５１０のソースは接地されている。インダクタ５０５の他方の端子は、出力端子ＯＵＴと、容量５０７の一方の端子が接続されている。容量５０７の他方の端子は接地されている。
【００５９】
そして、インダクタ５０１，５０５，５０６および容量５０７は入出力整合回路として働く。ただし、インダクタ５０６はチョークインダクタとしての機能も有する。抵抗５０２は入力信号にゲートバイアスを加える。電界効果トランジスタ５０８，５１１は、本可変利得増幅回路のメインの増幅素子である。制御電圧ＶｃA，ＶｃBは、本増幅回路をオン／オフするための制御電圧であり、相補関係にある。
【００６０】
本増幅回路は、所望によって制御を加えられることによりオン状態とオフ状態が切り替わる。制御電圧ＶｃAをローレベル、制御電圧ＶｃBをハイレベルに設定し、ゲートバイアス電位Ｖｇｂｉａｓを０Ｖに設定すると、本増幅回路はオフ状態となる。
【００６１】
制御電圧ＶｃAをハイレベル、制御電圧ＶｃBをローレベルに設定し、ゲートバイアス電位Ｖｇｂｉａｓを動作電位に設定すると、本増幅回路はオン状態となる。ここで動作電位とは、トランジスタ５０８が増幅器として動作するゲートバイアス値である。
【００６２】
オン状態では、本増幅回路は、入力端子ＩＮおよび出力端子ＯＵＴと電気的に接続され、入力端子ＩＮの信号を増幅して出力端子ＯＵＴに供給する。オフ状態では、本増幅回路は入出力ともに高インピーダンスとなり、入力端子ＩＮおよび出力端子ＯＵＴと電気的に切り離される。
【００６３】
本増幅回路が高インピーダンス状態となる原理は図２と同じである。
【００６４】
図６は、本実施形態の可変利得増幅回路に適用可能なさらに他の増幅回路の構成を示す図である。図６を参照すると、本増幅回路は、インダクタ６０１ａ，６０１ｂ，６０３ａ，６０４ｂ，６０４ａ，６０４ｂ，６０５ａ，６０５ｂ，６０６ａ，６０６ｂ、抵抗６０２ａ，６０２ｂ、容量６０７ａ，６０７ｂおよび電界効果トランジスタ６０８ａ，６０８ｂ，６０９ａ，６０９ｂ，６１０ａ，６１０ｂ，６１１ａ，６１１ｂ，６１２，６１３を有している。図６の増幅回路は基本的な構成は図５のものと同じであるが、差動増幅回路になっている点と、増幅器用の電界効果トランジスタ６０８ａ，６０８ｂのソースと接地電位の間に定電流源用のトランジスタ６１３が設けられている点で図５のものと異なる。電界効果トランジスタ６１３のゲートバイアス電位Ｖｓは動作電位とされる。
【００６５】
電界効果トランジスタ６０８ａ，６０８ｂのゲートバイアス電位Ｖｇｂｉａｓおよび定電流源用電界効果トランジスタ６１３のゲートバイアス電位Ｖｓを動作電位に設定し、制御電圧Ｖｃをハイレベルに設定すると、電界効果トランジスタ６１１ａ，６１１ｂ，６１２はオン状態となり、電界効果トランジスタ６０９ａ，６０９ｂ，６１０ａ，６１０ｂはオフ状態となる。それにより、インダクタ６０３ａ，６０３ｂ，６０４ａ，６０４ｂはフローティング状態状態となり、本増幅回路は通常の増幅動作を行う。
【００６６】
一方、制御電圧Ｖｃがローレベルのとき、電界効果トランジスタ６１１ａ，６１１ｂ，６１２がオフとなり、電界効果トランジスタ６０９ａ，６０９ｂ，６１０ａ，６１０ｂがオンとなる。このとき、インダクタ６０３ａ，６０３ｂ，６０４ａ，６０４ｂは接地され、電界効果トランジスタの容量と並列共振することにより増幅器の入出力インピーダンスが高くなる。
【００６７】
図７は、伝送線路を用いた増幅回路の構成を示す図である。図７を参照すると、本増幅回路は、伝送線路７２１，７２２，７２３、電界効果トランジスタ７２０，７２４，７２５および出力整合回路７２６を有している。
【００６８】
入力端子ＩＮには、伝送線路７２１の一端が接続されている。伝送線路７２１の他端には、伝送線路７２２の一端と、電界効果トランジスタ７２０のゲートが接続されている。伝送線路７２２の他端には、電界効果トランジスタ７２４，７２５の各々のドレインが接続されている。電界効果トランジスタ７２５のゲートには制御電圧ＶｃAが供給されている。電界効果トランジスタ７２４のゲートには制御電圧ＶｃBが供給されている。
【００６９】
電界効果トランジスタ７２４のソースには伝送線路７２３の一端が接続されている。伝送線路７２３の他端と、電界効果トランジスタ７２５のソースは接地されている。
【００７０】
電界効果トランジスタ７２０のドレインは出力整合回路７２６を介して出力端子ＯＵＴに接続されている。電界効果トランジスタ７２０のソースは接地されている。
【００７１】
そして、伝送線路７２１は入力整合をとり、出力整合回路７２６は出力整合をとる。電界効果トランジスタ７２０は、本増幅回路のメインの増幅素子である。
【００７２】
伝送線路７２２の長さは、本増幅回路が適用される信号の波長の４分の１より短い。そのため、伝送線路７２２はインダクタとして働く。また、伝送線路７２２の長さは、そのインダクタンスが電界効果トランジスタ７２０のゲート容量と並列共振するような値となっている
伝送線路７２３の長さと伝送線路７２２の長さを足すと、本増幅回路が適用される信号の波長の４分の１（あるいはその奇数倍）相当となるように、伝送線路７２３の長さは決められている。
【００７３】
説明を簡単にするため、以下、入力側のみに着目して原理を説明する。
【００７４】
電界効果トランジスタ７２４，７２５の各々はＳＰＳＴ（Ｓｉｎｇｌｅ−Ｐｏｌｅ Ｓｉｎｇｌｅ−Ｔｈｒｏｗ）スイッチを構成する。そして、電界効果トランジスタ７２４，７２５が、相補関係にある制御電圧ＶｃA，ＶｃBでそれぞれ制御される。
【００７５】
制御電圧ＶｃAがハイレベルに設定され、制御電圧ＶｃBがローレベルに設定されると、電界効果トランジスタ７２４がオフで、電界効果トランジスタ７２５がオンとなる。これにより、伝送線路７２３は本増幅回路から切り離され、伝送線路７２２が直接は接地される。伝送線路７２２は、波長の４分の１より短いのでインダクタとして働き、かつ、そのインダクタンスが電界効果トランジスタ７２０のゲート容量と並列共振するような値となっているので、入力端子ＩＮから見て本増幅回路は高インピーダンスとなっている。
【００７６】
一方、制御電圧ＶｃAがローレベルに設定され、制御電圧ＶｃBがハイレベルに設定されると、電界効果トランジスタ７２４がオンで、電界効果トランジスタ７２５がオフとなる。これにより、伝送線路７２３の一端が電気的に伝送線路７２２の接続された状態となる。
【００７７】
伝送線路７２２と伝送線路７２３の長さの合計は４分の１波長であり、伝送線路７２３の他端は接地されているので、電界効果トランジスタ７２０のゲートから伝送線路７２２，７２３を見るとインピーダンスが無限大となっている。インピーダンスが無限大に見える伝送線路７２２および伝送線路７２３は、電界効果トランジスタ７２０のゲートに対して何の影響も与えないので、本増幅回路は増幅動作を行うだけである。
【００７８】
なお、制御電圧ＶｃＡをハイレベルに、制御電圧ＶｃＢをローレベルに設定するとき、電界効果トランジスタ７２０が増幅動作を行わないように、ゲートバイアス電圧を設定する必要がある。
【００７９】
次に、本発明の実施形態による増幅回路と従来の増幅回路の特性を比較する。
【００８０】
図８は、特性を比較する２つの増幅回路の構成を示す図である。図８（ａ）には本発明の実施形態による可変利得増幅回路が示されており、図８（ｂ）には従来の可変利得増幅回路が示されている。
【００８１】
図８（ａ）に示された可変利得増幅回路は、増幅回路８３２の出力に増幅回路８３０とアッテネータ８３１が並列に接続された構成である。そして、増幅回路８３０は、増幅用の電界効果トランジスタのゲート容量とインダクタからなる並列共振回路を構成するか否かを、スイッチ用の電界効果トランジスタの切り替えにより選択可能な構成である。並列共振回路が構成されると、増幅回路８３０は入出力が高インピーダンスとなり、可変利得増幅回路から電気的に切断される。
【００８２】
図８（ｂ）に示された可変利得増幅回路は、図８（ａ）に示された可変利得増幅回路と同様に、増幅回路８３２の出力に増幅回路８３３とアッテネータ８３１が並列に接続された構成である。しかし、増幅回路８３３は、増幅回路８３０と異なり、信号の経路にスイッチ用の電界効果トランジスタを挿入し、その電界効果トランジスタのオン／オフにより可変利得増幅回路に電気的に接続されるか否かが選択される構成である。
【００８３】
図８（ａ）に示された各可変利得増幅回路は共に５ＧＨｚ帯の信号に適用されるものとして、インダクタンスの値が決められているものとする。
【００８４】
図９は、図８（ａ）（ｂ）に示された各可変利得増幅回路における、周波数に対する利得の関係を示すグラフである。図９には、増幅回路８３０，８３３を可変利得増幅回路に電気的に接続したとき（高利得動作）の利得特性と、電気的に切断したとき（低利得動作）の利得特性が示されている。図１０は、図８（ａ）（ｂ）に示された各可変利得増幅回路における、周波数に対するノイズ指数の関係を示すグラフである。
【００８５】
図９および図１０において、図８（ａ）の可変利得増幅回路の特性が実線で示され、図８（ｂ）の可変利得増幅回路の特性が破線で示されている。
【００８６】
図９を参照すると、高利得動作時の利得は、図８（ａ）の可変利得増幅回路の方が、図８（ｂ）の可変利得増幅回路よりも５ｄＢ程度高くなっている。また、図１０を参照すると、ノイズ指数は、図８（ａ）の可変利得増幅回路の方が、図８（ｂ）の可変利得増幅回路よりも０．２ｄＢ程度低くなっている。これは、図８（ｂ）では、信号の経路に挿入されているスイッチ用の電界効果トランジスタが信号で損失が起こるためである。この損失を増幅回路の利得を上げて補おうとすると、消費電流が５０％程度増大することになる。すなわち、図８（ａ）の可変利得増幅回路は図８（ｂ）の可変利得増幅回路に対して５０％の消費電力低減効果を上げていると言える。
【００８７】
一方、図９を参照すると、低利得動作時の利得は、図８（ａ）（ｂ）の両者に利得の差は殆どない。これは、個々の増幅回路が可変利得増幅回路から電気的に良好に切断されているからである。つまり、増幅回路の入出力が良好に高インピーダンスとなっていると言える。
【００８８】
【発明の効果】
本発明によれば、制御回路によって入力インピーダンスまたは出力インピーダンスが高インピーダンスとされるので、信号経路にスイッチを挿入することなく電気的な接続／切断を切り替えることができ、スイッチを挿入することによる損失を生じず、低消費電力で高利得を得ることができる。
【００８９】
また、増幅素子に寄生する容量による高周波数帯でのインピーダンスの低下を、インダクタンス素子により相殺できるので、高周波数帯においても高インピーダンスとすることができる。また、所定の周波数で寄生容量と並列共振するインダクタンス素子により相殺できるので、所定の周波数で高インピーダンスとすることができる。
【００９０】
また、本発明の可変利得増幅回路によれば、各増幅回路は選択されていないとき入出力を高インピーダンス化でき、並列接続する増幅回路の数が多くても高利得を維持できるので、広い利得可変範囲をとっても、あるいは細かい利得可変ステップをとっても、高利得、低ノイズ指数、および低消費電流を実現できる。
【図面の簡単な説明】
【図１】可変アッテネータと増幅器を組合せた利得可変増幅回路の従来例を示す図である。
【図２】図１に示された増幅回路の構成を示す図である。
【図３】図２に示した増幅回路が高インピーダンス状態となる原理について説明するための図である。
【図４】本実施形態の可変利得増幅回路に適用可能な他の増幅回路の構成を示す図である。
【図５】本実施形態の可変利得増幅回路に適用可能な他の増幅回路の構成を示す図である。
【図６】本実施形態の可変利得増幅回路に適用可能なさらに他の増幅回路の構成を示す図である。
【図７】伝送線路を用いた増幅回路の構成を示す図である。
【図８】特性を比較する２つの増幅回路の構成を示す図である。
【図９】図８（ａ）（ｂ）に示された各可変利得増幅回路における、周波数に対する利得の関係を示すグラフである。
【図１０】図８（ａ）（ｂ）に示された各可変利得増幅回路における、周波数に対するノイズ指数の関係を示すグラフである。
【図１１】可変アッテネータと増幅器を組合せた利得可変増幅回路の従来例を示す図である。
【図１２】スイッチにより増幅器とアッテネータのいずれかを選択する可変利得増幅回路の従来例を示す図である。
【図１３】複数の増幅器を用いた可変利得増幅回路の従来例を示す図である。
【符号の説明】
１００1〜１００N 増幅回路
２０１，２０３，２０４，２０５，２０６ インダクタ
２０２ 抵抗
２０７ 容量
２０８，２０９，２１０ 電界効果トランジスタ
３０１，３０３〜３０６ インダクタ
３０７，３２０，３２１ 容量
４０１，４０３，４０４，４０５，４０６ インダクタ
４０２ 抵抗
４０７ 容量
４０８〜４１１ 電界効果トランジスタ
５０１，５０３，５０４，５０５，５０６ インダクタ
５０２ 抵抗
５０７ 容量
５０８〜５１２ 電界効果トランジスタ
６０１ａ，６０１ｂ，６０３ａ，６０４ｂ，６０４ａ，６０４ｂ，６０５ａ，６０５ｂ，６０６ａ，６０６ｂ インダクタ
６０２ａ，６０２ｂ 抵抗
６０７ａ，６０７ｂ 容量
６０８ａ，６０８ｂ，６０９ａ，６０９ｂ，６１０ａ，６１０ｂ，６１１ａ，６１１ｂ，６１２，６１３ 電界効果トランジスタ
７２１，７２２，７２３ 伝送線路
７２０，７２４，７２５ 電界効果トランジスタ
７２６ 出力整合回路
８３０，８３２，８３３ 増幅回路
８３１ アッテネータ
ＩＮ 入力端子
ＯＵＴ 出力端子
【発明の属する技術分野】
本発明は、高周波信号を増幅する増幅回路、およびこの増幅回路を複数有する可変利得増幅回路に関する。
【０００２】
【従来の技術】
従来から、無線通信システムにおいて、可変利得増幅回路は重要な回路技術とされてきた。しかし、現代の高度化した携帯電話や、マルチメディアに対応すべく高速なデータ転送をサポートした無線ＬＡＮシステムにおいて、より低電力で動作し、かつ高精度に利得を制御できることが可変利得増幅回路に求められている。
【０００３】
図１１は、可変アッテネータと増幅器を組合せた利得可変増幅回路の従来例を示す図である。図１１の可変利得増幅回路は可変アッテネータ９１と増幅器９２が直列に接続された構成である。図１１の可変利得増幅回路は、可変アッテネータ９１の減衰量を変化させることにより増幅回路トータルの増幅度を制御する。
【０００４】
図１２は、スイッチにより増幅器とアッテネータのいずれかを選択する可変利得増幅回路の従来例を示す図である。図１２の可変利得増幅回路は、可変アッテネータ９３と増幅器９４のいずれかをスイッチ９５1，９５2によって選択する構成である。
【０００５】
他の従来例として、複数の増幅器を有する可変利得増幅回路がある（特許文献１参照）。
【０００６】
図１３は、複数の増幅器を用いた可変利得増幅回路の従来例を示す図である。図１３の可変利得増幅回路は、複数の増幅器９６1〜９６Nが１つの復調器９７に接続された構成である。増幅回路９６1〜９６Nは、互いに異なる利得をそれぞれ有している。本可変利得増幅器では、所望の利得を得るのに適した増幅器だけがオンにされる。そして、その他の増幅器はオフにされ、出力が高インピーダンスになって、復調器９７から電気的に切り離される。
【０００７】
【特許文献１】
特開２００１−３４５６５３号公報
【０００８】
【発明が解決しようとする課題】
図１１に示された可変利得増幅器では、初段に可変アッテネータ９１が置かれるため、その損失がそのままノイズ指数の悪化となり、ノイズ指数を良くすることができない。
【０００９】
また、必要な増幅度の大小に関わらず増幅器９２は増幅動作を行うので常に電力が消費され続ける。例えば、入力が大きく、大きな増幅度が必要でない場合でも増幅器９２は常に増幅動作を行うこととなる。そのため、携帯端末のようにバッテリーで動作する機器において使用時間を延長することができない。
【００１０】
図１２に示された可変利得増幅回路では、複数のスイッチ（図１２では２つ）が使用されるため、スイッチによる損失分を、増幅器９４や、本可変利得増幅回路の後段の増幅器（不図示）で補償する必要がある。そして、そのために装置全体として消費電力が増加する。特に、数ＧＨｚを越える周波数帯ではスイッチの損失は大きく、そのため、所望の利得を得るのに必要となる消費電力がさらに大きくなる。
【００１１】
図１３に示された可変利得増幅回路を適用できるのはＩＦ帯のような数十ＭＨｚ程度の周波数までである。増幅器９６1〜９６Nの負荷抵抗は５０オームから２００オーム程度に設定される。しかし、ＧＨｚを超える周波数では、半導体デバイスの寄生容量によりオフ状態でのインピーダンスが下がるので、オフにされている増幅器の出力が十分に高インピーダンスにならない。
【００１２】
利得の可変範囲を広くとるため、あるいは利得の可変ステップを細かくとるためには、増幅器を並列接続する数を増やせばよいが、そうすると、オフにされている増幅器のインピーダンスの影響により、次段へ信号が伝わらず全体の利得が低下する。
【００１３】
本発明の目的は、入出力を良好に高インピーダンスにでき、かつ低消費電力で高利得の得られる増幅回路と、それを複数有し、ノイズ特性に優れ、かつ利得可変範囲の広い可変利得増幅回路を提供することである。
【００１４】
【課題を解決するための手段】
上記目的を達成するために、本発明の増幅回路は、増幅素子の入力端子と電位の間に、増幅素子がオフ状態時に増幅素子の入力インピーダンスを高くする制御回路とを有し、制御回路がインダクタンス素子とスイッチ素子を有し、インダクタンス素子は、増幅素子に寄生する入力容量と並列共振するインダクタンス値を有している。
【００１５】
本発明の他の増幅回路は、入力端子からの信号を増幅して出力端子に出力する増幅素子と、増幅素子の出力端子と接地電位の間に、増幅素子がオフ状態時に増幅素子の出力インピーダンスを高くする制御回路とを有し、制御回路がインダクタンス素子とスイッチ素子を有し、インダクタンス素子は、増幅素子に寄生する出力容量と並列共振するインダクタンス値を有している。
【００１６】
本発明のされに他の増幅回路は、入力端子からの信号を増幅して出力端子に出力する増幅素子と、増幅素子の入力端子と接地電位間に、増幅素子がオフのときに増幅素子の入力インピーダンスを高くする第１の制御回路と、出力端子と接地電位間に、増幅素子がオフのときに増幅素子の出力インピーダンスを高くする第２の制御回路とを有し、第１の制御回路がインダクタンス素子とスイッチ素子を有し、第１の制御回路のインダクタンス素子は、増幅素子に寄生する入力容量と並列共振するインダクタンス値を有し、第２の制御回路がインダクタンス素子とスイッチ素子を有し、第２の制御回路のインダクタンス素子は増幅素子に寄生する出力容量と並列共振するインダクタンス値を有している。
【００１７】
したがって、本発明によれば、制御回路によって入力インピーダンスまたは出力インピーダンスが高インピーダンスとされるので、信号経路にスイッチを挿入することなく電気的な接続／切断を切り替えることができ、スイッチを挿入することによる損失を生じない。
また、増幅素子に寄生する容量による高周波数帯でのインピーダンスの低下を、所定の周波数で寄生容量と並列共振するインダクタンス素子により相殺できる。
【００１９】
また、インダクタンス素子とスイッチ素子が直列接続され、入力端子または出力端子と接地電位の間に交流的に接続されていることとしてもよい。
【００２０】
したがって、増幅素子に寄生する容量による高周波数帯でのインピーダンスの低下を、インダクタンス素子により相殺できる。
【００２１】
また、スイッチ素子が電界効果トランジスタであってもよい。
【００２４】
また、制御回路は、一端が入力端子または出力端子に接続された伝送線路と一端が接地された伝送線路を含み、長さの合計が適用波長の４分の１の奇数倍となる少なくとも２つの伝送線路と、入力端子または出力端子と接地電位の間を適用波長の４分の１の奇数倍分の伝送線路で接続するか、それより短い分の伝送線路で接続するかを切り替え可能なスイッチ素子とで構成されていてもよい。
【００２５】
また、適用波長の４分の１の奇数倍より短い分の伝送線路は、増幅素子に寄生する容量と並列共振する値のインダクタとして働くこととしてもよい。
【００２６】
本発明の利得可変な増幅回路は、互いに異なる利得を与えられて並列に接続された少なくとも２つの、上述された増幅回路を有し、いずれか１つの増幅回路を除く他の増幅回路の入力インピーダンスまたは出力インピーダンスのいずれかあるいは両方を高インピーダンスにすることにより利得を変更する。
【００２７】
したがって、本発明によれば、各増幅回路は選択されていないとき入出力を高インピーダンス化でき、並列接続する増幅回路の数が多くても高利得を維持できる。
【００２８】
【発明の実施の形態】
本発明の実施形態について図面を参照して詳細に説明する。
【００２９】
図１は、本発明の一実施形態の可変利得増幅回路の構成を示す図である。図１を参照すると、本可変利得増幅回路は、複数の増幅回路１００1〜１００Nを有している。
【００３０】
入力端子ＩＮには、全ての増幅回路１００1〜１００Nの入力端子が接続されている。出力端子ＯＵＴには、全ての増幅回路１００1〜１００Nの出力端子が接続されている。増幅回路１００1〜１００Nは全て同様の構成であるが、それぞれ利得が異なり、また制御電圧Ｖｃ１〜ＶｃＮによる制御で個々に高インピーダンスとすることが可能である。そして、制御電圧Ｖｃ１〜ＶｃＮにより各増幅回路１００1〜１００Nを入力端子ＩＮおよび出力端子ＯＵＴに電気的に接続するか否かを選択できる。したがって、いずれか１つの増幅回路を選択することにより、可変利得増幅回路の利得を所望の値にすることができる。
【００３１】
図２は、図１に示された増幅回路の構成を示す図である。この増幅回路はシングルエンド型増幅回路である。図２を参照すると、増幅回路１００は、インダクタ２０１，２０３，２０４，２０５，２０６、抵抗２０２、容量２０７および電界効果トランジスタ２０８，２０９，２１０を有している。
【００３２】
入力端子ＩＮには、インダクタ２０１の一方の端子と抵抗２０２の一方の端子が接続されている。抵抗２０２の他方の端子はゲートバイアス電位Ｖｇｂｉａｓとされている。インダクタ２０１の他方の端子には、電界効果トランジスタ２０８のゲートとインダクタ２０３の一方の端子が接続されている。インダクタ２０３の他方の端子には電界効果トランジスタ２０９のドレインが接続されている。
【００３３】
電界効果トランジスタ２０８のドレインには、インダクタ２０４，２０５，２０６の各々の一方の端子が接続されている。インダクタ２０６の他方の端子には電源電圧Ｖｄｄが供給されている。インダクタ２０４の他方の端子には、電界効果トランジスタ２１０のドレインが接続されている。電界効果トランジスタ２０９，２１０の各々のゲートには、制御電圧Ｖｃが供給される。電界効果トランジスタ２０８，２０９，２１０のソースは接地されている。インダクタ２０５の他方の端子は、出力端子ＯＵＴと、容量２０７の一方の端子が接続されている。容量２０７の他方の端子は接地されている。
【００３４】
そして、インダクタ２０１，２０５，２０６および容量２０７は入出力整合回路として働く。ただし、インダクタ２０６はチョークインダクタとしての機能も有する。抵抗２０２は入力信号にゲートバイアスを加える。電界効果トランジスタ２０８は、本可変利得増幅回路のメインの増幅素子である。制御電圧Ｖｃは、本増幅回路１００をオン／オフするための制御電圧である。
【００３５】
本実施形態の増幅回路１００は、スイッチ素子としての電界効果トランジスタ２０９，２１０と共振用のインダクタ２０３，２０４で構成された制御回路に対して制御が加えられることにより、オン状態とオフ状態が切り替わる。制御電圧Ｖｃをハイレベル例えば電源電圧Ｖｄｄに設定し、ゲートバイアス電位Ｖｇｂｉａｓを０Ｖに設定すると、増幅回路１００はオフ状態となる。
【００３６】
制御電圧Ｖｃをローレベル例えば０Ｖに設定し、ゲートバイアス電位Ｖｇｂｉａｓを動作電位に設定すると、増幅回路１００はオン状態となる。ここで動作電位とは、トランジスタ２０８が増幅器として動作するゲートバイアス値である。
【００３７】
オン状態では、増幅回路１００は、入力端子ＩＮおよび出力端子ＯＵＴと電気的に接続され、入力端子ＩＮの信号を増幅して出力端子ＯＵＴに供給する。オフ状態では、増幅回路１００は入出力ともに高インピーダンスとなり、入力端子ＩＮおよび出力端子ＯＵＴと電気的に切り離される。
【００３８】
増幅回路１００が高インピーダンス状態となる原理について説明する。
【００３９】
図３は、図２に示した増幅回路が高インピーダンス状態となる原理について説明するための図である。制御信号Ｖｃをハイレベルとして電界効果トランジスタ２０９，２１０をオンにし、ゲートバイアス電位Ｖｇｂｉａｓを０Ｖにしたときの増幅回路１００の入力側（ａ）および出力側（ｂ）の等価回路が示されている。
【００４０】
図３（ａ）において、インダクタ３０１は図２のインダクタ２０１に相当する。インダクタ３０３は図２のインダクタ２０３に相当する。図３（ｂ）において、インダクタ３０６は図２のインダクタ２０６に相当する。インダクタ３０５は図２のインダクタ２０５に相当する。容量３０７は図２の容量２０７に相当する。インダクタ３０４は図２のインダクタ２０４に相当する。
【００４１】
ゲートバイアス電位Ｖｇｂｉａｓが０Ｖなので、電界効果トランジスタ２０８はオフとなっており、ゲート側から見てもドレイン側から見ても、デバイスの真性半導体が持つゲート容量およびドレイン容量すなわち容量３２０，３２１に見える。
【００４２】
そして、本実施形態では、インダクタ３０３と容量３２０が並列共振するように、インダクタ３０３の値が決められている。また、同様に、インダクタ３０４と容量３２１が並列共振するように、インダクタ３０４の値が決められている。これにより、入力インピーダンスおよび出力インピーダンスを高くすることができる。
【００４３】
容量３２０，３２１の値は、プロセスの世代およびゲートのサイズによって変わるが、例えばゲート幅が３００μｍの電界効果トランジスタでは３００ｆＦ程度である。３００ｆＦ程度の容量について、周波数５ＧＨｚの増幅回路を想定すれば、インダクタ３０３，３０４は３ｎＨ程度とすればよい。この程度のインダクタであれば、配線によってＩＣ上に容易に形成するができる。
【００４４】
また、増幅回路１００がオン状態で通常の増幅動作を行っているとき、電界効果トランジスタ２０９，２１０はオフである。電界効果トランジスタ２０９，２１０は、入出力間の信号の経路に無いので、オフ時の抵抗が高く設定されている。オフ時のシャント寄生容量が小さく抑えられ、インピーダンスは高くなっている。そのため、電界効果トランジスタ２０９，２１０がオフのとき、インダクタ３０３，３０４はフローティング状態である。
【００４５】
以上説明したように、本実施形態によれば、信号経路にスイッチを挿入することなく、ＧＨｚオーダーを超える高周波数帯において、増幅回路１００の入出力インピーダンスを高くすることができるので、この増幅回路１００1〜１００Nを並列接続した可変利得増幅回路において、利得の可変範囲を広く取っても、あるいは利得の可変ステップを細かくとっても、高利得、低ノイズ指数を維持できる。
【００４６】
また、本実施形態によれば、可変利得増幅回路は、並列接続する増幅回路の数を増やしても高利得を維持できるので、消費電流を抑えることができる。そして、特に、ＧＨｚを越える高周波数帯で、その効果が顕著である。
【００４７】
図４は、本実施形態の可変利得増幅回路に適用可能な他の増幅回路の構成を示す図である。図４を参照すると、本増幅回路は、インダクタ４０１，４０３，４０４，４０５，４０６、抵抗４０２、容量４０７および電界効果トランジスタ４０８，４０９，４１０，４１１を有している。図４の増幅回路は、増幅部にカスコード接続された２つの電界効果トランジスタ４０８，４１１を有する点で図２のものと異なる。
【００４８】
入力端子ＩＮには、インダクタ４０１の一方の端子と抵抗４０２の一方の端子が接続されている。抵抗４０２の他方の端子はゲートバイアス電位Ｖｇｂｉａｓとされている。インダクタ４０１の他方の端子には、電界効果トランジスタ４０８のゲートとインダクタ４０３の一方の端子が接続されている。インダクタ４０３の他方の端子には電界効果トランジスタ４０９のドレインが接続されている。
【００４９】
電界効果トランジスタ４０８のドレインには、電界効果トランジスタ４１１のソースが接続されている。電界効果トランジスタ４１１のゲートには、制御電圧ＶｃAが供給されている。電界効果トランジスタ４１１のドレインには、インダクタ４０４，４０５，４０６の各々の一方の端子が接続されている。インダクタ４０６の他方の端子には電源電圧Ｖｄｄが供給されている。インダクタ４０４の他方の端子には、電界効果トランジスタ４１０のドレインが接続されている。電界効果トランジスタ４０９，４１０の各々のゲートには、制御電圧ＶｃBが供給される。電界効果トランジスタ４０８，４０９，４１０のソースは接地されている。インダクタ４０５の他方の端子は、出力端子ＯＵＴと、容量４０７の一方の端子が接続されている。容量４０７の他方の端子は接地されている。
【００５０】
そして、インダクタ４０１，４０５，４０６および容量４０７は入出力整合回路として働く。ただし、インダクタ４０６はチョークインダクタとしての機能も有する。抵抗４０２は入力信号にゲートバイアスを加える。電界効果トランジスタ４０８，４１１は、本可変利得増幅回路のメインの増幅素子である。制御電圧ＶｃA，ＶｃBは、本増幅回路をオン／オフするための制御電圧であり、相補関係にある。
【００５１】
本増幅回路は、所望によって制御を加えられることによりオン状態とオフ状態が切り替わる。制御電圧ＶｃAをローレベル、制御電圧ＶｃBをハイレベルに設定し、ゲートバイアス電位Ｖｇｂｉａｓを０Ｖに設定すると、本増幅回路はオフ状態となる。
【００５２】
制御電圧ＶｃAをハイレベル、制御電圧ＶｃBをローレベルに設定し、ゲートバイアス電位Ｖｇｂｉａｓを動作電位に設定すると、本増幅回路はオン状態となる。ここで動作電位とは、トランジスタ４０８が増幅器として動作するゲートバイアス値である。
【００５３】
オン状態では、本増幅回路は、入力端子ＩＮおよび出力端子ＯＵＴと電気的に接続され、入力端子ＩＮの信号を増幅して出力端子ＯＵＴに供給する。オフ状態では、本増幅回路は入出力ともに高インピーダンスとなり、入力端子ＩＮおよび出力端子ＯＵＴと電気的に切り離される。
【００５４】
本増幅回路が高インピーダンス状態となる原理は図２と同じである。
【００５５】
なお、本実施形態の増幅回路によれば、２つの電界効果トランジスタがカスコード接続されることにより入力端子と出力端子の間の容量が小さくなっており、図２に示した回路よりさらに高い周波数帯で動作可能である。
【００５６】
図５は、本実施形態の可変利得増幅回路に適用可能な他の増幅回路の構成を示す図である。図５を参照すると、本増幅回路は、インダクタ５０１，５０３，５０４，５０５，５０６、抵抗５０２、容量５０７および電界効果トランジスタ５０８，５０９，５１０，５１１，５１２を有している。図５の増幅回路は、増幅部にカスコード接続された２つの電界効果トランジスタ４０８，４１１を有する点は図４のものと同じである。しかし、本増幅回路では、整合用のインダクタ５０６と電源電圧Ｖｄｄの間に、電流遮断用の電界効果トランジスタ５１２が設けられている点で図４のものと異なる。電界効果トランジスタ５１１は、本増幅回路がオフ状態では、電源から本電源回路への電流の供給を遮断する。
【００５７】
入力端子ＩＮには、インダクタ５０１の一方の端子と抵抗５０２の一方の端子が接続されている。抵抗５０２の他方の端子はゲートバイアス電位Ｖｇｂｉａｓとされている。インダクタ５０１の他方の端子には、電界効果トランジスタ５０８のゲートとインダクタ５０３の一方の端子が接続されている。インダクタ５０３の他方の端子には電界効果トランジスタ５０９のドレインが接続されている。
【００５８】
電界効果トランジスタ５０８のドレインには、電界効果トランジスタ５１１のソースが接続されている。電界効果トランジスタ５１１のゲートには、制御電圧ＶｃAが供給されている。電界効果トランジスタ５１１のドレインには、インダクタ５０４，５０５，５０６の各々の一方の端子が接続されている。インダクタ５０６の他方の端子には電界効果トランジスタ５１２のソースが接続されている。電界効果トランジスタ５１２のドレインには電源電圧Ｖｄｄが供給されている。また、電界効果トランジスタ５１２のゲートには制御電圧ＶｃBが供給されている。インダクタ５０４の他方の端子には、電界効果トランジスタ５１０のドレインが接続されている。電界効果トランジスタ５０９，５１０の各々のゲートには、制御電圧ＶｃBが供給される。電界効果トランジスタ５０８，５０９，５１０のソースは接地されている。インダクタ５０５の他方の端子は、出力端子ＯＵＴと、容量５０７の一方の端子が接続されている。容量５０７の他方の端子は接地されている。
【００５９】
そして、インダクタ５０１，５０５，５０６および容量５０７は入出力整合回路として働く。ただし、インダクタ５０６はチョークインダクタとしての機能も有する。抵抗５０２は入力信号にゲートバイアスを加える。電界効果トランジスタ５０８，５１１は、本可変利得増幅回路のメインの増幅素子である。制御電圧ＶｃA，ＶｃBは、本増幅回路をオン／オフするための制御電圧であり、相補関係にある。
【００６０】
本増幅回路は、所望によって制御を加えられることによりオン状態とオフ状態が切り替わる。制御電圧ＶｃAをローレベル、制御電圧ＶｃBをハイレベルに設定し、ゲートバイアス電位Ｖｇｂｉａｓを０Ｖに設定すると、本増幅回路はオフ状態となる。
【００６１】
制御電圧ＶｃAをハイレベル、制御電圧ＶｃBをローレベルに設定し、ゲートバイアス電位Ｖｇｂｉａｓを動作電位に設定すると、本増幅回路はオン状態となる。ここで動作電位とは、トランジスタ５０８が増幅器として動作するゲートバイアス値である。
【００６２】
オン状態では、本増幅回路は、入力端子ＩＮおよび出力端子ＯＵＴと電気的に接続され、入力端子ＩＮの信号を増幅して出力端子ＯＵＴに供給する。オフ状態では、本増幅回路は入出力ともに高インピーダンスとなり、入力端子ＩＮおよび出力端子ＯＵＴと電気的に切り離される。
【００６３】
本増幅回路が高インピーダンス状態となる原理は図２と同じである。
【００６４】
図６は、本実施形態の可変利得増幅回路に適用可能なさらに他の増幅回路の構成を示す図である。図６を参照すると、本増幅回路は、インダクタ６０１ａ，６０１ｂ，６０３ａ，６０４ｂ，６０４ａ，６０４ｂ，６０５ａ，６０５ｂ，６０６ａ，６０６ｂ、抵抗６０２ａ，６０２ｂ、容量６０７ａ，６０７ｂおよび電界効果トランジスタ６０８ａ，６０８ｂ，６０９ａ，６０９ｂ，６１０ａ，６１０ｂ，６１１ａ，６１１ｂ，６１２，６１３を有している。図６の増幅回路は基本的な構成は図５のものと同じであるが、差動増幅回路になっている点と、増幅器用の電界効果トランジスタ６０８ａ，６０８ｂのソースと接地電位の間に定電流源用のトランジスタ６１３が設けられている点で図５のものと異なる。電界効果トランジスタ６１３のゲートバイアス電位Ｖｓは動作電位とされる。
【００６５】
電界効果トランジスタ６０８ａ，６０８ｂのゲートバイアス電位Ｖｇｂｉａｓおよび定電流源用電界効果トランジスタ６１３のゲートバイアス電位Ｖｓを動作電位に設定し、制御電圧Ｖｃをハイレベルに設定すると、電界効果トランジスタ６１１ａ，６１１ｂ，６１２はオン状態となり、電界効果トランジスタ６０９ａ，６０９ｂ，６１０ａ，６１０ｂはオフ状態となる。それにより、インダクタ６０３ａ，６０３ｂ，６０４ａ，６０４ｂはフローティング状態状態となり、本増幅回路は通常の増幅動作を行う。
【００６６】
一方、制御電圧Ｖｃがローレベルのとき、電界効果トランジスタ６１１ａ，６１１ｂ，６１２がオフとなり、電界効果トランジスタ６０９ａ，６０９ｂ，６１０ａ，６１０ｂがオンとなる。このとき、インダクタ６０３ａ，６０３ｂ，６０４ａ，６０４ｂは接地され、電界効果トランジスタの容量と並列共振することにより増幅器の入出力インピーダンスが高くなる。
【００６７】
図７は、伝送線路を用いた増幅回路の構成を示す図である。図７を参照すると、本増幅回路は、伝送線路７２１，７２２，７２３、電界効果トランジスタ７２０，７２４，７２５および出力整合回路７２６を有している。
【００６８】
入力端子ＩＮには、伝送線路７２１の一端が接続されている。伝送線路７２１の他端には、伝送線路７２２の一端と、電界効果トランジスタ７２０のゲートが接続されている。伝送線路７２２の他端には、電界効果トランジスタ７２４，７２５の各々のドレインが接続されている。電界効果トランジスタ７２５のゲートには制御電圧ＶｃAが供給されている。電界効果トランジスタ７２４のゲートには制御電圧ＶｃBが供給されている。
【００６９】
電界効果トランジスタ７２４のソースには伝送線路７２３の一端が接続されている。伝送線路７２３の他端と、電界効果トランジスタ７２５のソースは接地されている。
【００７０】
電界効果トランジスタ７２０のドレインは出力整合回路７２６を介して出力端子ＯＵＴに接続されている。電界効果トランジスタ７２０のソースは接地されている。
【００７１】
そして、伝送線路７２１は入力整合をとり、出力整合回路７２６は出力整合をとる。電界効果トランジスタ７２０は、本増幅回路のメインの増幅素子である。
【００７２】
伝送線路７２２の長さは、本増幅回路が適用される信号の波長の４分の１より短い。そのため、伝送線路７２２はインダクタとして働く。また、伝送線路７２２の長さは、そのインダクタンスが電界効果トランジスタ７２０のゲート容量と並列共振するような値となっている
伝送線路７２３の長さと伝送線路７２２の長さを足すと、本増幅回路が適用される信号の波長の４分の１（あるいはその奇数倍）相当となるように、伝送線路７２３の長さは決められている。
【００７３】
説明を簡単にするため、以下、入力側のみに着目して原理を説明する。
【００７４】
電界効果トランジスタ７２４，７２５の各々はＳＰＳＴ（Ｓｉｎｇｌｅ−Ｐｏｌｅ Ｓｉｎｇｌｅ−Ｔｈｒｏｗ）スイッチを構成する。そして、電界効果トランジスタ７２４，７２５が、相補関係にある制御電圧ＶｃA，ＶｃBでそれぞれ制御される。
【００７５】
制御電圧ＶｃAがハイレベルに設定され、制御電圧ＶｃBがローレベルに設定されると、電界効果トランジスタ７２４がオフで、電界効果トランジスタ７２５がオンとなる。これにより、伝送線路７２３は本増幅回路から切り離され、伝送線路７２２が直接は接地される。伝送線路７２２は、波長の４分の１より短いのでインダクタとして働き、かつ、そのインダクタンスが電界効果トランジスタ７２０のゲート容量と並列共振するような値となっているので、入力端子ＩＮから見て本増幅回路は高インピーダンスとなっている。
【００７６】
一方、制御電圧ＶｃAがローレベルに設定され、制御電圧ＶｃBがハイレベルに設定されると、電界効果トランジスタ７２４がオンで、電界効果トランジスタ７２５がオフとなる。これにより、伝送線路７２３の一端が電気的に伝送線路７２２の接続された状態となる。
【００７７】
伝送線路７２２と伝送線路７２３の長さの合計は４分の１波長であり、伝送線路７２３の他端は接地されているので、電界効果トランジスタ７２０のゲートから伝送線路７２２，７２３を見るとインピーダンスが無限大となっている。インピーダンスが無限大に見える伝送線路７２２および伝送線路７２３は、電界効果トランジスタ７２０のゲートに対して何の影響も与えないので、本増幅回路は増幅動作を行うだけである。
【００７８】
なお、制御電圧ＶｃＡをハイレベルに、制御電圧ＶｃＢをローレベルに設定するとき、電界効果トランジスタ７２０が増幅動作を行わないように、ゲートバイアス電圧を設定する必要がある。
【００７９】
次に、本発明の実施形態による増幅回路と従来の増幅回路の特性を比較する。
【００８０】
図８は、特性を比較する２つの増幅回路の構成を示す図である。図８（ａ）には本発明の実施形態による可変利得増幅回路が示されており、図８（ｂ）には従来の可変利得増幅回路が示されている。
【００８１】
図８（ａ）に示された可変利得増幅回路は、増幅回路８３２の出力に増幅回路８３０とアッテネータ８３１が並列に接続された構成である。そして、増幅回路８３０は、増幅用の電界効果トランジスタのゲート容量とインダクタからなる並列共振回路を構成するか否かを、スイッチ用の電界効果トランジスタの切り替えにより選択可能な構成である。並列共振回路が構成されると、増幅回路８３０は入出力が高インピーダンスとなり、可変利得増幅回路から電気的に切断される。
【００８２】
図８（ｂ）に示された可変利得増幅回路は、図８（ａ）に示された可変利得増幅回路と同様に、増幅回路８３２の出力に増幅回路８３３とアッテネータ８３１が並列に接続された構成である。しかし、増幅回路８３３は、増幅回路８３０と異なり、信号の経路にスイッチ用の電界効果トランジスタを挿入し、その電界効果トランジスタのオン／オフにより可変利得増幅回路に電気的に接続されるか否かが選択される構成である。
【００８３】
図８（ａ）に示された各可変利得増幅回路は共に５ＧＨｚ帯の信号に適用されるものとして、インダクタンスの値が決められているものとする。
【００８４】
図９は、図８（ａ）（ｂ）に示された各可変利得増幅回路における、周波数に対する利得の関係を示すグラフである。図９には、増幅回路８３０，８３３を可変利得増幅回路に電気的に接続したとき（高利得動作）の利得特性と、電気的に切断したとき（低利得動作）の利得特性が示されている。図１０は、図８（ａ）（ｂ）に示された各可変利得増幅回路における、周波数に対するノイズ指数の関係を示すグラフである。
【００８５】
図９および図１０において、図８（ａ）の可変利得増幅回路の特性が実線で示され、図８（ｂ）の可変利得増幅回路の特性が破線で示されている。
【００８６】
図９を参照すると、高利得動作時の利得は、図８（ａ）の可変利得増幅回路の方が、図８（ｂ）の可変利得増幅回路よりも５ｄＢ程度高くなっている。また、図１０を参照すると、ノイズ指数は、図８（ａ）の可変利得増幅回路の方が、図８（ｂ）の可変利得増幅回路よりも０．２ｄＢ程度低くなっている。これは、図８（ｂ）では、信号の経路に挿入されているスイッチ用の電界効果トランジスタが信号で損失が起こるためである。この損失を増幅回路の利得を上げて補おうとすると、消費電流が５０％程度増大することになる。すなわち、図８（ａ）の可変利得増幅回路は図８（ｂ）の可変利得増幅回路に対して５０％の消費電力低減効果を上げていると言える。
【００８７】
一方、図９を参照すると、低利得動作時の利得は、図８（ａ）（ｂ）の両者に利得の差は殆どない。これは、個々の増幅回路が可変利得増幅回路から電気的に良好に切断されているからである。つまり、増幅回路の入出力が良好に高インピーダンスとなっていると言える。
【００８８】
【発明の効果】
本発明によれば、制御回路によって入力インピーダンスまたは出力インピーダンスが高インピーダンスとされるので、信号経路にスイッチを挿入することなく電気的な接続／切断を切り替えることができ、スイッチを挿入することによる損失を生じず、低消費電力で高利得を得ることができる。
【００８９】
また、増幅素子に寄生する容量による高周波数帯でのインピーダンスの低下を、インダクタンス素子により相殺できるので、高周波数帯においても高インピーダンスとすることができる。また、所定の周波数で寄生容量と並列共振するインダクタンス素子により相殺できるので、所定の周波数で高インピーダンスとすることができる。
【００９０】
また、本発明の可変利得増幅回路によれば、各増幅回路は選択されていないとき入出力を高インピーダンス化でき、並列接続する増幅回路の数が多くても高利得を維持できるので、広い利得可変範囲をとっても、あるいは細かい利得可変ステップをとっても、高利得、低ノイズ指数、および低消費電流を実現できる。
【図面の簡単な説明】
【図１】可変アッテネータと増幅器を組合せた利得可変増幅回路の従来例を示す図である。
【図２】図１に示された増幅回路の構成を示す図である。
【図３】図２に示した増幅回路が高インピーダンス状態となる原理について説明するための図である。
【図４】本実施形態の可変利得増幅回路に適用可能な他の増幅回路の構成を示す図である。
【図５】本実施形態の可変利得増幅回路に適用可能な他の増幅回路の構成を示す図である。
【図６】本実施形態の可変利得増幅回路に適用可能なさらに他の増幅回路の構成を示す図である。
【図７】伝送線路を用いた増幅回路の構成を示す図である。
【図８】特性を比較する２つの増幅回路の構成を示す図である。
【図９】図８（ａ）（ｂ）に示された各可変利得増幅回路における、周波数に対する利得の関係を示すグラフである。
【図１０】図８（ａ）（ｂ）に示された各可変利得増幅回路における、周波数に対するノイズ指数の関係を示すグラフである。
【図１１】可変アッテネータと増幅器を組合せた利得可変増幅回路の従来例を示す図である。
【図１２】スイッチにより増幅器とアッテネータのいずれかを選択する可変利得増幅回路の従来例を示す図である。
【図１３】複数の増幅器を用いた可変利得増幅回路の従来例を示す図である。
【符号の説明】
１００1〜１００N 増幅回路
２０１，２０３，２０４，２０５，２０６ インダクタ
２０２ 抵抗
２０７ 容量
２０８，２０９，２１０ 電界効果トランジスタ
３０１，３０３〜３０６ インダクタ
３０７，３２０，３２１ 容量
４０１，４０３，４０４，４０５，４０６ インダクタ
４０２ 抵抗
４０７ 容量
４０８〜４１１ 電界効果トランジスタ
５０１，５０３，５０４，５０５，５０６ インダクタ
５０２ 抵抗
５０７ 容量
５０８〜５１２ 電界効果トランジスタ
６０１ａ，６０１ｂ，６０３ａ，６０４ｂ，６０４ａ，６０４ｂ，６０５ａ，６０５ｂ，６０６ａ，６０６ｂ インダクタ
６０２ａ，６０２ｂ 抵抗
６０７ａ，６０７ｂ 容量
６０８ａ，６０８ｂ，６０９ａ，６０９ｂ，６１０ａ，６１０ｂ，６１１ａ，６１１ｂ，６１２，６１３ 電界効果トランジスタ
７２１，７２２，７２３ 伝送線路
７２０，７２４，７２５ 電界効果トランジスタ
７２６ 出力整合回路
８３０，８３２，８３３ 増幅回路
８３１ アッテネータ
ＩＮ 入力端子
ＯＵＴ 出力端子
Claims (9)
- 入力端子からの信号を増幅して出力端子に出力する増幅素子と、
前記増幅素子の入力端子と接地電位の間に、前記増幅素子がオフ状態時に前記増幅素子の入力インピーダンスを高くする制御回路とを有し、
前記制御回路がインダクタンス素子とスイッチ素子を有し、
前記インダクタンス素子は、前記増幅素子に寄生する入力容量と並列共振するインダクタンス値を有する、増幅回路。 - 入力端子からの信号を増幅して出力端子に出力する増幅素子と、
前記増幅素子の出力端子と接地電位の間に、前記増幅素子がオフ状態時に前記増幅素子の出力インピーダンスを高くする制御回路とを有し、
前記制御回路がインダクタンス素子とスイッチ素子を有し、
前記インダクタンス素子は、前記増幅素子に寄生する出力容量と並列共振するインダクタンス値を有する、増幅回路。 - 入力端子からの信号を増幅して出力端子に出力する増幅素子と、
前記増幅素子の入力端子と接地電位間に、前記増幅素子がオフのときに前記増幅素子の入力インピーダンスを高くする第１の制御回路と、出力端子と接地電位間に、前記増幅素子がオフのときに前記増幅素子の出力インピーダンスを高くする第２の制御回路とを有し、
前記第１の制御回路がインダクタンス素子とスイッチ素子を有し、前記第１の制御回路のインダクタンス素子は、前記増幅素子に寄生する入力容量と並列共振するインダクタンス値を有し、
前記第２の制御回路がインダクタンス素子とスイッチ素子を有し、前記第２の制御回路のインダクタンス素子は前記増幅素子に寄生する出力容量と並列共振するインダクタンス値を有する、増幅回路。 - 前記制御回路または前記第１および第２の制御回路の各々のインダクタンス素子とスイッチ素子が直列接続され、前記増幅素子の入力端子または出力端子と接地電位の間に交流的に接続された、請求項１から３のいずれか１項に記載の増幅回路。
- 前記スイッチ素子が電界効果トランジスタである、請求項４に記載の増幅回路。
- 入力端子からの信号を増幅して出力端子に出力する増幅素子と、
前記増幅素子の入力端子と接地電位間に、前記増幅素子がオフ状態時に前記増幅素子の入力インピーダンスを高くする制御回路とを有し、
前記制御回路は、
一端が前記入力端子に接続された第１の伝送線路と一端が接地された第２の伝送線路を含み、前記第１の伝送線路と前記第２の伝送線路の長さの合計が適用波長の４分の１の奇数倍となる伝送線路と、
前記入力端子と接地電位の間を、前記適用波長の４分の１の奇数倍分の前記第１の伝送線路および前記第２の伝送線路で接続するか、それより短い前記第１の伝送線路で接続するかを切り替え可能なスイッチ素子と、で構成され、
前記適用波長の４分の１の奇数倍より短い分の前記第１の伝送線路は、前記増幅素子に寄生する入力容量と並列共振する値のインダクタとして働く、増幅回路。 - 入力端子からの信号を増幅して出力端子に出力する増幅素子と、
前記増幅素子の出力端子と接地電位間に、前記増幅素子がオフ状態時に前記増幅素子の出力インピーダンスを高くする制御回路とを有し、
前記制御回路は、
一端が前記出力端子に接続された第１の伝送線路と一端が接地された第２の伝送線路を含み、前記第１の伝送線路と前記第２の伝送線路の長さの合計が適用波長の４分の１の奇数倍となる伝送線路と、
前記出力端子と接地電位の間を、前記適用波長の４分の１の奇数倍分の前記第１の伝送線路および前記第２の伝送線路で接続するか、それより短い前記第１の伝送線路で接続するかを切り替え可能なスイッチ素子とで構成され、
前記適用波長の４分の１の奇数倍より短い分の前記第１の伝送線路は、前記増幅素子に寄生する出力容量と並列共振する値のインダクタとして働く、増幅回路。 - 入力端子からの信号を増幅して出力端子に出力する増幅素子と、
前記増幅素子の入力端子と接地電位間に、前記増幅素子がオフ状態時に前記増幅素子の入力インピーダンスを高くする第１の制御回路と、前記増幅素子の出力端子と接地電位間に、前記増幅素子がオフ状態時に前記増幅素子の出力インピーダンスを高くする第２の制御回路とを有し、
前記第１の制御回路は、
一端が前記入力端子に接続された第１の伝送線路と一端が接地された第２の伝送線路を含み、前記第１の伝送線路と前記第２の伝送線路の長さの合計が適用波長の４分の１の奇数倍となる伝送線路と、
前記入力端子と接地電位の間を、前記適用波長の４分の１の奇数倍分の第１の伝送路および前記第２の伝送線路で接続するか、それより短い前記第１の伝送線路で接続するかを切り替え可能なスイッチ素子と、で構成され、
前記第１の制御回路の前記適用波長の４分の１の奇数倍より短い分の第１の伝送線路は、前記増幅素子に寄生する入力容量に並列共振するインダクタとして働き、
前記第２の制御回路は、
一端が前記出力端子に接続された第３の伝送線路と一端が接地された第４の伝送線路を含み、前記第３の伝送線路と前記第４の伝送線路の長さの合計が適用波長の４分の１の奇数倍となる伝送線路と、
前記出力端子と接地電位の間を、前記適用波長の４分の１の奇数倍分の前記第３の伝送線路および前記第４伝送線路で接続するか、それより短い前記第３の伝送線路で接続するかを切り替え可能なスイッチ素子とで構成され、
前記第２の制御回路の前記適用波長の４分の１の奇数倍より短い分の前記第３の伝送線路は、前記増幅素子に寄生する出力容量に並列共振するインダクタとして働く、増幅回路。 - 互いに異なる利得を与えられて並列に接続された少なくとも２つの、請求項１〜８のいずれか１項に記載の増幅回路を有し、いずれか１つの増幅回路を除く他の増幅回路の前記入力インピーダンスまたは前記出力インピーダンスのいずれかあるいは両方を高インピーダンスにすることにより利得を変更する増幅回路。
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