JPH1075017A - 半導体素子およびその製造方法 - Google Patents

半導体素子およびその製造方法

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JPH1075017A JP24892596A JP24892596A JPH1075017A JP H1075017 A JPH1075017 A JP H1075017A JP 24892596 A JP24892596 A JP 24892596A JP 24892596 A JP24892596 A JP 24892596A JP H1075017 A JPH1075017 A JP H1075017A
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Abstract

(57)【要約】 【課題】 ＡｓとＮを同時に含んだ複数のＶ族元素から
なるIII-Ｖ族混晶半導体層を少なくとも一層含んだ半導
体素子において、低しきい値電流で温度特性が良好な構
造のものにするために素子の表面をエッチング等により
加工する場合にも、エッチング等により加工した素子の
加工表面において生じる非発光再結合による無効電流を
低減する。 【解決手段】 ｎ−ＡｌＧａＡｓ下部クラッド層１０
３，ＧａＡｓ光ガイド層１０４，ＩｎＧａＮＡｓ活性層
１０５，ＧａＡｓ光ガイド層１０６，ｐ−ＡｌＧａＡｓ
の第１の上部クラッド層１０７は、この半導体素子の作
製過程で、ストライプ領域以外を除去されて露出された
状態となり、露出したＩｎＧａＮＡｓ活性層１０５の表
面部分は、Ｎ原子がＡｓ原子に置き換えられ、ＩｎＧａ
Ａｓ層１０８になっている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、通信用光源などに
利用される半導体レーザ等の半導体素子およびその製造
方法に関する。
【０００２】
【従来の技術】従来、光ファイバーを用いた光通信シス
テムは、主に幹線系で用いられているが、将来は各家庭
を含めた加入者系での利用が考えられている。これを実
現するためにはシステムの小型化，低消費電力化，低コ
スト化が必要であり、このためには、光源としての半導
体レーザには、低しきい値動作とペルチェフリーが必要
である。
【０００３】しかしながら、現在の１．３μｍ波長帯，
１．５μｍ波長帯の半導体レーザにはＩｎＧａＡｓＰ／
ＩｎＰ系材料が用いられており、この材料系を用いた半
導体レーザは材料的に伝導帯のバンド不連続(ΔＥc)が
小さく電子のオーバーフローが多いことが主たる原因
で、しきい値電流が大きく、また、温度特性が悪く、光
出力が環境温度によって大きく変化するという問題があ
る。このため温度制御をする必要があり、この種の半導
体レーザでは、温度制御用のペルチェ素子を用いてい
た。
【０００４】このような問題をＩｎＧａＡｓＰ／ＩｎＰ
系材料を用いて改善することは困難であるため、伝導帯
のバンド不連続(ΔＥc)が大きくなるようにＧａＡｓ基
板上に半導体レーザを形成することが試みられている。
ＧａＡｓ基板上のＩｎＧａＡｓはＩｎ組成が大きくなる
ほどバンドギャップエネルギーは小さくなるが、格子定
数がＧａＡｓよりも大きくなり、１．３μｍ，１．５μ
ｍ程度の長波長化を図ることが難かしいという問題があ
った。すなわち、圧縮歪量の増大により長波長化を図る
ことができるものの、１．１μｍ程度が限界であった。
【０００５】そこで、特開平７−１９３３２７号では、
１．３μｍまたは１．５μｍ帯の波長を与えるＩｎＧａ
Ａｓ活性層と、該活性層を挟んで形成され、かつＧａＡ
ｓの格子定数に近い格子定数を与える半導体層とを有
し、伝導帯のバンド不連続(ΔＥc)を大きくした素子が
提案されている。
【０００６】すなわち、特開平７−１９３３２７号で提
案されている素子は、１．３μｍまたは１．５μｍ帯の
波長を与えるため、ＧａＡｓ基板よりも格子定数の大き
いＩｎＧａＡｓ活性層を用い、また、活性層にＩｎＧａ
Ａｓを用いているため、緩和バッファ層を用いている。
しかしながら、緩和バッファ層を用いても基本的には格
子不整合系なので、素子の寿命の点で問題がある。ま
た、格子整合を図るため、基板をＩｎＧａＡｓとするこ
とも考えられるが、基板にＩｎＧａＡｓのような多元材
料を用いることは困難である。すなわち、ＩｎＧａＡｓ
のような多元材料基板は現実には作製が困難である。
【０００７】そこで、特開平６−３７３５５号では、Ｇ
ａＡｓ基板上にＩｎＧａＮＡｓ系材料を用いることが提
案されており、ＧａＡｓよりも格子定数が大きいＩｎＧ
ａＡｓにＮを添加して、格子定数を低下させたＩｎＧａ
ＮＡｓ系材料を用いることで、格子定数をＧａＡｓの格
子定数に近づけ、ＧａＡｓと格子整合させることが可能
であり、更にバンドギャップエネルギーを小さくするこ
とができる。すなわち、ＩｎＧａＮＡｓ系材料は、１．
３μｍまたは１．５μｍ帯の波長が可能となる材料系で
あり、ＧａＡｓ格子整合系なので、ＡｌＧａＡｓをクラ
ッド層に用いることで伝導帯のバンド不連続(ΔＥc)を
大きくすることができる。
【０００８】さらに特開平７−１５４０２３号には、Ｇ
ａＡｓ基板上のＩｎＧａＮＡｓ系材料の半導体レーザと
して、図３に示すような、リッジストライプ部(電流ブ
ロック層６)をＭＯＣＶＤの選択成長で埋め込んだＳＢ
Ｒ(Selectively Buried RidgeWaveguide)構造の素子が
示されている。図３において、１は半導体レーザ素子、
２は化合物半導体基板、３は活性層、４は下部クラッド
層、５は上部クラッド層、６は電流ブロック層、７はコ
ンタクト層、８はｐ側電極、９はｎ側電極である。ここ
で、下部クラッド層４，活性層３，上部クラッド層５に
よってダブルヘテロ接合が形成され、また、電流ブロッ
ク層６によってストライプ領域を画定するようになって
いる。また、図３において、基板２はＧａＡｓで構成さ
れ、また、活性層３はＧａＩｎＡｓＮで構成されてい
る。また、この素子の電流ブロック層６には、Ｓｉドー
プＧａＡｓが用いられている。
【０００９】図３のような構成の半導体レーザでは、下
部クラッド層４，活性層３，上部クラッド層５のダブル
ヘテロ接合によって、光を垂直方向に閉じ込めることが
できる。また、この種の半導体レーザにおいて、基板に
対して水平方向に注入キャリア(図３の例では、ｐ側電
極８から活性層３に向けて注入される電流)と光とを閉
じ込めることは、低しきい値化するために重要である。
ＩｎＧａＮＡｓ系材料は、１．３μｍまたは１．５μｍ
帯の波長で発光させることができるが、ＧａＡｓとのバ
ンドギャップエネルギーがＩｎＧａＮＡｓ系材料よりも
大きく、長波長の光に対して透明であり、反導波層とは
ならない。
【００１０】また、この場合、電流ブロック層６が設け
られていることによって、ストライプ領域(電流ブロッ
ク層６が設けられていない領域)がストライプ領域外(電
流ブロック層６下部の領域)よりも厚いために、ストラ
イプ領域とストライプ領域外との間に、光の屈折率差が
生じ、ストライプ領域に光を閉じ込めることができる。
【００１１】
【発明が解決しようとする課題】しかしながら、図３の
ような素子では、活性層３は電流ブロック層６の下部に
も存在するので、ｐ側電極８，コンタクト層７の電流ブ
ロック層６間の領域から注入された電流は、ストライプ
領域外である電流ブロック層６下部にも拡がってしま
い、ストライプ領域に完全には閉じ込めることができ
ず、しきい値電流が大きくなるという問題があった。
【００１２】このような問題点を解決するには、ダブル
ヘテロ接合(下部クラッド層，活性層，上部クラッド層)
を成長させた後に、エッチングによりストライプ領域以
外を除去し、この除去した部分に、活性層よりもバンド
ギャップエネルギーが大きく、屈折率の小さい別の結晶
を再度成長する埋め込み型構造にすることがＩｎＧａＡ
ｓＰ／ＩｎＰ系材料等の他の材料系では一般に行なわれ
ている。このような構造にすることで、垂直方向(積層
方向)と同様に、基板に対して水平方向にも注入キャリ
アと光を閉じ込めることができる。しかしながら、この
場合、ダブルヘテロ接合成長後のエッチング等により加
工した素子の加工表面において生じる非発光再結合によ
る無効電流が、デバイスの特性を劣化させる(しきい値
電流を高めるなどの)要因となっていた。
【００１３】すなわち、従来では、ＩｎＧａＮＡｓ系材
料を用いた長波長半導体レーザにおいて、良好な温度特
性をもち、かつ、低しきい値電流の素子を実現するため
に埋め込み型構造のものにする場合、ダブルヘテロ接合
成長後のエッチング等により加工した素子の加工表面に
おいて生じる非発光再結合による無効電流によって、し
きい値電流を低下させるには限界があった。
【００１４】本発明は、ＡｓとＮを同時に含んだ複数の
Ｖ族元素からなるIII-Ｖ族混晶半導体層を少なくとも一
層含んだ半導体素子において、低しきい値電流で温度特
性が良好な構造のものにするために素子の表面をエッチ
ング等により加工する場合にも、エッチング等により加
工した素子の加工表面において生じる非発光再結合によ
る無効電流を低減し、デバイスの特性劣化を低減(しき
い値電流などが高くなるのを防止)することの可能な半
導体素子およびその製造方法を提供することを目的とし
ている。
【００１５】
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の半導体素子は、ＡｓとＮを同時に含
んだ複数のＶ族元素からなるIII-Ｖ族混晶半導体層を少
なくとも一層含んだ半導体素子において、露出した前記
半導体層表面のＮがＡｓに置換されていることを特徴と
している。
【００１６】ＡｓとＮを同時に含んだ複数のＶ族元素か
らなるIII-Ｖ族混晶半導体層では、そのへき開面，エッ
チング面等の加工表面は損傷や不純物等により良好では
なく非発光再結合センターが多い。非発光再結合センタ
ーを低減するため、請求項１記載の発明では、ＡｓとＮ
を同時に含んだ複数のＶ族元素からなるIII-Ｖ族混晶半
導体層の露出した表面のＮをＡｓに置換する。このよう
に、ＮをＡｓに置き換えるとバンドギャップエネルギー
が大きくなり、バンドギャップ差によるポテンシャル障
壁によりＮがＡｓに置換された半導体層の加工表面近傍
にキャリアが拡散できなくなり、加工表面における非発
光再結合が減少し、素子の無効電流を低減することがで
きて、低しきい値電流を実現することができる。
【００１７】また、請求項２記載の半導体素子は、Ａｓ
とＮを同時に含んだ複数のＶ族元素からなるIII-Ｖ族混
晶半導体層を少なくとも一層含み、前記半導体層の表面
をエッチング等により露出させ、その周囲を埋め込み成
長させた構造を有する半導体素子において、前記埋め込
み成長がなされる前に、エッチング等により周囲を除去
し露出した前記半導体層加工面のＮがＡｓに置換されて
いることを特徴としている。
【００１８】請求項２記載の発明においても、ＡｓとＮ
を同時に含んだ複数のＶ族元素からなるIII-Ｖ族混晶半
導体層の露出した表面のＮをＡｓに置換する。このよう
に、ＮをＡｓに置き換えるとバンドギャップエネルギー
が大きくなり、バンドギャップ差によるポテンシャル障
壁によりＮがＡｓに置換された半導体層の加工表面近傍
にキャリアが拡散できなくなり、加工表面における非発
光再結合が減少し、素子の無効電流を低減することがで
きて、低しきい値電流を実現することができる。
【００１９】また、請求項３記載の半導体素子は、請求
項１または請求項２記載の半導体素子において、上記Ａ
ｓとＮを同時に含んだ複数のＶ族元素からなるIII-Ｖ族
混晶半導体層が、ＧａＡｓ基板上にエピタキシャル成長
されたＩｎＧａＮＡｓ層であることを特徴としている。
【００２０】なお、請求項３記載の発明は、ＡｓとＮを
同時に含んだ複数のＶ族元素からなるIII-Ｖ族混晶半導
体層をＧａＡｓ基板上にエピタキシャル成長されたＩｎ
ＧａＮＡｓ層にしているが、Ｎ組成を大きくするほど良
好な結晶を得るのが困難になるので、長波長レーザ等の
バンドギャップエネルギーの小さい素子にＡｓとＮを同
時に含んだ複数のＶ族元素からなるIII-Ｖ族混晶半導体
層を用いるのであれば、ＩｎＧａＮＡｓ層はＮ組成を小
さくできるので好ましい。
【００２１】また、請求項４記載の半導体素子は、請求
項１乃至請求項３記載の半導体素子において、少なくと
も活性層と該活性層に隣接する層には、Ａｌが含有され
ていないことを特徴としている。
【００２２】すなわち、Ａｌは活性であり加工表面にＡ
ｌがあると酸素等を取り込んで非発光再結合センターを
作り易いが、請求項４記載の半導体素子は、少なくとも
活性層のみならず活性層に隣接する層にもＡｌを含んで
いないので、活性層に隣接する層の加工表面における非
発光再結合を減少させ、素子の無効電流を減少させるこ
とができる。
【００２３】また、請求項５記載の半導体素子の製造方
法は、ＡｓとＮを同時に含んだ複数のＶ族元素からなる
III-Ｖ族混晶半導体層を少なくとも一層含んだ半導体素
子を作製する半導体素子の製造方法であって、露出した
前記半導体層表面のＮをＡｓに置換する工程を有し、該
工程は、Ａｓ(砒素)雰囲気中で加熱処理することによっ
て行なわれることを特徴としている。
【００２４】請求項５記載の製造方法では、露出した前
記半導体層表面のＮをＡｓに置換する工程が、Ａｓ(砒
素)雰囲気中で加熱処理することによって行なわれるの
で、Ａｓの原料と清浄な雰囲気と加熱源さえあれば簡単
に処理することができ、加工表面における非発光再結合
を有効に低減することができる。
【００２５】また、請求項６記載の半導体素子の製造方
法は、ＡｓとＮを同時に含んだ複数のＶ族元素からなる
III-Ｖ族混晶半導体層を少なくとも一層含み、前記半導
体層の表面をエッチング等により露出させ、その周囲を
埋め込み成長させた構造を有する半導体素子の製造方法
であって、露出した前記半導体層表面のＮをＡｓに置換
する工程を有し、該工程は、埋込成長用の装置を用い
て、埋め込み成長処理を行なう直前に、Ａｓ(砒素)雰囲
気中で加熱処理することで行なわれることを特徴として
いる。
【００２６】このように、請求項６記載の製造方法で
は、露出した半導体層表面のＮをＡｓに置換する工程
を、埋込成長用の装置(例えばＭＯＣＶＤ装置，ＭＢＥ
装置など)を用いて、埋め込み成長する直前に、Ａｓ(砒
素)雰囲気中で加熱処理することで行なうので、置換処
理と埋め込み成長処理とを同じ装置で連続して行なうこ
とができ、従って、置換処理に特別な装置を用意する必
要がなく、しかも簡単な工程により加工表面における非
発光再結合を有効に低減できる。
【００２７】
【発明の実施の形態】以下、本発明の実施形態について
図面に基づいて説明する。図１は本発明に係る半導体素
子の構成例を示す図である。図１を参照すると、この半
導体素子は、ＭＯＣＶＤ法により、ｎ−ＧａＡｓ基板１
０１上に、ｎ−ＧａＡｓバッファ層１０２，ｎ−ＡｌＧ
ａＡｓ下部クラッド層１０３，ＧａＡｓ光ガイド層１０
４，ＩｎＧａＮＡｓ活性層１０５，ＧａＡｓ光ガイド層
１０６，ｐ−ＡｌＧａＡｓの第１の上部クラッド層１０
７が形成されている。ＩｎＧａＮＡｓ活性層は、Ｎの原
料としてＤＭＨｙ(ジメチルヒドラジン)等の窒素化合物
を用いることで形成できる。
【００２８】ここで、ｎ−ＡｌＧａＡｓ下部クラッド層
１０３，ＧａＡｓ光ガイド層１０４，ＩｎＧａＮＡｓ活
性層１０５，ＧａＡｓ光ガイド層１０６，ｐ−ＡｌＧａ
Ａｓの第１の上部クラッド層１０７は、この半導体素子
の作製過程で、ストライプ領域以外を除去されて露出さ
れた状態となり、露出したＩｎＧａＮＡｓ活性層１０５
の表面部分は、Ｎ原子がＡｓ原子に置き換えられ、Ｉｎ
ＧａＡｓ層１０８になっている。
【００２９】また、図１の半導体素子において、表面が
露出した上記各層上には、ｐ−ＡｌＧａＡｓ電流ブロッ
ク層１０９，ｎ−ＡｌＧａＡｓ電流ブロック層１１０が
埋め込み成長されており、その上層に、ｐ−ＡｌＧａＡ
ｓ第２の上部クラッド層１１１，ｐ−ＧａＡｓコンタク
ト層１１２が形成されている。すなわち、この素子全体
は、層構造としてはＳＣＨ−ＳＱＷ構造となっている。
【００３０】また、図１の半導体素子では、素子の表面
にｐ側電極１１３であるＡｕＺｎ／Ａｕが形成され、ま
た、素子の裏面にｎ側電極１１４であるＡｕＧｅ／Ｎｉ
／Ａｕが形成されている。
【００３１】図１の半導体素子は、次のような手順によ
って作製される。すなわち、まず、ＭＯＣＶＤ法によ
り、ｎ−ＧａＡｓ基板１０１上に、ｎ−ＧａＡｓバッフ
ァ層１０２，ｎ−ＡｌＧａＡｓ下部クラッド層１０３，
ＧａＡｓ光ガイド層１０４，ＩｎＧａＮＡｓ活性層１０
５，ＧａＡｓ光ガイド層１０６，ｐ−ＡｌＧａＡｓ第１
の上部クラッド層１０７を形成する(１回目の成長を行
なう)。そして、ウェットエッチング等によりストライ
プ領域以外を除去する。
【００３２】次いで、ＭＯＣＶＤ装置により、ＡｓＨ3
雰囲気中で６３０℃で３０分間、加熱処理する。この加
熱処理工程により、ＩｎＧａＮＡｓ活性層１０５の表面
に露出した部分のＮ原子がＡｓ原子に置き換えられ、Ｉ
ｎＧａＡｓ層１０８になる。
【００３３】続いて、ｐ−ＡｌＧａＡｓ電流ブロック層
１０９，ｎ−ＡｌＧａＡｓ電流ブロック層１１０を埋め
込み成長させる(２回目の成長を行なう)。しかる後、ｐ
−ＡｌＧａＡｓの第２の上部クラッド層１１１，ｐ−Ｇ
ａＡｓコンタクト層１１２を成長させる(３回目の成長
を行なう)。
【００３４】次いで、ｐ側電極１１３であるＡｕＺｎ／
Ａｕを形成し、また、素子の裏面にｎ側電極１１４であ
るＡｕＧｅ／Ｎｉ／Ａｕを形成して、図１の半導体素子
を作製できる。
【００３５】次に、図１の半導体素子(半導体レーザ)の
特性，動作原理について説明する。一般に、ＩｎＧａＡ
ｓにＮを数％添加すると格子定数が小さくなり、バンド
ギャップエネルギーが小さくなる。すなわち、ＩｎＧａ
ＡｓにＮを数％添加すると、ＧａＡｓ基板に格子整合す
る１．３μｍ，１．５μｍ等の長波長に対応する結晶が
形成できる。逆に、ＩｎＧａＮＡｓのＮをＡｓに置換し
たＩｎＧａＡｓはＩｎＧａＮＡｓよりもバンドギャップ
エネルギーが大きくなる。
【００３６】図１の半導体素子では、活性層１０５にＩ
ｎＧａＮＡｓを用いているので、活性層１０５は、Ｇａ
Ａｓ基板１０１に格子整合しており、ＧａＡｓ基板１０
１上に形成でき、また、バンドギャップエネルギーが大
きいＡｌＧａＡｓ層をクラッド層に用いることができ
る。このため伝導帯のバンド不連続(ΔＥc)が大きくな
り、注入キャリアのオーバーフローを減らすことがで
き、しきい値電流を小さくすることができ、さらに、そ
の温度依存性を小さくすることができる。
【００３７】ところで、図１の半導体素子は、ダブルヘ
テロ接合(下部クラッド層１０３，光ガイド層１０４，
活性層１０５，光ガイド層１０６，上部クラッド層１０
７)を成長後に、エッチングによりストライプ領域以外
を除去し、この除去した部分に、活性層１０５よりもバ
ンドギャップエネルギーが大きく屈折率の小さい別の結
晶を再度成長する埋め込み型構造となっている。このよ
うな構造にすることで、垂直方向(積層方向)と同様に基
板に対して水平方向にも注入キャリアと光を閉じ込める
ことができる。
【００３８】しかしながら、この場合、ダブルヘテロ接
合成長後のエッチング等により加工した素子の加工表面
において生じる非発光再結合による無効電流が、デバイ
スの特性を劣化させる(しきい値電流を高めるなどの)原
因となっていた。すなわち、加工表面に埋め込み成長し
ても、その界面は損傷や不純物の付着等により良好では
なく、非発光再結合センターが多くなり、無効電流が増
加してしまう。
【００３９】このような問題を回避するため、図１の半
導体素子では、２回目の成長の前に、ＭＯＣＶＤ装置に
より、ＡｓＨ3雰囲気中で６３０℃で３０分間加熱処理
する。この工程により、ＩｎＧａＮＡｓ活性層１０５の
表面に露出した部分のＮ原子がＡｓ原子に置き換えら
れ、ＩｎＧａＡｓ層１０８となる。すなわち、ＡｓＨ3
雰囲気中で加熱処理して形成されたＩｎＧａＡｓ層１０
８は、ＮがＡｓに置き換わっており、バンドギャップエ
ネルギーがＩｎＧａＮＡｓ活性層１０５よりも大きく、
ＩｎＧａＮＡｓ活性層１０５とＩｎＧａＡｓ層１０８と
の間のバンドギャップ差によるポテンシャル障壁によ
り、活性層１０５の加工表面近傍にキャリアが拡散でき
なくなり、加工表面における非発光再結合が減少し、素
子の無効電流を減少させることができる。これにより、
しきい値電流を低減することができる。
【００４０】上述の例では、ＩｎＧａＮＡｓ活性層１０
５の表面のＮを全てＡｓに置換しているが、ＩｎＧａＮ
Ａｓ活性層１０５の表面の全てのＮをＡｓに置換せずと
も良い。但し、ＮのＡｓへの置換率は、１００％に近い
方が、ＩｎＧａＮＡｓ活性層１０５との間のバンドギャ
ップ差が大きくなり、加工表面近傍へのキャリアの拡散
をより一層防止できるので望ましい。
【００４１】また、露出した半導体層表面のＮをＡｓに
置換する工程(置換)は、埋込成長用の装置(例えばＭＯ
ＣＶＤ装置)を用いて、埋め込み成長処理を行なう直前
に、ＡｓＨ3雰囲気中で加熱処理することで行なわれ、
従って、加熱処理後の埋め込み成長処理と置換処理とを
同じ装置で連続して行なうことができるので、置換工程
に特別な装置を用いる必要がなく、しかも簡単な工程に
より、加工表面における非発光再結合を有効に低減する
ことができる。
【００４２】また、上述の例では、活性層１０５にはＩ
ｎＧａＮＡｓを用いたが、活性層１０５としては、Ｎと
Ａｓを同時に含んだIII-Ｖ族混晶半導体であれば任意の
材料を用いることができる。ただし、Ｎ組成を大きくす
るほど良好な結晶を得るのが困難になるので、長波長レ
ーザ等に用いるのであれば、Ｎ組成を小さくできるＩｎ
ＧａＮＡｓを用いるのが好ましい。
【００４３】また、上述の例では、活性層１０５に隣接
する光ガイド層１０４，１０６にはＧａＡｓを用いてお
り、光ガイド層１０４，１０６にＧａＡｓを用いる場合
には、酸素等を取り込んで非発光再結合センターを形成
しやすいＡｌを含んだＡｌＧａＡｓを用いる場合に比べ
て、光ガイド層の加工表面での非発光再結合が減少する
ので、素子の無効電流をさらに減少させることができ
る。
【００４４】また、上述の例では、埋め込み層(図１の
例では、電流ブロック層１０９，１１０)には、ＧａＡ
ｓ基板に格子整合するＡｌＧａＡｓを用いたが、この他
に、ＧａＡｓ基板に格子整合するＩｎＧａＰ等のＩｎＧ
ａＡｓＰ系材料を用いることもできる。ＩｎＧａＡｓＰ
系材料は、活性なＡｌを含んでいないので、ＡｌＧａＡ
ｓと同様に好ましい。なお、ＩｎＧａＰを用いる場合
は、ＡｓＨ3雰囲気中で加熱処理した後、Ｖ族原料をＰ
Ｈ3に切り替える。また、ＩｎＧａＡｓＰを用いる場合
は、ＡｓＨ3雰囲気中で加熱処理した後、ＡｓＨ3＋ＰＨ
3にするなどして成長を行なえば良い。もちろん結晶成
長および加熱処理は、ＭＯＣＶＤ法以外にもＭＢＥ法な
どでも可能である。
【００４５】また、デバイス構造は、ダブルヘテロ接合
成長後にエッチングによりストライプ領域以外を除去
し、この除去した部分に、活性層よりもバンドギャップ
エネルギーが大きく屈折率の小さい別の結晶を再度成長
する埋め込み型構造のものであれば、本発明を適応でき
る。もちろん、エッチングによりストライプ領域以外を
除去した後、埋め込みを行なわない構造のものでも、本
発明を適用することができ、この場合にも、前述したと
同様の効果(すなわち、表面の非発光再結合を減少さ
せ、素子の無効電流を低減させるという効果)を得るこ
とができる。
【００４６】図２は本発明に係る半導体素子の他の構成
例を示す図である。図２を参照すると、この半導体素子
は、ｎ−ＧａＡｓ基板２０１上に、ｎ−ＡｌＡｓ／Ｇａ
Ａｓからなる第一の多層膜反射鏡２０２と、ｎ−ＡｌＧ
ａＡｓクラッド層２０３と、ＧａＡｓ光ガイド層２０４
と、ＩｎＧａＮＡｓ活性層２０５と、ＧａＡｓ光ガイド
層２０６と、ｐ−ＡｌＧａＡｓクラッド層２０７と、ｐ
−ＧａＡｓコンタクト層２０８と、ｐ−ＡｌＡｓ／Ｇａ
Ａｓからなる第二の多層膜反射鏡２０９とが順次に形成
されたものとなっている。
【００４７】図２の半導体素子では、さらに、ＩｎＧａ
ＮＡｓ活性層２０５の表面に露出した部分のＮ原子がＡ
ｓ原子に置き換えられＩｎＧａＡｓ層２１０になってい
る。
【００４８】また、図２の半導体素子では、第一の多層
膜反射鏡２０２の上面にｎ側電極２１１であるＡｕＧｅ
／Ｎｉ／Ａｕが形成され、また、ｐ−ＧａＡｓコンタク
ト層２０８の上面にｐ側電極２１２であるＣｒ／Ａｕが
形成されており、図２の半導体素子は、面発光型半導体
レーザとして構成されている。
【００４９】このような構成の半導体素子は、次のよう
に作製される。すなわち、先ず、ｎ−ＧａＡｓ基板２０
１上に、ｎ−ＡｌＡｓ／ＧａＡｓからなる第一の多層膜
反射鏡２０２と、ｎ−ＡｌＧａＡｓクラッド層２０３
と、ＧａＡｓ光ガイド層２０４と、ＩｎＧａＮＡｓ活性
層２０５と、ＧａＡｓ光ガイド層２０６と、ｐ−ＡｌＧ
ａＡｓクラッド層２０７と、ｐ−ＧａＡｓコンタクト層
２０８と、ｐ−ＡｌＡｓ／ＧａＡｓからなる第二の多層
膜反射鏡２０９とを順次に形成する。
【００５０】次いで、ドライエッチング等により、第一
の多層膜反射鏡２０２の上面までの一部と、ｐ−ＧａＡ
ｓコンタクト層２０８の上面までの一部とを除去し、そ
の後、ＡｓＨ3雰囲気中で６３０℃で３０分間加熱処理
する。この加熱処理工程により、ＩｎＧａＮＡｓ活性層
２０５の表面に露出した部分のＮ原子がＡｓ原子に置き
換えられ、ＩｎＧａＡｓ層２１０になる。
【００５１】そして、第一の多層膜反射鏡２０２の上面
にｎ側電極２１１であるＡｕＧｅ／Ｎｉ／Ａｕを形成
し、ｐ−ＧａＡｓコンタクト層２０８の上面にｐ側電極
２１２であるＣｒ／Ａｕを形成して、図２の半導体素子
を作製できる。
【００５２】次に、図２の半導体素子(面発光型半導体
レーザ)の特性，動作原理について説明する。従来のＩ
ｎＧａＡｓＰ／ＩｎＰ系材料の素子では、半導体多層膜
ミラーの材料は屈折率差が小さく、例えばＩｎＰ／Ｉｎ
ＧａＡｓＰ(１．３μｍに対応する組成)の屈折率差は
０．２５程度であり、従って、高反射率を得るためには
ペア数(多層膜ミラーを構成するＩｎＰとＩｎＧａＡｓ
Ｐとの対の個数(積層個数))を多くする必要があった
が、図２の半導体素子では、ＧａＡｓ基板上に形成でき
るため、多層膜ミラー２０２，２０９に屈折率差の大き
いＡｌＡｓ／ＧａＡｓ等のＡｌＧａＡｓ系材料を用いる
ことができる。これにより、高反射率を得る場合にも、
ペア数(多層膜ミラーを構成するＡｌＡｓとＧａＡｓと
の対の個数(積層個数))を少なくできる。具体的には、
ＩｎＰ／ＩｎＧａＡｓＰ系の半分以下にすることができ
る。これにより、多層膜ミラーを短かい成長時間で形成
することができ、また、多層膜ミラーの厚みも薄くなっ
て段差が小さくなり、作製プロセスも容易になる。ま
た、長波長帯面発光型レーザは、従来、高温では良好な
レーザ特性が得られなかったが、図２の半導体素子によ
れば、伝導帯のバンド不連続(ΔＥc)が大きいので、注
入キャリアのオーバーフローを減らすことができ、しき
い値電流の温度依存性が減少し、高温でも良好なレーザ
特性が得られる。
【００５３】ところで、図２の半導体素子は、その作製
工程中、ダブルヘテロ接合成長後にエッチングにより活
性層の一部も除去するようにしており、この場合、活性
層の加工表面は損傷や不純物等により一般に良好ではな
く、非発光再結合センターが多くなり、素子の無効電流
が増加するという問題が生ずる。
【００５４】このような問題を回避するため、図２の半
導体素子では、ＡｓＨ3雰囲気中で６３０℃で３０分間
加熱処理する。この工程により、ＩｎＧａＮＡｓ活性層
２０５の表面に露出した部分のＮ原子がＡｓ原子に置き
換えられ、ＩｎＧａＡｓ層２１０になる。すなわち、Ａ
ｓＨ3雰囲気中で加熱処理して形成されたＩｎＧａＡｓ
層２１０は、ＮがＡｓに置き換わっており、ＩｎＧａＮ
Ａｓ活性層２０５よりもバンドギャップエネルギーが大
きくなっている。
【００５５】図２の半導体素子では、このバンドギャッ
プ差によるポテンシャル障壁により、活性層２０５の加
工表面近傍にキャリアが拡散できなくなり、加工表面に
おける非発光再結合が減少し、素子の無効電流を減少さ
せることができる。これにより、この半導体素子のしき
い値電流を低減することができる。
【００５６】なお、図１または図２の半導体素子の作製
工程において、露出した半導体層表面のＮをＡｓに置換
する工程は、Ａｓ(砒素)雰囲気中で加熱処理することに
よってなされ、このような処理は、Ａｓの原料と清浄な
雰囲気と加熱源さえあれば簡単に処理することができ、
加工表面における非発光再結合を有効に低減することが
できる。
【００５７】この場合、加工表面は酸化や汚染が進む前
に処理することが望ましいので、Ａｓ雰囲気中での加熱
処理はエッチング後、大気にさらす前に行なう方が良
い。この場合、ＭＯＣＶＤ，ＭＢＥ法等を用いる結晶成
長室とドライエッチング法を用いるエッチング加工室と
が真空搬送路等で連結された作製装置を用いることが望
ましい。
【００５８】また、上述の例では、本発明を長波長半導
体レーザ等の発光素子に適用した場合について述べた
が、発光素子のみならず、受光素子や電子素子などの半
導体素子においても、ＡｓとＮを同時に含んだ複数のＶ
族元素からなるIII-Ｖ族混晶半導体層をエッチング等に
より除去した構造のものである場合には、本発明を適用
することができ、この場合にも、前述したと同様の効果
(すなわち、表面の非発光再結合を減少させ、素子の無
効電流を低減させるという効果)が得られる。
【００５９】換言すれば、本発明は、ＡｓとＮを同時に
含んだ複数のＶ族元素からなるIII-Ｖ族混晶半導体層を
少なくとも一層含んだ半導体素子において、露出した半
導体層表面のＮがＡｓに置換されていることを特徴とし
ている。この際、露出した前記半導体層表面のＮのＡｓ
への置換は、Ａｓ雰囲気中で加熱処理することによって
行なわれる。
【００６０】また、本発明は、ＡｓとＮを同時に含んだ
複数のＶ族元素からなるIII-Ｖ族混晶半導体層を少なく
とも一層含み、半導体層の表面をエッチング等により露
出させ、その周囲を埋め込み成長させた構造を有する半
導体素子において、埋め込み成長がなされる前に、エッ
チング等により周囲を除去し露出した半導体層加工面の
ＮがＡｓに置換されていることを特徴としている。この
際、露出した前記半導体層表面のＮのＡｓへの置換は、
埋込成長用の装置を用いて、埋め込み成長処理を行なう
直前に、Ａｓ雰囲気中で加熱処理することで行なわれ
る。
【００６１】上記各半導体素子において、上記ＡｓとＮ
を同時に含んだ複数のＶ族元素からなるIII-Ｖ族混晶半
導体層は、ＧａＡｓ基板上にエピタキシャル成長された
ＩｎＧａＮＡｓ層である。
【００６２】また、上記各半導体素子において、少なく
とも活性層と該活性層に隣接する層には、Ａｌが含有さ
れていない。
【００６３】本発明では、上記のように、ＡｓとＮを同
時に含んだ複数のＶ族元素からなるIII-Ｖ族混晶半導体
層を少なくとも一層含んだ半導体素子において、露出し
た前記半導体層表面のＮがＡｓに置換されているので、
この半導体層とその加工表面との間のバンドギャップ差
によるポテンシャル障壁により、この半導体層の加工表
面近傍にキャリアが拡散できなくなり、加工表面におけ
る非発光再結合を減少させ、素子の無効電流を低減する
ことができる。
【００６４】
【発明の効果】以上に説明したように、本発明によれ
ば、ＡｓとＮを同時に含んだ複数のＶ族元素からなるII
I-Ｖ族混晶半導体層を少なくとも一層含んだ半導体素子
において、露出した前記半導体層表面のＮがＡｓに置換
されているので、この半導体層とその加工表面との間の
バンドギャップ差によるポテンシャル障壁により、この
半導体層の加工表面近傍にキャリアが拡散できなくな
り、加工表面における非発光再結合を減少させ、素子の
無効電流を低減することができる。これにより、しきい
値電流が小さく、しかも温度特性の良好な長波長半導体
レーザ等を提供できる。
【図面の簡単な説明】
【図１】本発明に係る半導体素子の構成例を示す図であ
る。
【図２】本発明に係る半導体素子の他の構成例を示す図
である。
【図３】ＧａＡｓ基板上に形成された従来の長波長半導
体レーザを示す図である。
【符号の説明】
１０１ ｎ−ＧａＡｓ基板 １０２ ｎ−ＧａＡｓバッファ層 １０３ ｎ−ＡｌＧａＡｓ下部クラッド層 １０４ ＧａＡｓ光ガイド層 １０５ ＩｎＧａＮＡｓ活性層 １０６ ＧａＡｓ光ガイド層 １０７ ｐ−ＡｌＧａＡｓ第１の上部クラッド
層 １０８ ＩｎＧａＡｓ層 １０９ ｐ−ＡｌＧａＡｓ電流ブロック層 １１０ ｎ−ＡｌＧａＡｓ電流ブロック層 １１１ ｐ−ＡｌＧａＡｓ第２の上部クラッド
層 １１２ ｐ−ＧａＡｓコンタクト層 １１３ ｐ側電極 １１４ ｎ側電極 ２０１ ｎ−ＧａＡｓ基板 ２０２ 第一の多層膜反射鏡 ２０３ ｎ−ＡｌＧａＡｓクラッド層 ２０４ ＧａＡｓ光ガイド層 ２０５ ＩｎＧａＮＡｓ活性層 ２０６ ＧａＡｓ光ガイド層 ２０７ ｐ−ＡｌＧａＡｓクラッド層 ２０８ ｐ−ＧａＡｓコンタクト層 ２０９ 第二の多層膜反射鏡 ２１０ ＩｎＧａＡｓ層 ２１１ ｎ側電極 ２１２ ｐ側電極

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 ＡｓとＮを同時に含んだ複数のＶ族元素
    からなるIII-Ｖ族混晶半導体層を少なくとも一層含んだ
    半導体素子において、露出した前記半導体層表面のＮが
    Ａｓに置換されていることを特徴とする半導体素子。
  2. 【請求項２】 ＡｓとＮを同時に含んだ複数のＶ族元素
    からなるIII-Ｖ族混晶半導体層を少なくとも一層含み、
    前記半導体層の表面をエッチング等により露出させ、そ
    の周囲を埋め込み成長させた構造を有する半導体素子に
    おいて、前記埋め込み成長がなされる前に、エッチング
    等により周囲を除去し露出した前記半導体層加工面のＮ
    がＡｓに置換されていることを特徴とする半導体素子。
  3. 【請求項３】 請求項１または請求項２記載の半導体素
    子において、上記ＡｓとＮを同時に含んだ複数のＶ族元
    素からなるIII-Ｖ族混晶半導体層は、ＧａＡｓ基板上に
    エピタキシャル成長されたＩｎＧａＮＡｓ層であること
    を特徴とする半導体素子。
  4. 【請求項４】 請求項１乃至請求項３のいずれか一項に
    記載の半導体素子において、少なくとも活性層と該活性
    層に隣接する層には、Ａｌが含有されていないことを特
    徴とする半導体素子。
  5. 【請求項５】 ＡｓとＮを同時に含んだ複数のＶ族元素
    からなるIII-Ｖ族混晶半導体層を少なくとも一層含んだ
    半導体素子を作製する半導体素子の製造方法であって、
    露出した前記半導体層表面のＮをＡｓに置換する工程を
    有し、該工程は、Ａｓ雰囲気中で加熱処理することによ
    って行なわれることを特徴とする半導体素子の製造方
    法。
  6. 【請求項６】 ＡｓとＮを同時に含んだ複数のＶ族元素
    からなるIII-Ｖ族混晶半導体層を少なくとも一層含み、
    前記半導体層の表面をエッチング等により露出させ、そ
    の周囲を埋め込み成長させた構造を有する半導体素子の
    製造方法であって、露出した前記半導体層表面のＮをＡ
    ｓに置換する工程を有し、該工程は、埋込成長用の装置
    を用いて、埋め込み成長処理を行なう直前に、Ａｓ雰囲
    気中で加熱処理することで行なわれることを特徴とする
    半導体素子の製造方法。
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