JPH1052061A - 共振ドライブ回路 - Google Patents
共振ドライブ回路Info
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- JPH1052061A JPH1052061A JP8216043A JP21604396A JPH1052061A JP H1052061 A JPH1052061 A JP H1052061A JP 8216043 A JP8216043 A JP 8216043A JP 21604396 A JP21604396 A JP 21604396A JP H1052061 A JPH1052061 A JP H1052061A
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- H03—ELECTRONIC CIRCUITRY
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- H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
- H03K2217/009—Resonant driver circuits
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
- Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
- Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes
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- Power Conversion In General (AREA)
- Inverter Devices (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】
【課題】 メインスイッチ素子Ｑ1 のメインスイッチ入
力容量Ｃiss 電圧の不要振動に起因したメインスイッチ
素子Ｑ1 のスイッチング誤動作を防止することが可能な
共振ドライブ回路を提供する。 【解決手段】 スイッチ素子ＳＷ３，ＳＷ４を設ける。
スイッチ素子ＳＷ３はメインスイッチ入力容量Ｃiss へ
エネルギーが充電されてメインスイッチ入力容量Ｃiss
の電圧がメインスイッチ素子Ｑ1 のスイッチオン駆動電
圧（入力電源Ｖin電圧）に達したときにスイッチオン
し、メインスイッチ素子Ｑ1 のスイッチオン期間終了時
までのスイッチオン期間、入力容量電圧を入力電源電圧
に固定する。スイッチ素子ＳＷ４はメインスイッチ入力
容量Ｃiss の充電エネルギーが放電して入力容量電圧が
０Ｖに低下したときにスイッチオンし、メインスイッチ
素子Ｑ1 のスイッチオフ期間終了時までのスイッチオン
期間、入力容量電圧を０Ｖに固定する。
力容量Ｃiss 電圧の不要振動に起因したメインスイッチ
素子Ｑ1 のスイッチング誤動作を防止することが可能な
共振ドライブ回路を提供する。 【解決手段】 スイッチ素子ＳＷ３，ＳＷ４を設ける。
スイッチ素子ＳＷ３はメインスイッチ入力容量Ｃiss へ
エネルギーが充電されてメインスイッチ入力容量Ｃiss
の電圧がメインスイッチ素子Ｑ1 のスイッチオン駆動電
圧（入力電源Ｖin電圧）に達したときにスイッチオン
し、メインスイッチ素子Ｑ1 のスイッチオン期間終了時
までのスイッチオン期間、入力容量電圧を入力電源電圧
に固定する。スイッチ素子ＳＷ４はメインスイッチ入力
容量Ｃiss の充電エネルギーが放電して入力容量電圧が
０Ｖに低下したときにスイッチオンし、メインスイッチ
素子Ｑ1 のスイッチオフ期間終了時までのスイッチオン
期間、入力容量電圧を０Ｖに固定する。
Description
【０００１】
【発明の属する技術分野】本発明はＭＯＳ−ＦＥＴやＩ
ＧＢＴ等のＭＯＳゲート構造を有するスイッチ素子のド
ライブ動作を行う共振ドライブ回路に関するものであ
る。
ＧＢＴ等のＭＯＳゲート構造を有するスイッチ素子のド
ライブ動作を行う共振ドライブ回路に関するものであ
る。
【０００２】
【従来の技術】図９にはメインスイッチ素子Ｑ1 のドラ
イブ動作を行う共振ドライブ回路の一例がメインスイッ
チ素子Ｑ1 に接続されている状態で示されている。この
共振ドライブ回路１がドライブ動作を行うメインスイッ
チ素子Ｑ1 は図10に示すＭＯＳ−ＦＥＴやＩＧＢＴやＳ
ＩＴ等のＭＯＳゲート構造を有するスイッチ素子により
形成されており、図９には上記メインスイッチ素子Ｑ1
のメインスイッチ入力容量Ｃiss が等価的に図示されて
いる。このようなＭＯＳゲート構造を有するスイッチ素
子のゲート側から電力供給してメインスイッチ入力容量
Ｃiss の電圧がメインスイッチ素子Ｑ1 の予め定まるス
イッチオン駆動電圧に達するとメインスイッチ素子Ｑ1
がスイッチオンし、上記メインスイッチ入力容量Ｃiss
の充電エネルギーが放電するとメインスイッチ素子Ｑ1
はスイッチオフする。
イブ動作を行う共振ドライブ回路の一例がメインスイッ
チ素子Ｑ1 に接続されている状態で示されている。この
共振ドライブ回路１がドライブ動作を行うメインスイッ
チ素子Ｑ1 は図10に示すＭＯＳ−ＦＥＴやＩＧＢＴやＳ
ＩＴ等のＭＯＳゲート構造を有するスイッチ素子により
形成されており、図９には上記メインスイッチ素子Ｑ1
のメインスイッチ入力容量Ｃiss が等価的に図示されて
いる。このようなＭＯＳゲート構造を有するスイッチ素
子のゲート側から電力供給してメインスイッチ入力容量
Ｃiss の電圧がメインスイッチ素子Ｑ1 の予め定まるス
イッチオン駆動電圧に達するとメインスイッチ素子Ｑ1
がスイッチオンし、上記メインスイッチ入力容量Ｃiss
の充電エネルギーが放電するとメインスイッチ素子Ｑ1
はスイッチオフする。
【０００３】図９において、直流の入力電源Ｖinには第
１のスイッチ素子であるスイッチ素子ＳＷ１と第２のス
イッチ素子であるスイッチ素子ＳＷ２との直列接続体が
スイッチ素子ＳＷ１を入力電源Ｖinの正極側にして並列
接続されており、上記スイッチ素子ＳＷ１とＳＷ２の直
列接続部には、第１の電力回生整流素子である第１の回
生ダイオードＤ1 のカソード側と、第２の電力回生整流
素子である第２の回生ダイオードＤ2 のアノード側と、
インダクタンス素子Ｌr の一端側とがそれぞれ接続され
ている。上記第１の回生ダイオードＤ1 のアノード側は
入力電源Ｖinの負極側とスイッチ素子ＳＷ２の接続部に
接続され、また、第２の回生ダイオードＤ2 のカソード
側は入力電源Ｖinの正極側とスイッチ素子ＳＷ１の接続
部に接続されている。
１のスイッチ素子であるスイッチ素子ＳＷ１と第２のス
イッチ素子であるスイッチ素子ＳＷ２との直列接続体が
スイッチ素子ＳＷ１を入力電源Ｖinの正極側にして並列
接続されており、上記スイッチ素子ＳＷ１とＳＷ２の直
列接続部には、第１の電力回生整流素子である第１の回
生ダイオードＤ1 のカソード側と、第２の電力回生整流
素子である第２の回生ダイオードＤ2 のアノード側と、
インダクタンス素子Ｌr の一端側とがそれぞれ接続され
ている。上記第１の回生ダイオードＤ1 のアノード側は
入力電源Ｖinの負極側とスイッチ素子ＳＷ２の接続部に
接続され、また、第２の回生ダイオードＤ2 のカソード
側は入力電源Ｖinの正極側とスイッチ素子ＳＷ１の接続
部に接続されている。
【０００４】上記インダクタンス素子Ｌr の他端側には
駆動電圧クランプ素子であるクランプダイオードＤEVの
アノード側と零電圧クランプ素子であるクランプダイオ
ードＤ0Vのカソード側がそれぞれ接続され、上記クラン
プダイオードＤEVのカソード側は第２の回生ダイオード
Ｄ2 のカソード側に接続され、クランプダイオードＤ0V
のアノード側は第１の回生ダイオードＤ1 のアノード側
に接続されている。上記クランプダイオードＤ0Vの両端
には等価的にメインスイッチ素子Ｑ1 のメインスイッチ
入力容量Ｃiss が並列接続される。なお、図示されてい
ないが、スイッチ素子ＳＷ１，ＳＷ２にはそれぞれスイ
ッチング制御を行う制御回路が接続されている。
駆動電圧クランプ素子であるクランプダイオードＤEVの
アノード側と零電圧クランプ素子であるクランプダイオ
ードＤ0Vのカソード側がそれぞれ接続され、上記クラン
プダイオードＤEVのカソード側は第２の回生ダイオード
Ｄ2 のカソード側に接続され、クランプダイオードＤ0V
のアノード側は第１の回生ダイオードＤ1 のアノード側
に接続されている。上記クランプダイオードＤ0Vの両端
には等価的にメインスイッチ素子Ｑ1 のメインスイッチ
入力容量Ｃiss が並列接続される。なお、図示されてい
ないが、スイッチ素子ＳＷ１，ＳＷ２にはそれぞれスイ
ッチング制御を行う制御回路が接続されている。
【０００５】前記入力電源Ｖinの電圧ＶE はメインスイ
ッチ素子Ｑ1 のスイッチオンに適切な駆動電圧に設定さ
れ、前記スイッチ素子ＳＷ１とインダクタンス素子Ｌr
により充電回路が構成されており、この充電回路は入力
電源Ｖinの電力をメインスイッチ素子Ｑ1 のメインスイ
ッチ入力容量Ｃiss へインダクタンス素子Ｌr とメイン
スイッチ入力容量Ｃiss のＬＣ共振を利用して充電供給
する回路である。また、上記スイッチ素子ＳＷ１とイン
ダクタンス素子Ｌr とクランプダイオードＤEVにより駆
動電圧クランプ回路が構成され、この駆動電圧クランプ
回路はメインスイッチ素子Ｑ1 のメインスイッチ入力容
量Ｃiss の充電電圧を入力電源電圧ＶEVにクランプする
回路である。さらに、上記第１の回生ダイオードＤ1 と
インダクタンス素子Ｌr とクランプダイオードＤEVによ
り第１の電力回生回路が構成され、この回路は上記充電
回路と駆動電圧クランプ回路の動作によってインダクタ
ンス素子Ｌr に蓄積されたエネルギーを入力電源Ｖinへ
回生する回路である。
ッチ素子Ｑ1 のスイッチオンに適切な駆動電圧に設定さ
れ、前記スイッチ素子ＳＷ１とインダクタンス素子Ｌr
により充電回路が構成されており、この充電回路は入力
電源Ｖinの電力をメインスイッチ素子Ｑ1 のメインスイ
ッチ入力容量Ｃiss へインダクタンス素子Ｌr とメイン
スイッチ入力容量Ｃiss のＬＣ共振を利用して充電供給
する回路である。また、上記スイッチ素子ＳＷ１とイン
ダクタンス素子Ｌr とクランプダイオードＤEVにより駆
動電圧クランプ回路が構成され、この駆動電圧クランプ
回路はメインスイッチ素子Ｑ1 のメインスイッチ入力容
量Ｃiss の充電電圧を入力電源電圧ＶEVにクランプする
回路である。さらに、上記第１の回生ダイオードＤ1 と
インダクタンス素子Ｌr とクランプダイオードＤEVによ
り第１の電力回生回路が構成され、この回路は上記充電
回路と駆動電圧クランプ回路の動作によってインダクタ
ンス素子Ｌr に蓄積されたエネルギーを入力電源Ｖinへ
回生する回路である。
【０００６】さらに、前記スイッチ素子ＳＷ２とインダ
クタンス素子Ｌr により放電回路が構成され、この放電
回路はメインスイッチ素子Ｑ1 のメインスイッチ入力容
量Ｃiss の充電エネルギーをインダクタンス素子Ｌr と
メインスイッチ入力容量Ｃiss のＬＣ共振を利用して放
電させる回路である。さらに、上記スイッチ素子ＳＷ２
とインダクタンス素子Ｌr とクランプダイオードＤ0Vに
より零電圧クランプ回路が構成され、この零電圧クラン
プ回路はメインスイッチ入力容量Ｃiss の電圧を零電圧
にクランプする回路である。さらにまた、第２の回生ダ
イオードＤ2 とインダクタンス素子Ｌr とクランプダイ
オードＤ0Vにより第２の電力回生回路が構成され、この
第２の電力回生回路は、上記放電回路と零電圧クランプ
回路の回路動作によってインダクタンス素子Ｌr に蓄積
されたエネルギーを入力電源Ｖinへ回生する回路であ
る。
クタンス素子Ｌr により放電回路が構成され、この放電
回路はメインスイッチ素子Ｑ1 のメインスイッチ入力容
量Ｃiss の充電エネルギーをインダクタンス素子Ｌr と
メインスイッチ入力容量Ｃiss のＬＣ共振を利用して放
電させる回路である。さらに、上記スイッチ素子ＳＷ２
とインダクタンス素子Ｌr とクランプダイオードＤ0Vに
より零電圧クランプ回路が構成され、この零電圧クラン
プ回路はメインスイッチ入力容量Ｃiss の電圧を零電圧
にクランプする回路である。さらにまた、第２の回生ダ
イオードＤ2 とインダクタンス素子Ｌr とクランプダイ
オードＤ0Vにより第２の電力回生回路が構成され、この
第２の電力回生回路は、上記放電回路と零電圧クランプ
回路の回路動作によってインダクタンス素子Ｌr に蓄積
されたエネルギーを入力電源Ｖinへ回生する回路であ
る。
【０００７】図９に示す共振ドライブ回路１は上記のよ
うに構成されており、以下に、この共振ドライブ回路１
の動作を図11，図12，図13に基づき簡単に説明する。な
お、図11はメインスイッチ素子Ｑ1 のゲート電圧（メイ
ンスイッチ入力容量Ｃiss の電圧）とドレイン電圧、イ
ンダクタンス素子Ｌr の電流をそれぞれ時間の経過に従
って示すタイムチャートであり、図12と図13は共振ドラ
イブ回路１の回路動作部分を抜き出して等価的に表した
等価回路である。
うに構成されており、以下に、この共振ドライブ回路１
の動作を図11，図12，図13に基づき簡単に説明する。な
お、図11はメインスイッチ素子Ｑ1 のゲート電圧（メイ
ンスイッチ入力容量Ｃiss の電圧）とドレイン電圧、イ
ンダクタンス素子Ｌr の電流をそれぞれ時間の経過に従
って示すタイムチャートであり、図12と図13は共振ドラ
イブ回路１の回路動作部分を抜き出して等価的に表した
等価回路である。
【０００８】まず、メインスイッチ素子Ｑ1 のメインス
イッチ入力容量Ｃiss が空で、スイッチ素子ＳＷ１，Ｓ
Ｗ２が共にスイッチオフである状態から、充電回路のス
イッチ素子ＳＷ１がスイッチオンすると（図11の時間ｔ
1 ）、図12の（ａ）に示すように、入力電源Ｖinの電力
が、インダクタンス素子Ｌr とメインスイッチ入力容量
Ｃiss のＬＣ共振を利用して、入力電源Ｖin→スイッチ
素子ＳＷ１→インダクタンス素子Ｌr →メインスイッチ
入力容量Ｃiss の経路で、メインスイッチ素子Ｑ1 のメ
インスイッチ入力容量Ｃiss へ充電供給される（モード
１）。
イッチ入力容量Ｃiss が空で、スイッチ素子ＳＷ１，Ｓ
Ｗ２が共にスイッチオフである状態から、充電回路のス
イッチ素子ＳＷ１がスイッチオンすると（図11の時間ｔ
1 ）、図12の（ａ）に示すように、入力電源Ｖinの電力
が、インダクタンス素子Ｌr とメインスイッチ入力容量
Ｃiss のＬＣ共振を利用して、入力電源Ｖin→スイッチ
素子ＳＷ１→インダクタンス素子Ｌr →メインスイッチ
入力容量Ｃiss の経路で、メインスイッチ素子Ｑ1 のメ
インスイッチ入力容量Ｃiss へ充電供給される（モード
１）。
【０００９】そして、メインスイッチ入力容量Ｃiss の
電圧が入力電源Ｖinの電圧ＶE （つまり、メインスイッ
チ素子Ｑ1 のスイッチオン駆動電圧）に達すると（図11
の時間ｔ2 ）、メインスイッチ素子Ｑ1 がスイッチオン
する。また、駆動電圧クランプ回路のクランプダイオー
ドＤEVがスイッチオンし、上記ＬＣ共振によりインダク
タンス素子Ｌr に蓄積されたエネルギーが、図12の
（ｂ）に示すように、インダクタンス素子Ｌr →クラン
プダイオードＤEV→スイッチ素子ＳＷ１→インダクタン
ス素子Ｌr の閉ループで還流し、メインスイッチ入力容
量Ｃiss の電圧を入力電源電圧ＶE にクランプする（モ
ード２）。このエネルギーの還流によってインダクタン
ス素子Ｌr にはエネルギーが蓄積される。
電圧が入力電源Ｖinの電圧ＶE （つまり、メインスイッ
チ素子Ｑ1 のスイッチオン駆動電圧）に達すると（図11
の時間ｔ2 ）、メインスイッチ素子Ｑ1 がスイッチオン
する。また、駆動電圧クランプ回路のクランプダイオー
ドＤEVがスイッチオンし、上記ＬＣ共振によりインダク
タンス素子Ｌr に蓄積されたエネルギーが、図12の
（ｂ）に示すように、インダクタンス素子Ｌr →クラン
プダイオードＤEV→スイッチ素子ＳＷ１→インダクタン
ス素子Ｌr の閉ループで還流し、メインスイッチ入力容
量Ｃiss の電圧を入力電源電圧ＶE にクランプする（モ
ード２）。このエネルギーの還流によってインダクタン
ス素子Ｌr にはエネルギーが蓄積される。
【００１０】上記エネルギーの還流状態でスイッチ素子
ＳＷ１がスイッチオフすると（図11の時間ｔ3 ）、第１
の電力回生回路の第１の回生ダイオードＤ1 がスイッチ
オンし、上記インダクタンス素子Ｌr の蓄積エネルギー
が、図12の（ｃ）に示すように、インダクタンス素子Ｌ
r →クランプダイオードＤEV→入力電源Ｖinの正極側の
経路で、入力電源Ｖinに回生される（モード３）。
ＳＷ１がスイッチオフすると（図11の時間ｔ3 ）、第１
の電力回生回路の第１の回生ダイオードＤ1 がスイッチ
オンし、上記インダクタンス素子Ｌr の蓄積エネルギー
が、図12の（ｃ）に示すように、インダクタンス素子Ｌ
r →クランプダイオードＤEV→入力電源Ｖinの正極側の
経路で、入力電源Ｖinに回生される（モード３）。
【００１１】この第１の電力回生回路の電力回生動作が
終了してからメインスイッチ素子Ｑ1 のスイッチオン期
間が終了するまでの期間（図11の時間ｔ4 から時間ｔ5
の期間）、共振ドライブ回路１は、図12の（ｄ）に示す
ように、メインスイッチ入力容量Ｃiss の充電状態を維
持しながら休止状態となる（モード４）。
終了してからメインスイッチ素子Ｑ1 のスイッチオン期
間が終了するまでの期間（図11の時間ｔ4 から時間ｔ5
の期間）、共振ドライブ回路１は、図12の（ｄ）に示す
ように、メインスイッチ入力容量Ｃiss の充電状態を維
持しながら休止状態となる（モード４）。
【００１２】次に、メインスイッチ素子Ｑ1 のスイッチ
オン期間が終了し、放電回路のスイッチ素子ＳＷ２がス
イッチオンすると（図11の時間ｔ5 ）、図13の（ａ）に
示すように、メインスイッチ入力容量Ｃiss の充電エネ
ルギーが、インダクタンス素子Ｌr とメインスイッチ入
力容量Ｃiss のＬＣ共振により、インダクタンス素子Ｌ
r を通って放電し、メインスイッチ素子Ｑ1 がスイッチ
オフすると共に、上記放電エネルギーがインダクタンス
素子Ｌr に蓄積される（モード５）。
オン期間が終了し、放電回路のスイッチ素子ＳＷ２がス
イッチオンすると（図11の時間ｔ5 ）、図13の（ａ）に
示すように、メインスイッチ入力容量Ｃiss の充電エネ
ルギーが、インダクタンス素子Ｌr とメインスイッチ入
力容量Ｃiss のＬＣ共振により、インダクタンス素子Ｌ
r を通って放電し、メインスイッチ素子Ｑ1 がスイッチ
オフすると共に、上記放電エネルギーがインダクタンス
素子Ｌr に蓄積される（モード５）。
【００１３】そして、上記放電動作によりメインスイッ
チ入力容量Ｃiss の電圧が零電圧になると（図11の時間
ｔ6 ）、零電圧クランプ回路のクランプダイオードＤ0V
がスイッチオンし、上記インダクタンス素子Ｌr の蓄積
エネルギーが、図13の（ｂ）に示すように、インダクタ
ンス素子Ｌr →スイッチ素子ＳＷ２→クランプダイオー
ドＤ0V→インダクタンス素子Ｌr の閉ループで還流し、
メインスイッチ入力容量Ｃiss の電圧を零電圧にクラン
プする（モード６）。このエネルギーの還流によりイン
ダクタンス素子Ｌr には再度エネルギーが蓄積される。
チ入力容量Ｃiss の電圧が零電圧になると（図11の時間
ｔ6 ）、零電圧クランプ回路のクランプダイオードＤ0V
がスイッチオンし、上記インダクタンス素子Ｌr の蓄積
エネルギーが、図13の（ｂ）に示すように、インダクタ
ンス素子Ｌr →スイッチ素子ＳＷ２→クランプダイオー
ドＤ0V→インダクタンス素子Ｌr の閉ループで還流し、
メインスイッチ入力容量Ｃiss の電圧を零電圧にクラン
プする（モード６）。このエネルギーの還流によりイン
ダクタンス素子Ｌr には再度エネルギーが蓄積される。
【００１４】上記エネルギーの還流状態でスイッチ素子
ＳＷ２がスイッチオフすると（図11の時間ｔ7 ）、第２
の電力回生回路の第２の回生ダイオードＤ2 がスイッチ
オンし、上記インダクタンス素子Ｌr の蓄積エネルギー
が、図13の（ｃ）に示すように、インダクタンス素子Ｌ
r →第２の回生ダイオードＤ2 →入力電源Ｖinの経路
で、入力電源Ｖinへ回生される（モード７）。
ＳＷ２がスイッチオフすると（図11の時間ｔ7 ）、第２
の電力回生回路の第２の回生ダイオードＤ2 がスイッチ
オンし、上記インダクタンス素子Ｌr の蓄積エネルギー
が、図13の（ｃ）に示すように、インダクタンス素子Ｌ
r →第２の回生ダイオードＤ2 →入力電源Ｖinの経路
で、入力電源Ｖinへ回生される（モード７）。
【００１５】この第２の電力回生回路の電力回生動作が
終了してからメインスイッチ素子Ｑ1 のスイッチオフ期
間が終了するまでの期間（図11の時間ｔ8 から時間ｔ9
までの期間）、共振ドライブ回路１は図13の（ｄ）に示
すように、メインスイッチ入力容量Ｃiss の放電状態を
維持しながら休止状態となる（モード８）。
終了してからメインスイッチ素子Ｑ1 のスイッチオフ期
間が終了するまでの期間（図11の時間ｔ8 から時間ｔ9
までの期間）、共振ドライブ回路１は図13の（ｄ）に示
すように、メインスイッチ入力容量Ｃiss の放電状態を
維持しながら休止状態となる（モード８）。
【００１６】上記のように、図９に示す共振ドライブ回
路１は、上記モード１〜８の回路動作を繰り返し行っ
て、メインスイッチ素子Ｑ1 の共振ドライブ動作を行
う。
路１は、上記モード１〜８の回路動作を繰り返し行っ
て、メインスイッチ素子Ｑ1 の共振ドライブ動作を行
う。
【００１７】
【発明が解決しようとする課題】しかしながら、図12の
（ｄ）に示すモード４の期間中に（図11の時間ｔ4 から
時間ｔ5 の期間中に）、メインスイッチ入力容量Ｃiss
の電圧は入力電源電圧ＶE に固定されていなければなら
ないにも拘わらず、上記構成の共振ドライブ回路１は、
メインスイッチ入力容量Ｃiss の電圧（メインスイッチ
素子Ｑ1 のゲート電圧）に図15の入力容量電圧波形に示
すような不要振動Ａを次のように発生させてしまい、メ
インスイッチ素子Ｑ1 のスイッチング誤動作を起こすこ
とがある。
（ｄ）に示すモード４の期間中に（図11の時間ｔ4 から
時間ｔ5 の期間中に）、メインスイッチ入力容量Ｃiss
の電圧は入力電源電圧ＶE に固定されていなければなら
ないにも拘わらず、上記構成の共振ドライブ回路１は、
メインスイッチ入力容量Ｃiss の電圧（メインスイッチ
素子Ｑ1 のゲート電圧）に図15の入力容量電圧波形に示
すような不要振動Ａを次のように発生させてしまい、メ
インスイッチ素子Ｑ1 のスイッチング誤動作を起こすこ
とがある。
【００１８】スイッチ素子ＳＷ１，ＳＷ２や第１、第２
の回生ダイオーＤ1 ，Ｄ2 には図14の（ｂ）に示すよう
な寄生容量（Ｃd ）が生じる。モード４の動作開始時に
はそれら寄生容量が空の状態であるので、メインスイッ
チ入力容量Ｃiss の充電エネルギーが、図14の（ｂ）に
示すように、インダクタンス素子Ｌr を介して上記寄生
容量へ引き抜き供給され、寄生容量の電圧が上昇する一
方で、メインスイッチ入力容量Ｃiss の電圧が低下する
（モード４−１）。この寄生容量へのエネルギー供給動
作によりインダクタンス素子Ｌr にはエネルギーが蓄積
される。
の回生ダイオーＤ1 ，Ｄ2 には図14の（ｂ）に示すよう
な寄生容量（Ｃd ）が生じる。モード４の動作開始時に
はそれら寄生容量が空の状態であるので、メインスイッ
チ入力容量Ｃiss の充電エネルギーが、図14の（ｂ）に
示すように、インダクタンス素子Ｌr を介して上記寄生
容量へ引き抜き供給され、寄生容量の電圧が上昇する一
方で、メインスイッチ入力容量Ｃiss の電圧が低下する
（モード４−１）。この寄生容量へのエネルギー供給動
作によりインダクタンス素子Ｌr にはエネルギーが蓄積
される。
【００１９】上記寄生容量の充電電圧が入力電源電圧Ｖ
E に達すると、前記インダクタンス素子Ｌr の蓄積エネ
ルギーの電流が、例えば、図14の（ｃ）に示すように、
メインスイッチ入力容量Ｃiss とインダクタンス素子Ｌ
r と第２の回生ダイオードＤ2 と入力電源Ｖinを通る経
路で通電し、上記インダクタンス素子Ｌr の蓄積エネル
ギーが入力電源Ｖinに回生されると共に、その回生電流
がメインスイッチ入力容量Ｃiss を通電することにより
メインスイッチ入力容量Ｃiss の充電エネルギーがさら
に引き抜かれる（モード４−２）。
E に達すると、前記インダクタンス素子Ｌr の蓄積エネ
ルギーの電流が、例えば、図14の（ｃ）に示すように、
メインスイッチ入力容量Ｃiss とインダクタンス素子Ｌ
r と第２の回生ダイオードＤ2 と入力電源Ｖinを通る経
路で通電し、上記インダクタンス素子Ｌr の蓄積エネル
ギーが入力電源Ｖinに回生されると共に、その回生電流
がメインスイッチ入力容量Ｃiss を通電することにより
メインスイッチ入力容量Ｃiss の充電エネルギーがさら
に引き抜かれる（モード４−２）。
【００２０】そして、上記インダクタンス素子Ｌr の蓄
積エネルギーが入力電源Ｖinへ回生し終えると、メイン
スイッチ入力容量Ｃiss の電圧が前記寄生容量の電圧よ
り低下していることから、前記とは逆に、図14の（ｄ）
に示すように、寄生容量の充電エネルギーがメインスイ
ッチ入力容量Ｃiss へ供給され、寄生容量の電圧が低下
し、メインスイッチ入力容量Ｃiss の電圧が上昇する
（モード４−３）。
積エネルギーが入力電源Ｖinへ回生し終えると、メイン
スイッチ入力容量Ｃiss の電圧が前記寄生容量の電圧よ
り低下していることから、前記とは逆に、図14の（ｄ）
に示すように、寄生容量の充電エネルギーがメインスイ
ッチ入力容量Ｃiss へ供給され、寄生容量の電圧が低下
し、メインスイッチ入力容量Ｃiss の電圧が上昇する
（モード４−３）。
【００２１】上記の如く、モード４の期間中に、モード
４−１からモード４−３に至る一連の動作が振幅を徐々
に小さくして繰り返し行われ、メインスイッチ入力容量
Ｃiss の電圧が図15の不要振動Ａに示すように不要振動
する。このような入力容量電圧の不要振動Ａにより、メ
インスイッチ入力容量Ｃiss の電圧が入力電源電圧ＶE
よりも大きく低下すると、メインスイッチ素子Ｑ1 はス
イッチオン期間であるにも拘わらずスイッチオフしてし
まうというスイッチング誤動作が生じる虞れがある。
４−１からモード４−３に至る一連の動作が振幅を徐々
に小さくして繰り返し行われ、メインスイッチ入力容量
Ｃiss の電圧が図15の不要振動Ａに示すように不要振動
する。このような入力容量電圧の不要振動Ａにより、メ
インスイッチ入力容量Ｃiss の電圧が入力電源電圧ＶE
よりも大きく低下すると、メインスイッチ素子Ｑ1 はス
イッチオン期間であるにも拘わらずスイッチオフしてし
まうというスイッチング誤動作が生じる虞れがある。
【００２２】また、図13の（ｄ）に示すモード８の期間
中に（図11の時間ｔ8 から時間ｔ9の期間中に）、次に
示すミラー効果と寄生容量に起因して、メインスイッチ
入力容量Ｃiss の電圧に図15に示す不要振動Ｂが発生
し、メインスイッチ素子Ｑ1 がスイッチング誤動作を起
こす虞れがある。
中に（図11の時間ｔ8 から時間ｔ9の期間中に）、次に
示すミラー効果と寄生容量に起因して、メインスイッチ
入力容量Ｃiss の電圧に図15に示す不要振動Ｂが発生
し、メインスイッチ素子Ｑ1 がスイッチング誤動作を起
こす虞れがある。
【００２３】上記ミラー効果とは、メインスイッチ素子
Ｑ1 のスイッチオフ期間に図10に示すメインスイッチ素
子Ｑ1 のドレイン（Ｄ）−ソース（Ｓ）間に生じる出力
容量Ｃoss の電圧が、ドレイン（Ｄ）−ゲート（Ｇ）間
の寄生容量Ｃgdとゲート（Ｇ）−ソース（Ｓ）間の寄生
容量Ｃgsとに分圧印加され、メインスイッチ入力容量Ｃ
iss （Ｃiss ＝Ｃgd＋Ｃgs）の電圧（ゲート電圧）が上
昇する現象のことである。図10に示すように、通常、メ
インスイッチ素子Ｑ1 のドレイン側にはインダクタンス
素子Ｌが接続され、メインスイッチ素子Ｑ1 のスイッチ
オフ期間に、そのインダクタンス素子Ｌと出力容量Ｃ
oss とがＬＣ共振を起こし、出力容量Ｃoss の電圧が振
動するので、この出力容量Ｃoss の電圧振動に伴って必
然的に、上記ミラー効果によりメインスイッチ入力容量
Ｃiss の電圧は不要振動する。
Ｑ1 のスイッチオフ期間に図10に示すメインスイッチ素
子Ｑ1 のドレイン（Ｄ）−ソース（Ｓ）間に生じる出力
容量Ｃoss の電圧が、ドレイン（Ｄ）−ゲート（Ｇ）間
の寄生容量Ｃgdとゲート（Ｇ）−ソース（Ｓ）間の寄生
容量Ｃgsとに分圧印加され、メインスイッチ入力容量Ｃ
iss （Ｃiss ＝Ｃgd＋Ｃgs）の電圧（ゲート電圧）が上
昇する現象のことである。図10に示すように、通常、メ
インスイッチ素子Ｑ1 のドレイン側にはインダクタンス
素子Ｌが接続され、メインスイッチ素子Ｑ1 のスイッチ
オフ期間に、そのインダクタンス素子Ｌと出力容量Ｃ
oss とがＬＣ共振を起こし、出力容量Ｃoss の電圧が振
動するので、この出力容量Ｃoss の電圧振動に伴って必
然的に、上記ミラー効果によりメインスイッチ入力容量
Ｃiss の電圧は不要振動する。
【００２４】また、上記ミラー効果によりメインスイッ
チ入力容量Ｃiss に電圧が印加されることから、図９に
示す共振ドライブ回路１の回路構成では、モード８の動
作期間中に前記モード４の動作期間中と同様にスイッチ
素子ＳＷ１，ＳＷ２や第１、第２の回生ダイオード
Ｄ1 ，Ｄ2 の寄生容量の充電動作に起因してメインスイ
ッチ素子Ｑ1 のメインスイッチ入力容量Ｃiss の電圧に
不要振動が生じる。このため、モード８の動作期間中に
ミラー効果による不要振動と寄生容量による不要振動と
が合わさって、図15に示す不要振動Ｂが生じ、メインス
イッチ素子Ｑ1 がスイッチング誤動作を起こす虞れがあ
る。
チ入力容量Ｃiss に電圧が印加されることから、図９に
示す共振ドライブ回路１の回路構成では、モード８の動
作期間中に前記モード４の動作期間中と同様にスイッチ
素子ＳＷ１，ＳＷ２や第１、第２の回生ダイオード
Ｄ1 ，Ｄ2 の寄生容量の充電動作に起因してメインスイ
ッチ素子Ｑ1 のメインスイッチ入力容量Ｃiss の電圧に
不要振動が生じる。このため、モード８の動作期間中に
ミラー効果による不要振動と寄生容量による不要振動と
が合わさって、図15に示す不要振動Ｂが生じ、メインス
イッチ素子Ｑ1 がスイッチング誤動作を起こす虞れがあ
る。
【００２５】本発明は上記課題を解決するためになされ
たものであり、その目的は、第１、第２のスイッチ素子
や第１、第２の電力回生整流素子の寄生容量の充電動作
に起因したメインスイッチ素子の入力容量電圧の不要振
動や、ミラー効果に起因したメインスイッチ素子の入力
容量電圧の不要振動を防止して、メインスイッチ素子の
スイッチング誤動作を回避する共振ドライブ回路を提供
することにある。
たものであり、その目的は、第１、第２のスイッチ素子
や第１、第２の電力回生整流素子の寄生容量の充電動作
に起因したメインスイッチ素子の入力容量電圧の不要振
動や、ミラー効果に起因したメインスイッチ素子の入力
容量電圧の不要振動を防止して、メインスイッチ素子の
スイッチング誤動作を回避する共振ドライブ回路を提供
することにある。
【００２６】
【課題を解決するための手段】上記目的を達成するため
にこの発明は次のような構成をもって前記課題を解決す
る手段としている。
にこの発明は次のような構成をもって前記課題を解決す
る手段としている。
【００２７】すなわち、第１の発明は、直流の入力電源
と、この入力電源の正極側を第１のスイッチ素子とイン
ダクタンス素子を順に介してメインスイッチ素子に接続
し上記第１のスイッチ素子のスイッチオン動作により入
力電源の電力を上記インダクタンス素子とメインスイッ
チ素子の入力容量のＬＣ共振を利用してメインスイッチ
素子の入力容量へ充電供給する充電回路と、上記第１の
スイッチ素子とインダクタンス素子の直列回路に並列接
続されて前記入力容量充電動作によりメインスイッチ素
子の入力容量の電圧が前記入力電源の電圧に達したとき
にスイッチオンする駆動電圧クランプ素子を有し前記充
電のＬＣ共振によってインダクタンス素子に蓄積された
エネルギーを上記駆動電圧クランプ素子のスイッチオン
動作により前記駆動電圧クランプ素子と第１のスイッチ
素子とインダクタンス素子を通る閉ループで還流させ前
記入力容量電圧を入力電源電圧にクランプする駆動電圧
クランプ回路と、前記入力電源の負極側とインダクタン
ス素子の間に介設され上記エネルギーの還流状態で第１
のスイッチ素子がスイッチオフしたときにスイッチオン
する第１の電力回生整流素子を有し該第１の電力回生整
流素子のスイッチオン動作により前記インダクタンス素
子の蓄積エネルギーを前記第１の電力回生整流素子とイ
ンダクタンス素子と駆動電圧クランプ素子を通る経路で
前記入力電源へ回生する第１の電力回生回路と、前記入
力電源の負極側を第２のスイッチ素子と前記充電回路の
インダクタンス素子を順に介してメインスイッチ素子に
接続し上記第１の電力回生回路の回生動作が終了してい
る状態から第２のスイッチ素子がスイッチオン動作する
ことによりメインスイッチ素子の入力容量の充電エネル
ギーを上記インダクタンス素子とメインスイッチ素子の
入力容量のＬＣ共振を利用して放電させる放電回路と、
前記第２のスイッチ素子とインダクタンス素子の直列回
路に並列接続されて上記入力容量放電動作により前記メ
インスイッチ素子の入力容量電圧が零電圧になったとき
にスイッチオンする零電圧クランプ素子を有し前記放電
のＬＣ共振によって前記インダクタンス素子に蓄積され
たエネルギーを上記零電圧クランプ素子のスイッチオン
動作により該零電圧クランプ素子と前記インダクタンス
素子と第２のスイッチ素子を通る閉ループで還流させ前
記メインスイッチ素子の入力容量電圧を零電圧にクラン
プする零電圧クランプ回路と、前記入力電源の正極側と
前記インダクタンス素子の間に介設され上記放電エネル
ギーの還流状態で前記第２のスイッチ素子がスイッチオ
フしたときにスイッチオンする第２の電力回生整流素子
を有し該第２の電力回生整流素子のスイッチオン動作に
より前記放電エネルギーの還流時にインダクタンス素子
に蓄積された放電エネルギーを前記零電圧クランプ素子
とインダクタンス素子と第２の電力回生整流素子を通る
経路で入力電源へ回生する第２の電力回生回路とを有
し、メインスイッチ素子の共振ドライブ動作を行う共振
ドライブ回路であって、前記駆動電圧クランプ素子に並
列接続する第３のスイッチ素子と、前記零電圧クランプ
素子に並列接続する第４のスイッチ素子とを設け、上記
第３のスイッチ素子は前記第１の電力回生回路によるエ
ネルギー回生動作が終了して駆動電圧クランプ素子がス
イッチオフしたときにスイッチオンし、前記放電回路の
第２のスイッチ素子がスイッチオンするまでのスイッチ
オン期間、前記入力電源とメインスイッチ素子を短絡し
てメインスイッチ素子の入力容量電圧を前記入力電源電
圧に固定し、前記第４のスイッチ素子は前記第２の電力
回生回路による放電エネルギー回生動作が終了して零電
圧クランプ素子がスイッチオフしたときにスイッチオン
し、前記充電回路の第１のスイッチ素子がスイッチオン
するまでのスイッチオン期間、メインスイッチ素子の入
力容量電圧を零電圧に固定する構成をもって前記課題を
解決する手段としている。
と、この入力電源の正極側を第１のスイッチ素子とイン
ダクタンス素子を順に介してメインスイッチ素子に接続
し上記第１のスイッチ素子のスイッチオン動作により入
力電源の電力を上記インダクタンス素子とメインスイッ
チ素子の入力容量のＬＣ共振を利用してメインスイッチ
素子の入力容量へ充電供給する充電回路と、上記第１の
スイッチ素子とインダクタンス素子の直列回路に並列接
続されて前記入力容量充電動作によりメインスイッチ素
子の入力容量の電圧が前記入力電源の電圧に達したとき
にスイッチオンする駆動電圧クランプ素子を有し前記充
電のＬＣ共振によってインダクタンス素子に蓄積された
エネルギーを上記駆動電圧クランプ素子のスイッチオン
動作により前記駆動電圧クランプ素子と第１のスイッチ
素子とインダクタンス素子を通る閉ループで還流させ前
記入力容量電圧を入力電源電圧にクランプする駆動電圧
クランプ回路と、前記入力電源の負極側とインダクタン
ス素子の間に介設され上記エネルギーの還流状態で第１
のスイッチ素子がスイッチオフしたときにスイッチオン
する第１の電力回生整流素子を有し該第１の電力回生整
流素子のスイッチオン動作により前記インダクタンス素
子の蓄積エネルギーを前記第１の電力回生整流素子とイ
ンダクタンス素子と駆動電圧クランプ素子を通る経路で
前記入力電源へ回生する第１の電力回生回路と、前記入
力電源の負極側を第２のスイッチ素子と前記充電回路の
インダクタンス素子を順に介してメインスイッチ素子に
接続し上記第１の電力回生回路の回生動作が終了してい
る状態から第２のスイッチ素子がスイッチオン動作する
ことによりメインスイッチ素子の入力容量の充電エネル
ギーを上記インダクタンス素子とメインスイッチ素子の
入力容量のＬＣ共振を利用して放電させる放電回路と、
前記第２のスイッチ素子とインダクタンス素子の直列回
路に並列接続されて上記入力容量放電動作により前記メ
インスイッチ素子の入力容量電圧が零電圧になったとき
にスイッチオンする零電圧クランプ素子を有し前記放電
のＬＣ共振によって前記インダクタンス素子に蓄積され
たエネルギーを上記零電圧クランプ素子のスイッチオン
動作により該零電圧クランプ素子と前記インダクタンス
素子と第２のスイッチ素子を通る閉ループで還流させ前
記メインスイッチ素子の入力容量電圧を零電圧にクラン
プする零電圧クランプ回路と、前記入力電源の正極側と
前記インダクタンス素子の間に介設され上記放電エネル
ギーの還流状態で前記第２のスイッチ素子がスイッチオ
フしたときにスイッチオンする第２の電力回生整流素子
を有し該第２の電力回生整流素子のスイッチオン動作に
より前記放電エネルギーの還流時にインダクタンス素子
に蓄積された放電エネルギーを前記零電圧クランプ素子
とインダクタンス素子と第２の電力回生整流素子を通る
経路で入力電源へ回生する第２の電力回生回路とを有
し、メインスイッチ素子の共振ドライブ動作を行う共振
ドライブ回路であって、前記駆動電圧クランプ素子に並
列接続する第３のスイッチ素子と、前記零電圧クランプ
素子に並列接続する第４のスイッチ素子とを設け、上記
第３のスイッチ素子は前記第１の電力回生回路によるエ
ネルギー回生動作が終了して駆動電圧クランプ素子がス
イッチオフしたときにスイッチオンし、前記放電回路の
第２のスイッチ素子がスイッチオンするまでのスイッチ
オン期間、前記入力電源とメインスイッチ素子を短絡し
てメインスイッチ素子の入力容量電圧を前記入力電源電
圧に固定し、前記第４のスイッチ素子は前記第２の電力
回生回路による放電エネルギー回生動作が終了して零電
圧クランプ素子がスイッチオフしたときにスイッチオン
し、前記充電回路の第１のスイッチ素子がスイッチオン
するまでのスイッチオン期間、メインスイッチ素子の入
力容量電圧を零電圧に固定する構成をもって前記課題を
解決する手段としている。
【００２８】第２の発明は、上記第１の発明を構成する
メインスイッチ素子の入力容量に対して充放電のＬＣ共
振を行うインダクタンス素子は充電用と放電用の別個独
立のインダクダンス素子により構成され、上記充電用の
インダクタンス素子は充電回路に組み込まれ、放電用の
インダクタンス素子は放電回路に組み込まれて、充電回
路と放電回路を別個独立の回路構成にすることによって
前記課題を解決する手段としている。
メインスイッチ素子の入力容量に対して充放電のＬＣ共
振を行うインダクタンス素子は充電用と放電用の別個独
立のインダクダンス素子により構成され、上記充電用の
インダクタンス素子は充電回路に組み込まれ、放電用の
インダクタンス素子は放電回路に組み込まれて、充電回
路と放電回路を別個独立の回路構成にすることによって
前記課題を解決する手段としている。
【００２９】第３の発明は、上記第１又は第２の発明を
構成する第３と第４のスイッチ素子のどちらか一方ある
いは両方はＭＯＳ−ＦＥＴにより形成され、このＭＯＳ
−ＦＥＴはスイッチ素子の機能と、該スイッチ素子に並
列接続されるクランプ素子の機能とを兼用する構成をも
って前記課題を解決する手段としている。
構成する第３と第４のスイッチ素子のどちらか一方ある
いは両方はＭＯＳ−ＦＥＴにより形成され、このＭＯＳ
−ＦＥＴはスイッチ素子の機能と、該スイッチ素子に並
列接続されるクランプ素子の機能とを兼用する構成をも
って前記課題を解決する手段としている。
【００３０】第４の発明は、上記第１又は第２の発明を
構成する第３と第４のスイッチ素子のどちらか一方ある
いは両方はＰＮ接合型ダイオードにより形成され、この
ＰＮ接合型ダイオードはスイッチ素子の機能と、該スイ
ッチ素子に並列接続されるクランプ素子の機能とを兼用
する構成をもって前記課題を解決する手段としている。
構成する第３と第４のスイッチ素子のどちらか一方ある
いは両方はＰＮ接合型ダイオードにより形成され、この
ＰＮ接合型ダイオードはスイッチ素子の機能と、該スイ
ッチ素子に並列接続されるクランプ素子の機能とを兼用
する構成をもって前記課題を解決する手段としている。
【００３１】第５の発明は、上記第１又は第２又は第３
又は第４の発明を構成する第２のスイッチ素子には予め
定められた条件の下で第２のスイッチ素子のスイッチン
グ制御を行う制御回路が接続され、この制御回路には該
制御回路へ電力を供給する制御電力供給源が接続されて
おり、第１と第２の電力回生回路はＬＣ共振によるイン
ダクタンス素子の蓄積エネルギーを上記制御回路の電力
供給源側へ回生する構成をもって前記課題を解決する手
段としている。
又は第４の発明を構成する第２のスイッチ素子には予め
定められた条件の下で第２のスイッチ素子のスイッチン
グ制御を行う制御回路が接続され、この制御回路には該
制御回路へ電力を供給する制御電力供給源が接続されて
おり、第１と第２の電力回生回路はＬＣ共振によるイン
ダクタンス素子の蓄積エネルギーを上記制御回路の電力
供給源側へ回生する構成をもって前記課題を解決する手
段としている。
【００３２】第６の発明は、上記第５の発明を構成する
入力電源をメインスイッチ素子の出力容量に置き換え、
充電回路はメインスイッチ素子の出力容量を第１のスイ
ッチ素子とインダクタンス素子を順に介して入力容量に
接続する回路構成を成し、第１のスイッチ素子のスイッ
チオン動作によりメインスイッチ素子のスイッチオン直
前に該メインスイッチ素子の出力容量に蓄積されている
エネルギーを利用して入力容量の充電を行う構成をもっ
て前記課題を解決する手段としている。
入力電源をメインスイッチ素子の出力容量に置き換え、
充電回路はメインスイッチ素子の出力容量を第１のスイ
ッチ素子とインダクタンス素子を順に介して入力容量に
接続する回路構成を成し、第１のスイッチ素子のスイッ
チオン動作によりメインスイッチ素子のスイッチオン直
前に該メインスイッチ素子の出力容量に蓄積されている
エネルギーを利用して入力容量の充電を行う構成をもっ
て前記課題を解決する手段としている。
【００３３】第７の発明は、上記第１〜第６の発明のい
ずれか１つの発明を構成する第３と第４のスイッチ素子
のどちらか一方側が省略されている構成をもって前記課
題を解決する手段としている。
ずれか１つの発明を構成する第３と第４のスイッチ素子
のどちらか一方側が省略されている構成をもって前記課
題を解決する手段としている。
【００３４】上記構成の発明において、例えば、従来例
同様に充電回路と駆動電圧クランプ回路と第１の電力回
生回路が順に回路動作し、第１の電力回生回路の回路動
作が終了したときに第３のスイッチ素子がスイッチオン
し、メインスイッチ素子のスイッチオン期間が終了する
までの第３のスイッチ素子のスイッチオン期間、前記入
力電源とメインスイッチ素子が短絡し、メインスイッチ
素子の入力容量電圧が入力電源電圧に固定される。それ
とともに、入力電源の電力が第３のスイッチ素子を介し
て前記第１、第２のスイッチ素子や第１、第２の電力回
生整流素子の寄生容量へ充電供給される。
同様に充電回路と駆動電圧クランプ回路と第１の電力回
生回路が順に回路動作し、第１の電力回生回路の回路動
作が終了したときに第３のスイッチ素子がスイッチオン
し、メインスイッチ素子のスイッチオン期間が終了する
までの第３のスイッチ素子のスイッチオン期間、前記入
力電源とメインスイッチ素子が短絡し、メインスイッチ
素子の入力容量電圧が入力電源電圧に固定される。それ
とともに、入力電源の電力が第３のスイッチ素子を介し
て前記第１、第２のスイッチ素子や第１、第２の電力回
生整流素子の寄生容量へ充電供給される。
【００３５】その後、従来例同様に放電回路と零電圧ク
ランプ回路と第２の電力回生回路が順に動作し、第２の
電力回生回路の動作終了時に第４のスイッチ素子がスイ
ッチオンし、第４のスイッチ素子は、メインスイッチ素
子のスイッチオフ期間が終了するまでのスイッチオン期
間、メインスイッチ素子の入力容量電圧を零電圧に固定
する。
ランプ回路と第２の電力回生回路が順に動作し、第２の
電力回生回路の動作終了時に第４のスイッチ素子がスイ
ッチオンし、第４のスイッチ素子は、メインスイッチ素
子のスイッチオフ期間が終了するまでのスイッチオン期
間、メインスイッチ素子の入力容量電圧を零電圧に固定
する。
【００３６】上記のように、第１の電力回生回路の回路
動作が終了してからメインスイッチ素子のスイッチオン
期間が終了するまでの第３のスイッチ素子のスイッチオ
ン期間、第３のスイッチ素子のスイッチオン動作によ
り、メインスイッチ素子の入力容量電圧を入力電源電圧
に固定する上に、入力電源の電力が第３のスイッチ素子
を介して第１、第２のスイッチ素子や第１、第２の電力
回生整流素子の寄生容量へ充電供給されるので、上記寄
生容量の充電動作に起因した入力容量電圧の不要振動が
確実に回避される。
動作が終了してからメインスイッチ素子のスイッチオン
期間が終了するまでの第３のスイッチ素子のスイッチオ
ン期間、第３のスイッチ素子のスイッチオン動作によ
り、メインスイッチ素子の入力容量電圧を入力電源電圧
に固定する上に、入力電源の電力が第３のスイッチ素子
を介して第１、第２のスイッチ素子や第１、第２の電力
回生整流素子の寄生容量へ充電供給されるので、上記寄
生容量の充電動作に起因した入力容量電圧の不要振動が
確実に回避される。
【００３７】また、第２の電力回生回路の回路動作が終
了してからメインスイッチ素子のスイッチオフ期間が終
了するまでの第４のスイッチ素子のスイッチオン期間、
第４のスイッチ素子のスイッチオン動作により、メイン
スイッチ素子の入力容量電圧が零電圧に固定されるの
で、入力容量電圧の不要振動が回避される。
了してからメインスイッチ素子のスイッチオフ期間が終
了するまでの第４のスイッチ素子のスイッチオン期間、
第４のスイッチ素子のスイッチオン動作により、メイン
スイッチ素子の入力容量電圧が零電圧に固定されるの
で、入力容量電圧の不要振動が回避される。
【００３８】したがって、上記入力容量電圧の不要振動
によるメインスイッチ素子のスイッチング誤動作が防止
される。
によるメインスイッチ素子のスイッチング誤動作が防止
される。
【００３９】
【発明の実施の形態】以下に、この発明に係る実施の形
態例を図面に基づき説明する。なお、以下に説明する各
実施の形態例の説明において、前記図９に示す回路の各
回路構成要素と同一構成部分には同一符号を付し、その
重複説明は省略する。
態例を図面に基づき説明する。なお、以下に説明する各
実施の形態例の説明において、前記図９に示す回路の各
回路構成要素と同一構成部分には同一符号を付し、その
重複説明は省略する。
【００４０】図１には第１の実施の形態例が示されてい
る。この実施の形態例において特徴的なことは、駆動電
圧クランプ素子であるクランプダイオードＤEVに第３の
スイッチ素子であるスイッチ素子ＳＷ３が並列接続さ
れ、また、零電圧クランプ素子であるクランプダイオー
ドＤ0Vに第４のスイッチ素子であるスイッチ素子ＳＷ４
が並列接続されていることであり、前述したような図15
に示す入力容量電圧の不要振動Ａや不要振動Ｂを回避し
メインスイッチ素子Ｑ1 のスイッチング誤動作を防止す
る構成とした。
る。この実施の形態例において特徴的なことは、駆動電
圧クランプ素子であるクランプダイオードＤEVに第３の
スイッチ素子であるスイッチ素子ＳＷ３が並列接続さ
れ、また、零電圧クランプ素子であるクランプダイオー
ドＤ0Vに第４のスイッチ素子であるスイッチ素子ＳＷ４
が並列接続されていることであり、前述したような図15
に示す入力容量電圧の不要振動Ａや不要振動Ｂを回避し
メインスイッチ素子Ｑ1 のスイッチング誤動作を防止す
る構成とした。
【００４１】上記スイッチ素子ＳＷ３には該スイッチ素
子ＳＷ３のスイッチオン・オフ動作を制御する制御回路
（図示せず）が接続され、この制御回路は、クランプダ
イオードＤEVとスイッチ素子ＳＷ２のスイッチング状態
を検出し、この検出情報に基づき、前記共振ドライブ回
路１における第１の電力回生回路の回路動作（モード
３）が終了してクランプダイオードＤEVがスイッチオフ
したときにスイッチ素子ＳＷ３をスイッチオンさせ、放
電回路のスイッチ素子ＳＷ２がスイッチオンして放電回
路の回路動作（モード５）が開始されたときにスイッチ
素子ＳＷ３をスイッチオフさせる回路構成を有してい
る。
子ＳＷ３のスイッチオン・オフ動作を制御する制御回路
（図示せず）が接続され、この制御回路は、クランプダ
イオードＤEVとスイッチ素子ＳＷ２のスイッチング状態
を検出し、この検出情報に基づき、前記共振ドライブ回
路１における第１の電力回生回路の回路動作（モード
３）が終了してクランプダイオードＤEVがスイッチオフ
したときにスイッチ素子ＳＷ３をスイッチオンさせ、放
電回路のスイッチ素子ＳＷ２がスイッチオンして放電回
路の回路動作（モード５）が開始されたときにスイッチ
素子ＳＷ３をスイッチオフさせる回路構成を有してい
る。
【００４２】上記スイッチ素子ＳＷ３は上記制御回路の
制御動作にしたがってスイッチオン・オフする。つま
り、スイッチ素子ＳＷ３はモード４の全動作期間に渡り
スイッチオン状態となり、入力電源Ｖinとメインスイッ
チ素子Ｑ1 のゲート側とを短絡させ、この入力電源Ｖin
とメインスイッチ素子Ｑ1 の短絡によりメインスイッチ
入力容量Ｃiss の電圧は入力電源電圧ＶE に固定され
る。また、上記スイッチ素子ＳＷ３は、上記のようにス
イッチオンすることにより、入力電源Ｖinの電力を該ス
イッチ素子ＳＷ３を介してスイッチ素子ＳＷ１，ＳＷ２
や第１、第２の回生ダイオードＤ1 Ｄ2 の寄生容量へ充
電供給させる。
制御動作にしたがってスイッチオン・オフする。つま
り、スイッチ素子ＳＷ３はモード４の全動作期間に渡り
スイッチオン状態となり、入力電源Ｖinとメインスイッ
チ素子Ｑ1 のゲート側とを短絡させ、この入力電源Ｖin
とメインスイッチ素子Ｑ1 の短絡によりメインスイッチ
入力容量Ｃiss の電圧は入力電源電圧ＶE に固定され
る。また、上記スイッチ素子ＳＷ３は、上記のようにス
イッチオンすることにより、入力電源Ｖinの電力を該ス
イッチ素子ＳＷ３を介してスイッチ素子ＳＷ１，ＳＷ２
や第１、第２の回生ダイオードＤ1 Ｄ2 の寄生容量へ充
電供給させる。
【００４３】したがって、前述したようなメインスイッ
チ入力容量Ｃiss からスイッチ素子ＳＷ１，ＳＷ２や第
１、第２の回生ダイオードＤ1 ，Ｄ2 の寄生容量へのエ
ネルギー引き抜き動作（充電動作）は起こらず、この充
電動作に起因した図15に示す入力容量電圧の不要振動Ａ
の発生を確実に防止することができ、上記不要振動Ａに
起因したメインスイッチ素子Ｑ1 のスイッチング誤動作
を完璧に防止することができる。
チ入力容量Ｃiss からスイッチ素子ＳＷ１，ＳＷ２や第
１、第２の回生ダイオードＤ1 ，Ｄ2 の寄生容量へのエ
ネルギー引き抜き動作（充電動作）は起こらず、この充
電動作に起因した図15に示す入力容量電圧の不要振動Ａ
の発生を確実に防止することができ、上記不要振動Ａに
起因したメインスイッチ素子Ｑ1 のスイッチング誤動作
を完璧に防止することができる。
【００４４】前記スイッチ素子ＳＷ４には該スイッチ素
子ＳＷ４のスイッチオン・オフ動作を制御する制御回路
（図示せず）が接続され、この制御回路は、クランプダ
イオードＤ0Vとスイッチ素子ＳＷ１のスイッチング状態
を検出し、この検出情報に基づき、第２の電力回生回路
の回路動作（モード７）が終了しクランプダイオードＤ
0Vがスイッチオフしたときにスイッチ素子ＳＷ４をスイ
ッチオンさせ、スイッッチ素子ＳＷ１がスイッチオンし
て充電回路の回路動作（モード１）が開始されたときに
スイッチ素子ＳＷ４をスイッチオフさせる回路構成を有
している。
子ＳＷ４のスイッチオン・オフ動作を制御する制御回路
（図示せず）が接続され、この制御回路は、クランプダ
イオードＤ0Vとスイッチ素子ＳＷ１のスイッチング状態
を検出し、この検出情報に基づき、第２の電力回生回路
の回路動作（モード７）が終了しクランプダイオードＤ
0Vがスイッチオフしたときにスイッチ素子ＳＷ４をスイ
ッチオンさせ、スイッッチ素子ＳＷ１がスイッチオンし
て充電回路の回路動作（モード１）が開始されたときに
スイッチ素子ＳＷ４をスイッチオフさせる回路構成を有
している。
【００４５】上記スイッチ素子ＳＷ４は上記制御回路の
制御動作にしたがってスイッチオン・オフ動作を行う。
つまり、スイッチ素子ＳＷ４は、モード８の全動作期間
に渡りスイッチオン状態となり、メインスイッチ素子Ｑ
1 のゲート側を接地させ、メインスイッチ素子Ｑ1 のメ
インスイッチ入力容量Ｃiss の電圧を零電圧に固定す
る。このことにより、前述したようなミラー効果と寄生
容量の充電動作による図15に示す入力容量電圧の不要振
動Ｂの発生を回避することができ、上記不要振動Ｂに起
因したメインスイッチ素子Ｑ1 のスイッチング誤動作を
確実に防止することができる。
制御動作にしたがってスイッチオン・オフ動作を行う。
つまり、スイッチ素子ＳＷ４は、モード８の全動作期間
に渡りスイッチオン状態となり、メインスイッチ素子Ｑ
1 のゲート側を接地させ、メインスイッチ素子Ｑ1 のメ
インスイッチ入力容量Ｃiss の電圧を零電圧に固定す
る。このことにより、前述したようなミラー効果と寄生
容量の充電動作による図15に示す入力容量電圧の不要振
動Ｂの発生を回避することができ、上記不要振動Ｂに起
因したメインスイッチ素子Ｑ1 のスイッチング誤動作を
確実に防止することができる。
【００４６】この実施の形態例によれば、クランプダイ
オードＤEVに並列接続するスイッチ素子ＳＷ３と、クラ
ンプダイオードＤ0Vに並列接続するスイッチ素子ＳＷ４
とを設け、スイッチ素子ＳＷ３はモード４の全動作期間
に渡りスイッチオンしてメインスイッチ素子Ｑ1 の入力
容量電圧を入力電源電圧に固定し、スイッチ素子ＳＷ４
はモード８の全動作期間に渡りスイッチオンしてメイン
スイッチ素子Ｑ1 の入力容量電圧を零電圧に固定する構
成にしたので、モード４やモード８の動作期間に入力容
量電圧が不要振動してしまうことがなく、その不要振動
に起因したメインスイッチ素子Ｑ1 のスイッチング誤動
作を確実に防止することができる。
オードＤEVに並列接続するスイッチ素子ＳＷ３と、クラ
ンプダイオードＤ0Vに並列接続するスイッチ素子ＳＷ４
とを設け、スイッチ素子ＳＷ３はモード４の全動作期間
に渡りスイッチオンしてメインスイッチ素子Ｑ1 の入力
容量電圧を入力電源電圧に固定し、スイッチ素子ＳＷ４
はモード８の全動作期間に渡りスイッチオンしてメイン
スイッチ素子Ｑ1 の入力容量電圧を零電圧に固定する構
成にしたので、モード４やモード８の動作期間に入力容
量電圧が不要振動してしまうことがなく、その不要振動
に起因したメインスイッチ素子Ｑ1 のスイッチング誤動
作を確実に防止することができる。
【００４７】図２には第２の実施の形態例が示されてい
る。この実施の形態例が前記第１の実施例と異なる特徴
的なことは、スイッチ素子ＳＷ３，ＳＷ４をＭＯＳ−Ｆ
ＥＴ２，３により形成して外付けのクランプダイオード
ＤEV，Ｄ0Vを省略したことであり、それ以外の構成は前
記第１の実施の形態例と同様であり、その重複説明は省
略する。
る。この実施の形態例が前記第１の実施例と異なる特徴
的なことは、スイッチ素子ＳＷ３，ＳＷ４をＭＯＳ−Ｆ
ＥＴ２，３により形成して外付けのクランプダイオード
ＤEV，Ｄ0Vを省略したことであり、それ以外の構成は前
記第１の実施の形態例と同様であり、その重複説明は省
略する。
【００４８】ＭＯＳ−ＦＥＴ２，３のドレイン（Ｄ）─
ソース（Ｓ）間には図２の点線に示す寄生ダイオード
４，５がカソード側をドレイン側に向ける方向で発生す
る。この実施の形態例では、上記ＭＯＳ−ＦＥＴ２，３
の寄生ダイオード４，５をクランプダイオードＤEV，Ｄ
0Vとして機能させるようにし、外付けのクランプダイオ
ードＤEV，Ｄ0Vを省略した。
ソース（Ｓ）間には図２の点線に示す寄生ダイオード
４，５がカソード側をドレイン側に向ける方向で発生す
る。この実施の形態例では、上記ＭＯＳ−ＦＥＴ２，３
の寄生ダイオード４，５をクランプダイオードＤEV，Ｄ
0Vとして機能させるようにし、外付けのクランプダイオ
ードＤEV，Ｄ0Vを省略した。
【００４９】上記ＭＯＳ−ＦＥＴ２のゲート側には前記
第１の実施の形態例に述べたスイッチ素子ＳＷ３の制御
回路の制御動作と同様にＭＯＳ−ＦＥＴ２のスイッチオ
ン・オフ動作を制御する制御回路（つまり、モード４の
全動作期間に渡りＭＯＳ−ＦＥＴ２をスイッチオン状態
にし、それ以外のときにはＭＯＳ−ＦＥＴ２をスイッチ
オフ状態にスイッチング制御を行う制御回路（図示せ
ず））が接続され、ＭＯＳ−ＦＥＴ２はその制御回路の
制御動作にしたがってスイッチオン・オフ動作する。
第１の実施の形態例に述べたスイッチ素子ＳＷ３の制御
回路の制御動作と同様にＭＯＳ−ＦＥＴ２のスイッチオ
ン・オフ動作を制御する制御回路（つまり、モード４の
全動作期間に渡りＭＯＳ−ＦＥＴ２をスイッチオン状態
にし、それ以外のときにはＭＯＳ−ＦＥＴ２をスイッチ
オフ状態にスイッチング制御を行う制御回路（図示せ
ず））が接続され、ＭＯＳ−ＦＥＴ２はその制御回路の
制御動作にしたがってスイッチオン・オフ動作する。
【００５０】また、ＭＯＳ−ＦＥＴ２の寄生ダイオード
４が前述したようなクランプダイオードＤEVのスイッチ
オン・オフ動作と同様にスイッチング動作するように、
ＭＯＳ−ＦＥＴ２は形成されており、ＭＯＳ−ＦＥＴ２
は前記第１の実施の形態例に示したスイッチ素子ＳＷ３
の機能と、クランプダイオードＤEVの機能とを兼用する
構成となっている。
４が前述したようなクランプダイオードＤEVのスイッチ
オン・オフ動作と同様にスイッチング動作するように、
ＭＯＳ−ＦＥＴ２は形成されており、ＭＯＳ−ＦＥＴ２
は前記第１の実施の形態例に示したスイッチ素子ＳＷ３
の機能と、クランプダイオードＤEVの機能とを兼用する
構成となっている。
【００５１】前記ＭＯＳ−ＦＥＴ３のゲート側には前記
第１の実施の形態例に述べたスイッチ素子ＳＷ４の制御
回路の制御動作と同様にＭＯＳ−ＦＥＴ３のスイッチオ
ン・オフ動作を制御する制御回路（つまり、モード８の
全動作期間に渡りＭＯＳ−ＦＥＴ３をスイッチオン状態
にし、それ以外のときにはＭＯＳ−ＦＥＴ３をスイッチ
オフ状態にスイッチング制御を行う制御回路（図示せ
ず））が接続され、ＭＯＳ−ＦＥＴ３はその制御回路の
制御動作に従ってスイッチオン・オフ動作を行う。
第１の実施の形態例に述べたスイッチ素子ＳＷ４の制御
回路の制御動作と同様にＭＯＳ−ＦＥＴ３のスイッチオ
ン・オフ動作を制御する制御回路（つまり、モード８の
全動作期間に渡りＭＯＳ−ＦＥＴ３をスイッチオン状態
にし、それ以外のときにはＭＯＳ−ＦＥＴ３をスイッチ
オフ状態にスイッチング制御を行う制御回路（図示せ
ず））が接続され、ＭＯＳ−ＦＥＴ３はその制御回路の
制御動作に従ってスイッチオン・オフ動作を行う。
【００５２】また、ＭＯＳ−ＦＥＴ３の寄生ダイオード
５が前述したようなクランプダイオードＤ0Vのスイッチ
オン・オフ動作と同様にスイッチング動作するように、
ＭＯＳ−ＦＥＴ３は形成されており、ＭＯＳ−ＦＥＴ３
は前記第１の実施の形態例に示したスイッチ素子ＳＷ４
の機能と、クランプダイオードＤ0Vの機能とを兼用する
構成となっている。
５が前述したようなクランプダイオードＤ0Vのスイッチ
オン・オフ動作と同様にスイッチング動作するように、
ＭＯＳ−ＦＥＴ３は形成されており、ＭＯＳ−ＦＥＴ３
は前記第１の実施の形態例に示したスイッチ素子ＳＷ４
の機能と、クランプダイオードＤ0Vの機能とを兼用する
構成となっている。
【００５３】この実施の形態例によれば、前記第１の実
施の形態例に示したスイッチ素子ＳＷ３，ＳＷ４をＭＯ
Ｓ−ＦＥＴ２，３により形成し、ＭＯＳ─ＦＥＴ２，３
の寄生ダイオード４，５をクランプダイオードＤEV，Ｄ
0Vとして機能させる構成にしたので、前記第１の実施の
形態例と同様に、スイッチ素子ＳＷ１，ＳＷ２や第１、
第２の回生ダイオードＤ1 ，Ｄ2 の寄生容量の充電動作
に起因した入力容量電圧の不要振動Ａや、ミラー効果と
寄生容量の充電動作に起因した入力容量電圧の不要振動
Ｂを回避することができ、メインスイッチ素子Ｑ1 のス
イッチング誤動作を確実に防止することができる。その
上、外付けのクランプダイオードＤEV，Ｄ0Vを省略する
ことができ、その分、前記第１の実施の形態例よりも回
路構成を簡単にすることが可能となる。
施の形態例に示したスイッチ素子ＳＷ３，ＳＷ４をＭＯ
Ｓ−ＦＥＴ２，３により形成し、ＭＯＳ─ＦＥＴ２，３
の寄生ダイオード４，５をクランプダイオードＤEV，Ｄ
0Vとして機能させる構成にしたので、前記第１の実施の
形態例と同様に、スイッチ素子ＳＷ１，ＳＷ２や第１、
第２の回生ダイオードＤ1 ，Ｄ2 の寄生容量の充電動作
に起因した入力容量電圧の不要振動Ａや、ミラー効果と
寄生容量の充電動作に起因した入力容量電圧の不要振動
Ｂを回避することができ、メインスイッチ素子Ｑ1 のス
イッチング誤動作を確実に防止することができる。その
上、外付けのクランプダイオードＤEV，Ｄ0Vを省略する
ことができ、その分、前記第１の実施の形態例よりも回
路構成を簡単にすることが可能となる。
【００５４】なお、この第２の実施の形態例では、前記
第１の実施の形態例に示したスイッチ素子ＳＷ３，ＳＷ
４を共にＭＯＳ−ＦＥＴにより形成してクランプダイオ
ードＤEV，Ｄ0Vの両方を省略していたが、スイッチ素子
ＳＷ３，ＳＷ４のどちらか一方側だけをＭＯＳ−ＦＥＴ
により形成し、ＭＯＳ−ＦＥＴで形成したスイッチ素子
側のクランプダイオードだけを省略するようにしてもよ
い。この場合にも、上記各実施の形態例同様の効果を奏
することができる。
第１の実施の形態例に示したスイッチ素子ＳＷ３，ＳＷ
４を共にＭＯＳ−ＦＥＴにより形成してクランプダイオ
ードＤEV，Ｄ0Vの両方を省略していたが、スイッチ素子
ＳＷ３，ＳＷ４のどちらか一方側だけをＭＯＳ−ＦＥＴ
により形成し、ＭＯＳ−ＦＥＴで形成したスイッチ素子
側のクランプダイオードだけを省略するようにしてもよ
い。この場合にも、上記各実施の形態例同様の効果を奏
することができる。
【００５５】図３には第３の実施の形態例が示されてい
る。この実施の形態例が前記第１の実施の形態例と異な
る特徴的なことは、スイッチ素子ＳＷ３，ＳＷ４をＰＮ
接合型ダイオード６，７により形成し、外付けのクラン
プダイオードＤEV，Ｄ0Vを省略したことであり、それ以
外の構成は前記第１の実施の形態例と同様であり、その
重複説明は省略する。
る。この実施の形態例が前記第１の実施の形態例と異な
る特徴的なことは、スイッチ素子ＳＷ３，ＳＷ４をＰＮ
接合型ダイオード６，７により形成し、外付けのクラン
プダイオードＤEV，Ｄ0Vを省略したことであり、それ以
外の構成は前記第１の実施の形態例と同様であり、その
重複説明は省略する。
【００５６】ところで、ダイオードには電気的特性が異
なる様々な種類があるが、どの種のダイオードにもスイ
ッチオフした直後に、図４の実線カーブＣに示すよう
に、カソード側からアノード側に向かう方向の逆電流
（逆回復電流）が流れる。図９に示すクランプダイオー
ドＤEV，Ｄ0Vと、第１、第２の回生ダイオードＤ1 ，Ｄ
2は、通常、ショットキバリアダイオードにより形成さ
れており、このショットキバリアダイオードはスイッチ
オフしてから上記逆電流の通電が終了するまでの逆回復
時間ＴF が短いものである。
なる様々な種類があるが、どの種のダイオードにもスイ
ッチオフした直後に、図４の実線カーブＣに示すよう
に、カソード側からアノード側に向かう方向の逆電流
（逆回復電流）が流れる。図９に示すクランプダイオー
ドＤEV，Ｄ0Vと、第１、第２の回生ダイオードＤ1 ，Ｄ
2は、通常、ショットキバリアダイオードにより形成さ
れており、このショットキバリアダイオードはスイッチ
オフしてから上記逆電流の通電が終了するまでの逆回復
時間ＴF が短いものである。
【００５７】これに対して、ＰＮ接合型ダイオードは上
記逆回復時間ＴF が非常に長いもので、この実施の形態
例ではその逆回復時間ＴF の逆電流を利用して、ＰＮ接
合型ダイオード６，７に前記第１の実施の形態例に示し
たスイッチ素子ＳＷ３，ＳＷ４の機能を行わせる構成と
した。
記逆回復時間ＴF が非常に長いもので、この実施の形態
例ではその逆回復時間ＴF の逆電流を利用して、ＰＮ接
合型ダイオード６，７に前記第１の実施の形態例に示し
たスイッチ素子ＳＷ３，ＳＷ４の機能を行わせる構成と
した。
【００５８】上記ＰＮ接合型ダイオード６は、前記第１
の実施の形態例に示したクランプダイオードＤEVとスイ
ッチ素子ＳＷ３の機能を共に行うもので、前述した充電
回路の入力容量充電動作（モード１）により、メインス
イッチ入力容量Ｃiss の電圧が入力電源電圧ＶE に達す
ると、スイッチオンして前記駆動電圧クランプ回路の回
路動作（モード２）を行わせ、次の第１の電力回生動作
（モード３）の終了時にスイッチオフする。そして、こ
のスイッチオフ時から逆電流ｉF1が、上記の如く、流れ
始め、前記第１の実施の形態例に示したスイッチ素子Ｓ
Ｗ３がスイッチオンしている状態と同じ状態にし、入力
容量電圧を入力電源電圧ＶE に固定すると共に、入力電
源Ｖinの電力をＰＮ接合型ダイオード６を介してスイッ
チ素子ＳＷ１，ＳＷ２や第１、第２の回生ダイオードＤ
1 ，Ｄ2 の寄生容量へ充電供給する。
の実施の形態例に示したクランプダイオードＤEVとスイ
ッチ素子ＳＷ３の機能を共に行うもので、前述した充電
回路の入力容量充電動作（モード１）により、メインス
イッチ入力容量Ｃiss の電圧が入力電源電圧ＶE に達す
ると、スイッチオンして前記駆動電圧クランプ回路の回
路動作（モード２）を行わせ、次の第１の電力回生動作
（モード３）の終了時にスイッチオフする。そして、こ
のスイッチオフ時から逆電流ｉF1が、上記の如く、流れ
始め、前記第１の実施の形態例に示したスイッチ素子Ｓ
Ｗ３がスイッチオンしている状態と同じ状態にし、入力
容量電圧を入力電源電圧ＶE に固定すると共に、入力電
源Ｖinの電力をＰＮ接合型ダイオード６を介してスイッ
チ素子ＳＷ１，ＳＷ２や第１、第２の回生ダイオードＤ
1 ，Ｄ2 の寄生容量へ充電供給する。
【００５９】前記の如く、ＰＮ接合型ダイオードは前記
逆電流が流れ始めてから通電が終了するまでの逆回復時
間ＴF が長いものであるので、上記寄生容量の充電動作
により寄生容量電圧が入力電源電圧に達するまで逆電流
を通電させておくことが可能で、寄生容量電圧が入力電
源電圧に達してからメインスイッチ素子Ｑ1 のスイッチ
オン期間が終了するまでの間に逆回復時間ＴF が終了す
るものをＰＮ接合型ダイオード６として用いる。
逆電流が流れ始めてから通電が終了するまでの逆回復時
間ＴF が長いものであるので、上記寄生容量の充電動作
により寄生容量電圧が入力電源電圧に達するまで逆電流
を通電させておくことが可能で、寄生容量電圧が入力電
源電圧に達してからメインスイッチ素子Ｑ1 のスイッチ
オン期間が終了するまでの間に逆回復時間ＴF が終了す
るものをＰＮ接合型ダイオード６として用いる。
【００６０】そのようなＰＮ接合型ダイオード６を用い
ることにより、上記各寄生容量は入力電源電力によって
入力電源電圧まで充電されてその電圧が維持されるの
で、逆電流の通電が終了した後も、メインスイッチ素子
Ｑ1 のスイッチオン期間が終了するまで、メインスイッ
チ入力容量Ｃiss から上記寄生容量へのエネルギー引き
抜き動作は生じず、入力容量電圧の不要振動を確実に防
止することができてメインスイッチ素子Ｑ1 のスイッチ
ング誤動作を回避することができる。
ることにより、上記各寄生容量は入力電源電力によって
入力電源電圧まで充電されてその電圧が維持されるの
で、逆電流の通電が終了した後も、メインスイッチ素子
Ｑ1 のスイッチオン期間が終了するまで、メインスイッ
チ入力容量Ｃiss から上記寄生容量へのエネルギー引き
抜き動作は生じず、入力容量電圧の不要振動を確実に防
止することができてメインスイッチ素子Ｑ1 のスイッチ
ング誤動作を回避することができる。
【００６１】前記ＰＮ接合型ダイオード７は、前記第１
の実施の形態例に示したクランプダイオードＤ0Vとスイ
ッチ素子ＳＷ４の機能を行うもので、前記放電回路の入
力容量放電動作（モード５）により、メインスイッチ入
力容量Ｃiss の電圧が零電圧まで低下すると、スイッチ
オンして前記零電圧クランプ回路の回路動作（モード
６）を行わせ、次の電力回生動作（モード７）の終了時
にスイッチオフする。そして、このスイッチオフ時から
逆電流ｉF2が流れ始め、前記第１の実施の形態例に示し
たスイッチ素子ＳＷ４がスイッチオンしている状態と同
じ状態にし、入力容量電圧を零電圧に固定する。
の実施の形態例に示したクランプダイオードＤ0Vとスイ
ッチ素子ＳＷ４の機能を行うもので、前記放電回路の入
力容量放電動作（モード５）により、メインスイッチ入
力容量Ｃiss の電圧が零電圧まで低下すると、スイッチ
オンして前記零電圧クランプ回路の回路動作（モード
６）を行わせ、次の電力回生動作（モード７）の終了時
にスイッチオフする。そして、このスイッチオフ時から
逆電流ｉF2が流れ始め、前記第１の実施の形態例に示し
たスイッチ素子ＳＷ４がスイッチオンしている状態と同
じ状態にし、入力容量電圧を零電圧に固定する。
【００６２】上記ＰＮ接合型ダイオード７は、図15に示
す不要振動Ｂの振幅が大きくてメインスイッチ素子Ｑ1
のスイッチング誤動作を招き易い予め判明している期間
（例えば、図11の（ｃ）に示すメインスイッチ素子Ｑ1
のドレイン電圧がピークとなるまでの期間）を越えてか
らメインスイッチ素子Ｑ1 のスイッチオフ期間が終了す
るまでの間に逆回復時間ＴF が終了するものが用いら
れ、このＰＮ接合型ダイオード７は上記逆回復時間ＴF
が終了するまで入力容量電圧を零電圧に固定するので、
図15に示す不要振幅Ｂを抑制することができ、この不要
振動Ｂに起因したメインスイッチ素子Ｑ1 のスイッチン
グ誤動作を防止することができる。
す不要振動Ｂの振幅が大きくてメインスイッチ素子Ｑ1
のスイッチング誤動作を招き易い予め判明している期間
（例えば、図11の（ｃ）に示すメインスイッチ素子Ｑ1
のドレイン電圧がピークとなるまでの期間）を越えてか
らメインスイッチ素子Ｑ1 のスイッチオフ期間が終了す
るまでの間に逆回復時間ＴF が終了するものが用いら
れ、このＰＮ接合型ダイオード７は上記逆回復時間ＴF
が終了するまで入力容量電圧を零電圧に固定するので、
図15に示す不要振幅Ｂを抑制することができ、この不要
振動Ｂに起因したメインスイッチ素子Ｑ1 のスイッチン
グ誤動作を防止することができる。
【００６３】この実施の形態例によれば、スイッチ素子
ＳＷ３，ＳＷ４の機能とクランプダイオードＤEV，Ｄ0V
の機能とを兼用することが可能なＰＮ接合型ダイオード
を利用したので、前記第１の実施の形態例同様の効果を
奏することができるのはもちろんのこと、スイッチ素子
ＳＷ３とクランプダイオードＤEVを１つのダイオードに
置き換えることができ、また、同様にスイッチ素子ＳＷ
４とクランプダイオードＤ0Vを１つのダイオードに置き
換えることができることから、回路の部品点数を削減さ
せることができる。また、ＰＮ接合型ダイオードの逆回
復時間ＴF を利用しているので、前記各実施の形態例に
述べたスイッチ素子ＳＷ３，ＳＷ４のスイッチング制御
を行う制御回路が不要であり、このことより、共振ドラ
イブ回路１の回路構成を前記各実施の形態例よりも格段
に簡易にすることができ、また、回路コストの低減を図
ることを容易にすることができる。
ＳＷ３，ＳＷ４の機能とクランプダイオードＤEV，Ｄ0V
の機能とを兼用することが可能なＰＮ接合型ダイオード
を利用したので、前記第１の実施の形態例同様の効果を
奏することができるのはもちろんのこと、スイッチ素子
ＳＷ３とクランプダイオードＤEVを１つのダイオードに
置き換えることができ、また、同様にスイッチ素子ＳＷ
４とクランプダイオードＤ0Vを１つのダイオードに置き
換えることができることから、回路の部品点数を削減さ
せることができる。また、ＰＮ接合型ダイオードの逆回
復時間ＴF を利用しているので、前記各実施の形態例に
述べたスイッチ素子ＳＷ３，ＳＷ４のスイッチング制御
を行う制御回路が不要であり、このことより、共振ドラ
イブ回路１の回路構成を前記各実施の形態例よりも格段
に簡易にすることができ、また、回路コストの低減を図
ることを容易にすることができる。
【００６４】なお、この第３の実施の形態例では、前記
第１の実施の形態例に示したスイッチ素子ＳＷ３，ＳＷ
４を共にＰＮ接合型ダイオードにより形成し、外付けの
クランプダイオードＤEV，Ｄ0Vの両方を省略していた
が、スイッチ素子ＳＷ３，ＳＷ４のどちらか一方側だけ
をＰＮ接合型ダイオードで形成し、そのＰＮ接合側ダイ
オードで形成したスイッチ素子側のクランプダイオード
だけを省略するようにしてもよいし、スイッチ素子ＳＷ
３，ＳＷ４のどちらか一方側をＰＮ接合型ダイオードで
形成し、他方側を前記第２の実施の形態例に示したＭＯ
Ｓ−ＦＥＴにより形成してもよい。このような場合に
も、上記各実施の形態例同様の効果を奏することができ
る。
第１の実施の形態例に示したスイッチ素子ＳＷ３，ＳＷ
４を共にＰＮ接合型ダイオードにより形成し、外付けの
クランプダイオードＤEV，Ｄ0Vの両方を省略していた
が、スイッチ素子ＳＷ３，ＳＷ４のどちらか一方側だけ
をＰＮ接合型ダイオードで形成し、そのＰＮ接合側ダイ
オードで形成したスイッチ素子側のクランプダイオード
だけを省略するようにしてもよいし、スイッチ素子ＳＷ
３，ＳＷ４のどちらか一方側をＰＮ接合型ダイオードで
形成し、他方側を前記第２の実施の形態例に示したＭＯ
Ｓ−ＦＥＴにより形成してもよい。このような場合に
も、上記各実施の形態例同様の効果を奏することができ
る。
【００６５】以下に、第４の実施の形態例を説明する。
この実施の形態例において特徴的なことは、図５や図６
に示すように、メインスイッチ素子Ｑ1 のメインスイッ
チ入力容量Ｃiss に対して充放電のＬＣ共振を行うイン
ダクタンス素子が充電用のインダクタンス素子Ｌr1と放
電用のインダクタンス素子Ｌr2により形成され、上記充
電用のインダクタンスＬr1は充電回路に組み込まれ、放
電用のインダクタンス素子Ｌr2は放電回路に組み込む構
成としたことである。上記以外の構成は前記各実施の形
態例と同様であり、その重複説明は省略する。
この実施の形態例において特徴的なことは、図５や図６
に示すように、メインスイッチ素子Ｑ1 のメインスイッ
チ入力容量Ｃiss に対して充放電のＬＣ共振を行うイン
ダクタンス素子が充電用のインダクタンス素子Ｌr1と放
電用のインダクタンス素子Ｌr2により形成され、上記充
電用のインダクタンスＬr1は充電回路に組み込まれ、放
電用のインダクタンス素子Ｌr2は放電回路に組み込む構
成としたことである。上記以外の構成は前記各実施の形
態例と同様であり、その重複説明は省略する。
【００６６】上記充電用のインダクタンス素子Ｌr1は、
図５や図６に示すように、スイッチ素子ＳＷ１とメイン
スイッチ素子Ｑ1 の間に介設され、前記図９に示すイン
ダクタンス素子Ｌr と入れ換わって充電回路や駆動電圧
クランプ回路や第１の電力回生回路を構成する。また、
放電用のインダクタンス素子Ｌr2は、スイッチ素子ＳＷ
２とメインスイッチ素子Ｑ1 の間に介設され、前記図９
に示すインダクタンス素子Ｌr と入れ換わって放電回路
や零電圧クランプ回路や第２の電力回生回路を構成し、
充電回路と駆動電圧クランプ回路と第１の電力回生回路
と放電回路と零電圧クランプ回路と第２の電力回生回路
はそれぞれ別個独立の回路構成を成している。
図５や図６に示すように、スイッチ素子ＳＷ１とメイン
スイッチ素子Ｑ1 の間に介設され、前記図９に示すイン
ダクタンス素子Ｌr と入れ換わって充電回路や駆動電圧
クランプ回路や第１の電力回生回路を構成する。また、
放電用のインダクタンス素子Ｌr2は、スイッチ素子ＳＷ
２とメインスイッチ素子Ｑ1 の間に介設され、前記図９
に示すインダクタンス素子Ｌr と入れ換わって放電回路
や零電圧クランプ回路や第２の電力回生回路を構成し、
充電回路と駆動電圧クランプ回路と第１の電力回生回路
と放電回路と零電圧クランプ回路と第２の電力回生回路
はそれぞれ別個独立の回路構成を成している。
【００６７】図５や図６に示す共振ドライブ回路１にお
いても、前記各実施の形態例に示したスイッチ素子ＳＷ
３，ＳＷ４の機能を有する回路素子（図５ではＭＯＳ−
ＦＥＴ２，３、図６ではＰＮ接合型ダイオード６，７）
が組み込まれているので、前記各実施の形態例同様に、
スイッチ素子ＳＷ１，ＳＷ２や第１、第２の回生ダイオ
ードＤ1 ，Ｄ2 の寄生容量に起因した入力容量電圧の不
要振動Ａや、ミラー効果と寄生容量に起因した入力容量
電圧の不要振動Ｂを抑制することができ、不要振動Ａ，
Ｂの発生に関係したメインスイッチ素子Ｑ1 のスイッチ
ングの誤動作を防止することができる。
いても、前記各実施の形態例に示したスイッチ素子ＳＷ
３，ＳＷ４の機能を有する回路素子（図５ではＭＯＳ−
ＦＥＴ２，３、図６ではＰＮ接合型ダイオード６，７）
が組み込まれているので、前記各実施の形態例同様に、
スイッチ素子ＳＷ１，ＳＷ２や第１、第２の回生ダイオ
ードＤ1 ，Ｄ2 の寄生容量に起因した入力容量電圧の不
要振動Ａや、ミラー効果と寄生容量に起因した入力容量
電圧の不要振動Ｂを抑制することができ、不要振動Ａ，
Ｂの発生に関係したメインスイッチ素子Ｑ1 のスイッチ
ングの誤動作を防止することができる。
【００６８】以下、第５の実施の形態例を説明する。図
７には、スイッチング電源回路に組み込まれている第５
の実施の形態例の共振ドライブ回路１の回路構成例が示
されている。なお、図７では前記各実施の形態例に示し
た共振ドライブ回路の回路構成と同一構成部分には同一
符号を付し、その重複説明は省略する。また、共振ドラ
イブ回路以外のスイッチング電源回路の構成は周知であ
るので、その説明は省略する。
７には、スイッチング電源回路に組み込まれている第５
の実施の形態例の共振ドライブ回路１の回路構成例が示
されている。なお、図７では前記各実施の形態例に示し
た共振ドライブ回路の回路構成と同一構成部分には同一
符号を付し、その重複説明は省略する。また、共振ドラ
イブ回路以外のスイッチング電源回路の構成は周知であ
るので、その説明は省略する。
【００６９】この第５の実施の形態例では、図７に示す
ように、前記各実施の形態例に示したスイッチ素子ＳＷ
３，ＳＷ４のうちのスイッチ素子ＳＷ３が省略され、ス
イッチ素子ＳＷ４だけが設けられており、また、第１と
第２の電力回生回路は、インダクタンス素子Ｌr1，Ｌr2
に蓄積されたエネルギーを入力電源Ｖinへ回生するので
はなく、制御回路10，11へ制御電力を供給する制御電力
供給源であるコンデンサＣ1 へ回生する回路構成とし
た。上記以外の構成は前記各実施の形態例と同様であ
り、その重複説明は省略する。
ように、前記各実施の形態例に示したスイッチ素子ＳＷ
３，ＳＷ４のうちのスイッチ素子ＳＷ３が省略され、ス
イッチ素子ＳＷ４だけが設けられており、また、第１と
第２の電力回生回路は、インダクタンス素子Ｌr1，Ｌr2
に蓄積されたエネルギーを入力電源Ｖinへ回生するので
はなく、制御回路10，11へ制御電力を供給する制御電力
供給源であるコンデンサＣ1 へ回生する回路構成とし
た。上記以外の構成は前記各実施の形態例と同様であ
り、その重複説明は省略する。
【００７０】この実施の形態例ではスイッチ素子ＳＷ
１，ＳＷ２がＭＯＳ−ＦＥＴにより形成されており、図
７に示すように、スイッチ素子ＳＷ１のゲート側には該
スイッチ素子ＳＷ１のスイッチング制御を行う制御回路
10がドライブトランスＴ2 を介して接続され、スイッチ
素子ＳＷ２のゲート側には該スイッチ素子ＳＷ２のスイ
ッチング制御を行う制御回路11が接続され、上記制御回
路10，11はコンデンサＣ1 に接続されている。このコン
デンサＣ1 は制御回路10，11へ制御電力を供給する制御
電力供給源を成している。また、上記制御回路10，11は
スイッチ素子ＳＷ１，ＳＷ２を予め定めた条件の下でス
イッチング制御する回路構成を有している。さらに、上
記スイッチ素子ＳＷ１のドレイン側はスイッチング電源
回路の入力電源の機能と共振ドライブ回路１の入力電源
の機能とを兼用する入力電源Ｖinに接続されている。
１，ＳＷ２がＭＯＳ−ＦＥＴにより形成されており、図
７に示すように、スイッチ素子ＳＷ１のゲート側には該
スイッチ素子ＳＷ１のスイッチング制御を行う制御回路
10がドライブトランスＴ2 を介して接続され、スイッチ
素子ＳＷ２のゲート側には該スイッチ素子ＳＷ２のスイ
ッチング制御を行う制御回路11が接続され、上記制御回
路10，11はコンデンサＣ1 に接続されている。このコン
デンサＣ1 は制御回路10，11へ制御電力を供給する制御
電力供給源を成している。また、上記制御回路10，11は
スイッチ素子ＳＷ１，ＳＷ２を予め定めた条件の下でス
イッチング制御する回路構成を有している。さらに、上
記スイッチ素子ＳＷ１のドレイン側はスイッチング電源
回路の入力電源の機能と共振ドライブ回路１の入力電源
の機能とを兼用する入力電源Ｖinに接続されている。
【００７１】同図に示す共振ドライブ回路１において、
制御回路10のスイッチング動作により充電回路のスイッ
チ素子ＳＷ１がスイッチオンすると、入力電源Ｖinの電
力がスイッチ素子ＳＷ１とインダクタンス素子Ｌr1を介
してメインスイッチ素子Ｑ1のメインスイッチ入力容量
Ｃiss へ充電供給される。この入力容量電圧がメインス
イッチ素子Ｑ1 の予め定められた駆動電圧に達すると、
クランプダイオードＤEVがスイッチオンし、駆動電圧ク
ランプ回路は、入力電源Ｖinの電力をスイッチ素子ＳＷ
１とインダクタンス素子Ｌr1とクランプダイオードＤEV
を介してコンデンサＣ1 へ供給し、それと共に、入力容
量電圧を上記駆動電圧にクランプする。
制御回路10のスイッチング動作により充電回路のスイッ
チ素子ＳＷ１がスイッチオンすると、入力電源Ｖinの電
力がスイッチ素子ＳＷ１とインダクタンス素子Ｌr1を介
してメインスイッチ素子Ｑ1のメインスイッチ入力容量
Ｃiss へ充電供給される。この入力容量電圧がメインス
イッチ素子Ｑ1 の予め定められた駆動電圧に達すると、
クランプダイオードＤEVがスイッチオンし、駆動電圧ク
ランプ回路は、入力電源Ｖinの電力をスイッチ素子ＳＷ
１とインダクタンス素子Ｌr1とクランプダイオードＤEV
を介してコンデンサＣ1 へ供給し、それと共に、入力容
量電圧を上記駆動電圧にクランプする。
【００７２】そして、この状態で、スイッチ素子ＳＷ１
がスイッチオフすると、第１の回生ダイオードＤ1 がス
イッチオンし、上記充電回路と駆動電圧クランプ回路の
回路動作により、インダクタンス素子Ｌr1に蓄積された
エネルギーの電流が第１の回生ダイオードＤ1 とインダ
クタンス素子Ｌr1とクランプダイオードＤEVとコンデン
サＣ1 を通る経路で流れ、第１の電力回生回路は上記イ
ンダクタンス素子Ｌr1の蓄積エネルギーをコンデンサＣ
1 に回生する。
がスイッチオフすると、第１の回生ダイオードＤ1 がス
イッチオンし、上記充電回路と駆動電圧クランプ回路の
回路動作により、インダクタンス素子Ｌr1に蓄積された
エネルギーの電流が第１の回生ダイオードＤ1 とインダ
クタンス素子Ｌr1とクランプダイオードＤEVとコンデン
サＣ1 を通る経路で流れ、第１の電力回生回路は上記イ
ンダクタンス素子Ｌr1の蓄積エネルギーをコンデンサＣ
1 に回生する。
【００７３】その後、放電回路の回路動作によりメイン
スイッチ素子Ｑ1 のメインスイッチ入力容量Ｃiss の蓄
積エネルギーが放電し、メインスイッチ入力容量Ｃiss
の電圧が零電圧まで低下すると、零電圧クランプ回路が
動作して入力容量電圧を零電圧にクランプする。この状
態で、スイッチ素子ＳＷ２がスイッチオフすると、第２
の電力回生回路の第２の回生ダイオードＤ2 がスイッチ
オンし、第２の電力回生回路は、上記零電圧クランプ回
路の回路動作により、インダクタンス素子Ｌr2に蓄積さ
れたエネルギーを第２の回生ダイオードＤ2 を介してコ
ンデンサＣ1 へ回生する。
スイッチ素子Ｑ1 のメインスイッチ入力容量Ｃiss の蓄
積エネルギーが放電し、メインスイッチ入力容量Ｃiss
の電圧が零電圧まで低下すると、零電圧クランプ回路が
動作して入力容量電圧を零電圧にクランプする。この状
態で、スイッチ素子ＳＷ２がスイッチオフすると、第２
の電力回生回路の第２の回生ダイオードＤ2 がスイッチ
オンし、第２の電力回生回路は、上記零電圧クランプ回
路の回路動作により、インダクタンス素子Ｌr2に蓄積さ
れたエネルギーを第２の回生ダイオードＤ2 を介してコ
ンデンサＣ1 へ回生する。
【００７４】この実施の形態例によれば、前記第１の実
施の形態例に示したスイッチ素子ＳＷ３が省略されてい
るが、入力電源Ｖinの電圧はメインスイッチ素子Ｑ1 の
メインスイッチ入力容量Ｃiss の充電電圧よりも格段に
大きいことから、メインスイッチ素子Ｑ1 のスイッチオ
ン期間に、メインスイッチ素子Ｑ1 側からインダクタン
ス素子Ｌr1を介して入力電源Ｖin側へ向かう方向に電流
は流れず、メインスイッチ入力容量Ｃiss の充電維持期
間にメインスイッチ入力容量Ｃiss の蓄積エネルギーが
引き抜かれることがなく、前記スイッチ素子ＳＷ３を設
けなくても、前記図15に示した不要振動Ａを防止するこ
とができる。もちろん、スイッチ素子ＳＷ４が設けられ
ていることから、ミラー効果と寄生容量の充電動作に起
因した不要振動Ｂを確実に回避することができる。した
がって、前記各実施の形態例同様に、不要振動Ａ，Ｂに
起因したメインスイッチ素子Ｑ1 のスイッチング誤動作
を防止することができる。
施の形態例に示したスイッチ素子ＳＷ３が省略されてい
るが、入力電源Ｖinの電圧はメインスイッチ素子Ｑ1 の
メインスイッチ入力容量Ｃiss の充電電圧よりも格段に
大きいことから、メインスイッチ素子Ｑ1 のスイッチオ
ン期間に、メインスイッチ素子Ｑ1 側からインダクタン
ス素子Ｌr1を介して入力電源Ｖin側へ向かう方向に電流
は流れず、メインスイッチ入力容量Ｃiss の充電維持期
間にメインスイッチ入力容量Ｃiss の蓄積エネルギーが
引き抜かれることがなく、前記スイッチ素子ＳＷ３を設
けなくても、前記図15に示した不要振動Ａを防止するこ
とができる。もちろん、スイッチ素子ＳＷ４が設けられ
ていることから、ミラー効果と寄生容量の充電動作に起
因した不要振動Ｂを確実に回避することができる。した
がって、前記各実施の形態例同様に、不要振動Ａ，Ｂに
起因したメインスイッチ素子Ｑ1 のスイッチング誤動作
を防止することができる。
【００７５】また、第１と第２の電力回生回路はインダ
クタンス素子Ｌr1，Ｌr2に蓄積されたエネルギーを制御
電力供給源であるコンデンサＣ1 へ回生する構成とした
ので、制御電力を発生させるための制御電力発生源を別
個に設ける必要がなく、回路構成を簡易化することが可
能となる。
クタンス素子Ｌr1，Ｌr2に蓄積されたエネルギーを制御
電力供給源であるコンデンサＣ1 へ回生する構成とした
ので、制御電力を発生させるための制御電力発生源を別
個に設ける必要がなく、回路構成を簡易化することが可
能となる。
【００７６】以下、第６の実施の形態例を説明する。図
８にはスイッチング電源回路に組み込んだ状態の第６の
実施の形態例の共振ドライブ回路１の回路例が示されて
いる。この実施の形態例が前記第５の実施の形態例と異
なる特徴的なことは、メインスイッチ素子Ｑ1 のメイン
スイッチ入力容量Ｃiss へ電力供給する入力電源をメイ
ンスイッチ素子Ｑ1 の出力容量Ｃoss に置き換え、入力
電源Ｖinはスイッチング電源回路の電源としてのみ機能
するようにしたことであり、充電回路はメインスイッチ
素子Ｑ1 の出力容量Ｃoss をスイッチ素子ＳＷ１とダイ
オードＤ0 とインダクタンス素子Ｌr1を順に介してメイ
ンスイッチ入力容量Ｃiss に接続する回路構成とした。
上記以外の構成は前記第５の実施の形態例同様であり、
その重複説明は省略する。
８にはスイッチング電源回路に組み込んだ状態の第６の
実施の形態例の共振ドライブ回路１の回路例が示されて
いる。この実施の形態例が前記第５の実施の形態例と異
なる特徴的なことは、メインスイッチ素子Ｑ1 のメイン
スイッチ入力容量Ｃiss へ電力供給する入力電源をメイ
ンスイッチ素子Ｑ1 の出力容量Ｃoss に置き換え、入力
電源Ｖinはスイッチング電源回路の電源としてのみ機能
するようにしたことであり、充電回路はメインスイッチ
素子Ｑ1 の出力容量Ｃoss をスイッチ素子ＳＷ１とダイ
オードＤ0 とインダクタンス素子Ｌr1を順に介してメイ
ンスイッチ入力容量Ｃiss に接続する回路構成とした。
上記以外の構成は前記第５の実施の形態例同様であり、
その重複説明は省略する。
【００７７】上記充電回路は、スイッチ素子ＳＷ１のス
イッチオン動作により、メインスイッチ素子Ｑ1 の出力
容量Ｃoss の蓄積エネルギーをスイッチ素子ＳＷ１とダ
イオードＤ0 とインダクタンス素子Ｌr1を通る経路でメ
インスイッチ入力容量Ｃissへ供給してメインスイッチ
入力容量Ｃiss の充電を行う構成を有している。
イッチオン動作により、メインスイッチ素子Ｑ1 の出力
容量Ｃoss の蓄積エネルギーをスイッチ素子ＳＷ１とダ
イオードＤ0 とインダクタンス素子Ｌr1を通る経路でメ
インスイッチ入力容量Ｃissへ供給してメインスイッチ
入力容量Ｃiss の充電を行う構成を有している。
【００７８】なお、ダイオードＤ0 はメインスイッチ素
子Ｑ1 のスイッチオン期間に、メインスイッチ入力容量
Ｃiss の電圧が出力容量Ｃoss の電圧より高いことに起
因してメインスイッチ入力容量Ｃiss から出力容量Ｃ
oss へエネルギーが逆流してしまうのを防止するために
設けられている。
子Ｑ1 のスイッチオン期間に、メインスイッチ入力容量
Ｃiss の電圧が出力容量Ｃoss の電圧より高いことに起
因してメインスイッチ入力容量Ｃiss から出力容量Ｃ
oss へエネルギーが逆流してしまうのを防止するために
設けられている。
【００７９】この実施の形態例によれば、前記第１の実
施の形態例に示したスイッチ素子ＳＷ３が省略されてい
るが、ダイオードＤ0 によって、メインスイッチ素子Ｑ
1 のスイッチオン期間に、メインスイッチ入力容量Ｃ
iss から蓄積エネルギーが流れ出るのが防止されている
ので、例えば、メインスイッチ入力容量Ｃiss から第１
の回生ダイオードＤ1 等の寄生容量へエネルギーが引き
抜かれることがなく、前記図15の不要振動Ａを抑制する
ことができる。また、スイッチ素子ＳＷ４が設けられて
いるので、前記各実施の形態例同様に、ミラー効果と寄
生容量に起因した不要振動Ｂを抑制することができる。
したがって、不要振動Ａ，Ｂに起因したメインスイッチ
素子Ｑ1 のスイッチング誤動作を防止することができ
る。
施の形態例に示したスイッチ素子ＳＷ３が省略されてい
るが、ダイオードＤ0 によって、メインスイッチ素子Ｑ
1 のスイッチオン期間に、メインスイッチ入力容量Ｃ
iss から蓄積エネルギーが流れ出るのが防止されている
ので、例えば、メインスイッチ入力容量Ｃiss から第１
の回生ダイオードＤ1 等の寄生容量へエネルギーが引き
抜かれることがなく、前記図15の不要振動Ａを抑制する
ことができる。また、スイッチ素子ＳＷ４が設けられて
いるので、前記各実施の形態例同様に、ミラー効果と寄
生容量に起因した不要振動Ｂを抑制することができる。
したがって、不要振動Ａ，Ｂに起因したメインスイッチ
素子Ｑ1 のスイッチング誤動作を防止することができ
る。
【００８０】また、メインスイッチ素子Ｑ1 の出力容量
Ｃoss の蓄積エネルギーを利用してメインスイッチ入力
容量Ｃiss の充電を行う構成にしたので、メインスイッ
チ素子Ｑ1 のスイッチオン時に放電されてしまう出力容
量Ｃoss の蓄積エネルギーを、充電回路がメインスイッ
チ素子Ｑ1 のスイッチオン直前に引き抜いてメインスイ
ッチ入力容量Ｃiss へ充電供給し、出力容量Ｃoss の蓄
積エネルギーを無駄なく利用することができる。
Ｃoss の蓄積エネルギーを利用してメインスイッチ入力
容量Ｃiss の充電を行う構成にしたので、メインスイッ
チ素子Ｑ1 のスイッチオン時に放電されてしまう出力容
量Ｃoss の蓄積エネルギーを、充電回路がメインスイッ
チ素子Ｑ1 のスイッチオン直前に引き抜いてメインスイ
ッチ入力容量Ｃiss へ充電供給し、出力容量Ｃoss の蓄
積エネルギーを無駄なく利用することができる。
【００８１】なお、この発明は上記各実施の形態例に限
定されるものではなく、様々な実施の形態を採り得る。
例えば、上記各実施の形態例に示したスイッチ素子ＳＷ
３やＭＯＳ−ＦＥＴ２の制御回路は、第１の電力回生回
路の回路動作終了時からメインスイッチ素子Ｑ1 のスイ
ッチオン期間が終了するまでの間、つまり、モード４の
全動作期間に渡り、スイッチ素子ＳＷ３やＭＯＳ−ＦＥ
Ｔ２をスイッチオン状態にするように構成されていた
が、モード４の全動作期間に渡りスイッチ素子ＳＷ３や
ＭＯＳ−ＦＥＴ２をスイッチオン状態にしなくてもよ
い。
定されるものではなく、様々な実施の形態を採り得る。
例えば、上記各実施の形態例に示したスイッチ素子ＳＷ
３やＭＯＳ−ＦＥＴ２の制御回路は、第１の電力回生回
路の回路動作終了時からメインスイッチ素子Ｑ1 のスイ
ッチオン期間が終了するまでの間、つまり、モード４の
全動作期間に渡り、スイッチ素子ＳＷ３やＭＯＳ−ＦＥ
Ｔ２をスイッチオン状態にするように構成されていた
が、モード４の全動作期間に渡りスイッチ素子ＳＷ３や
ＭＯＳ−ＦＥＴ２をスイッチオン状態にしなくてもよ
い。
【００８２】例えば、モード４の動作期間の開始時にス
イッチ素子ＳＷ３やＭＯＳ−ＦＥＴ２をスイッチオン
し、該スイッチ素子ＳＷ３やＭＯＳ−ＦＥＴ２のスイッ
チオン動作により入力電源Ｖinの電力が該スイッチ素子
を介してスイッチ素子ＳＷ１，ＳＷ２や第１、第２の回
生ダイオードＤ1 ，Ｄ2 の各寄生容量へ充電供給され、
上記全ての寄生容量の電圧が入力電源電圧ＶE に達した
ときにスイッチ素子ＳＷ３やＭＯＳ−ＦＥＴ２をスイッ
チオフするようにしてもよい。
イッチ素子ＳＷ３やＭＯＳ−ＦＥＴ２をスイッチオン
し、該スイッチ素子ＳＷ３やＭＯＳ−ＦＥＴ２のスイッ
チオン動作により入力電源Ｖinの電力が該スイッチ素子
を介してスイッチ素子ＳＷ１，ＳＷ２や第１、第２の回
生ダイオードＤ1 ，Ｄ2 の各寄生容量へ充電供給され、
上記全ての寄生容量の電圧が入力電源電圧ＶE に達した
ときにスイッチ素子ＳＷ３やＭＯＳ−ＦＥＴ２をスイッ
チオフするようにしてもよい。
【００８３】このように早めにスイッチ素子ＳＷ３やＭ
ＯＳ−ＦＥＴ２をスイッチオフしても、寄生容量電圧が
入力電源電圧ＶE になっていることから、メインスイッ
チ入力容量Ｃiss から上記寄生容量へのエネルギーの引
き抜き動作は生じず、図15の不要振動Ａを確実に防止で
き、不要振動Ａに起因したメインスイッチ素子Ｑ1 の誤
動作を回避することができる。
ＯＳ−ＦＥＴ２をスイッチオフしても、寄生容量電圧が
入力電源電圧ＶE になっていることから、メインスイッ
チ入力容量Ｃiss から上記寄生容量へのエネルギーの引
き抜き動作は生じず、図15の不要振動Ａを確実に防止で
き、不要振動Ａに起因したメインスイッチ素子Ｑ1 の誤
動作を回避することができる。
【００８４】さらに、上記各実施の形態例に示したスイ
ッチ素子ＳＷ４やＭＯＳ−ＦＥＴ３の制御回路は、第２
の電力回生回路の回路動作終了時からメインスイッチ素
子Ｑ1 のスイッチオフ期間が終了するまでのモード８の
全動作期間に渡り、スイッチ素子ＳＷ４やＭＯＳ−ＦＥ
Ｔ３をスイッチオン状態にするように構成されていた
が、モード８の全動作期間に渡りスイッチ素子ＳＷ４や
ＭＯＳ−ＦＥＴ３をスイチオン状態にしなくてもよい。
ッチ素子ＳＷ４やＭＯＳ−ＦＥＴ３の制御回路は、第２
の電力回生回路の回路動作終了時からメインスイッチ素
子Ｑ1 のスイッチオフ期間が終了するまでのモード８の
全動作期間に渡り、スイッチ素子ＳＷ４やＭＯＳ−ＦＥ
Ｔ３をスイッチオン状態にするように構成されていた
が、モード８の全動作期間に渡りスイッチ素子ＳＷ４や
ＭＯＳ−ＦＥＴ３をスイチオン状態にしなくてもよい。
【００８５】例えば、モード８の動作期間開始時にスイ
ッチ素子ＳＷ４やＭＯＳ−ＦＥＴ３をスイッチオンし、
前記ミラー効果と寄生容量に起因した図15の不要振動Ｂ
の振幅が大きくてメインスイッチ素子Ｑ1 のスイッチン
グ誤動作が生じ易い期間を終了したときに（例えば、メ
インスイッチ素子Ｑ1 のドレイン電圧がピーク電圧にな
ったときに）、スイッチ素子ＳＷ４やＭＯＳ−ＦＥＴ３
をスイッチオフするようにしてもよい。この場合にも前
記ミラー効果と寄生容量に起因した不要振動Ｂをほぼ抑
制することができるので、不要振動Ｂに起因したメイン
スイッチ素子Ｑ1 のスイッチング誤動作を防止すること
ができる。
ッチ素子ＳＷ４やＭＯＳ−ＦＥＴ３をスイッチオンし、
前記ミラー効果と寄生容量に起因した図15の不要振動Ｂ
の振幅が大きくてメインスイッチ素子Ｑ1 のスイッチン
グ誤動作が生じ易い期間を終了したときに（例えば、メ
インスイッチ素子Ｑ1 のドレイン電圧がピーク電圧にな
ったときに）、スイッチ素子ＳＷ４やＭＯＳ−ＦＥＴ３
をスイッチオフするようにしてもよい。この場合にも前
記ミラー効果と寄生容量に起因した不要振動Ｂをほぼ抑
制することができるので、不要振動Ｂに起因したメイン
スイッチ素子Ｑ1 のスイッチング誤動作を防止すること
ができる。
【００８６】さらに、上記第５、第６の実施の形態例
は、充電用と放電用のインダクタンス素子が別個に設け
られている共振ドライブ回路１を例にして説明したが、
充放電用のインダクタンス素子が、図１や図２や図３に
示すように、唯１個設けられている構成とし、上記第
５、第６の実施の形態例同様に、第１と第２の電力回生
回路によりコンデンサＣ1 （制御電力発生源）へエネル
ギーを回生するようにしてもよい。また、充放電用のイ
ンダクタンス素子を唯１個設けた場合に、上記第６の実
施の形態例同様に、メインスイッチ素子Ｑ1 のメインス
イッチ入力容量Ｃiss の充電供給用の入力電源をメイン
スイッチ素子Ｑ1 の出力容量Ｃoss に置き換える回路構
成にしてもよい。
は、充電用と放電用のインダクタンス素子が別個に設け
られている共振ドライブ回路１を例にして説明したが、
充放電用のインダクタンス素子が、図１や図２や図３に
示すように、唯１個設けられている構成とし、上記第
５、第６の実施の形態例同様に、第１と第２の電力回生
回路によりコンデンサＣ1 （制御電力発生源）へエネル
ギーを回生するようにしてもよい。また、充放電用のイ
ンダクタンス素子を唯１個設けた場合に、上記第６の実
施の形態例同様に、メインスイッチ素子Ｑ1 のメインス
イッチ入力容量Ｃiss の充電供給用の入力電源をメイン
スイッチ素子Ｑ1 の出力容量Ｃoss に置き換える回路構
成にしてもよい。
【００８７】
【発明の効果】この発明によれば、駆動電圧クランプ素
子に並列に第３のスイッチ素子を設け、第３のスイッチ
素子は第１の電力回生回路のエネルギー回生動作の終了
時にスイッチオンし、放電回路の動作開始時までのスイ
ッチオン期間、メインスイッチ素子の入力容量電圧を入
力電圧に固定するので、第１の電力回生回路の動作終了
時から放電回路の動作開始時までの間に、第１、第２の
スイッチ素子や第１、第２の電力回生整流素子の寄生容
量の充電動作に起因したメインスイッチ素子入力容量の
不要振動は抑制され、この不要振動によるメインスイッ
チ素子のスイッチング誤動作を防止することができる。
子に並列に第３のスイッチ素子を設け、第３のスイッチ
素子は第１の電力回生回路のエネルギー回生動作の終了
時にスイッチオンし、放電回路の動作開始時までのスイ
ッチオン期間、メインスイッチ素子の入力容量電圧を入
力電圧に固定するので、第１の電力回生回路の動作終了
時から放電回路の動作開始時までの間に、第１、第２の
スイッチ素子や第１、第２の電力回生整流素子の寄生容
量の充電動作に起因したメインスイッチ素子入力容量の
不要振動は抑制され、この不要振動によるメインスイッ
チ素子のスイッチング誤動作を防止することができる。
【００８８】また、零電圧クランプ素子に並列に第４の
スイッチ素子を設け、第４のスイッチ素子は第２の電力
回生回路のエネルギー回生動作の終了時にスイッチオン
し、充電回路の動作開始時までのスイッチオン期間、メ
インスイッチ素子の入力容量電圧を零電圧に固定するの
で、第４のスイッチ素子のスイッチオン動作によって、
ミラー効果と寄生容量への充電動作を防止でき、このミ
ラー効果と寄生容量の充電動作に起因したメインスイッ
チ素子入力容量の不要振動を回避することができる。し
たがって、上記不要振動によるメインスイッチ素子のス
イッチング誤動作を防止することができる。
スイッチ素子を設け、第４のスイッチ素子は第２の電力
回生回路のエネルギー回生動作の終了時にスイッチオン
し、充電回路の動作開始時までのスイッチオン期間、メ
インスイッチ素子の入力容量電圧を零電圧に固定するの
で、第４のスイッチ素子のスイッチオン動作によって、
ミラー効果と寄生容量への充電動作を防止でき、このミ
ラー効果と寄生容量の充電動作に起因したメインスイッ
チ素子入力容量の不要振動を回避することができる。し
たがって、上記不要振動によるメインスイッチ素子のス
イッチング誤動作を防止することができる。
【００８９】メインスイッチ素子の入力容量に対して充
放電のＬＣ共振を行うインダクタンス素子が充電用と放
電用の別個のインダクタンス素子により構成されている
ものにあっても、上記同様に、回路構成要素の寄生容量
の充電動作に起因したメインスイッチ素子入力容量電圧
の不要振動や、ミラー効果に起因したメインスイッチ素
子入力容量電圧の不要振動を防止することができ、上記
不要振動によるメインスイッチ素子のスイッチング誤動
作を確実に防止することができる。
放電のＬＣ共振を行うインダクタンス素子が充電用と放
電用の別個のインダクタンス素子により構成されている
ものにあっても、上記同様に、回路構成要素の寄生容量
の充電動作に起因したメインスイッチ素子入力容量電圧
の不要振動や、ミラー効果に起因したメインスイッチ素
子入力容量電圧の不要振動を防止することができ、上記
不要振動によるメインスイッチ素子のスイッチング誤動
作を確実に防止することができる。
【００９０】上記第３と第４のスイッチ素子のどちらか
一方あるいは両方をＭＯＳ−ＦＥＴにより形成する、又
は、ＰＮ接合型ダイオードにより形成する構成にあって
は、上記同様にメインスイッチ素子入力容量の電圧の不
要振動に起因したメインスイッチ素子のスイッチング誤
動作を防止することができるのはもちろんのこと、上記
ＭＯＳ−ＦＥＴやＰＮ接合型ダイオードは駆動電圧クラ
ンプ素子、零電圧クランプ素子としても機能することが
可能であるので、上記クランプ素子を省略することがで
き、クランプ素子を省略することにより共振ドライブ回
路の回路構成の簡略化を図ることができる。
一方あるいは両方をＭＯＳ−ＦＥＴにより形成する、又
は、ＰＮ接合型ダイオードにより形成する構成にあって
は、上記同様にメインスイッチ素子入力容量の電圧の不
要振動に起因したメインスイッチ素子のスイッチング誤
動作を防止することができるのはもちろんのこと、上記
ＭＯＳ−ＦＥＴやＰＮ接合型ダイオードは駆動電圧クラ
ンプ素子、零電圧クランプ素子としても機能することが
可能であるので、上記クランプ素子を省略することがで
き、クランプ素子を省略することにより共振ドライブ回
路の回路構成の簡略化を図ることができる。
【００９１】第１と第２の電力回生回路がＬＣ共振によ
るインダクタンス素子の蓄積エネルギーを第２のスイッ
チ素子の制御回路における制御電力供給源へ回生する構
成としたものにあっても、上記同様にメインスイッチ素
子入力容量電圧の不要振動に起因したメインスイッチ素
子のスイッチング誤動作を防止することができる。その
上、インダクタンス素子の蓄積エネルギーが上記制御電
力供給源へ回生され、その回生エネルギーが制御電力と
して制御回路へ供給されるので、制御電力を発生させる
ための専用の電力発生源を設ける必要がなく、共振ドラ
イブ回路のより一層の簡略化を図ることができる。
るインダクタンス素子の蓄積エネルギーを第２のスイッ
チ素子の制御回路における制御電力供給源へ回生する構
成としたものにあっても、上記同様にメインスイッチ素
子入力容量電圧の不要振動に起因したメインスイッチ素
子のスイッチング誤動作を防止することができる。その
上、インダクタンス素子の蓄積エネルギーが上記制御電
力供給源へ回生され、その回生エネルギーが制御電力と
して制御回路へ供給されるので、制御電力を発生させる
ための専用の電力発生源を設ける必要がなく、共振ドラ
イブ回路のより一層の簡略化を図ることができる。
【００９２】さらに、メインスイッチ素子の入力容量充
電用の入力電源をメインスイッチ素子の出力容量に置き
換えたものにあっては、メインスイッチ素子のスイッチ
オン直前に出力容量に蓄積されているエネルギーを利用
して入力容量の充電を行うので、メインスイッチ素子の
スイッチオンと同時に放電されて損失されてしまう出力
容量のエネルギーを有効利用することができ、メインス
イッチ素子のスイッチオン時に出力容量の放電に起因し
た電力損失を低減させることができる。
電用の入力電源をメインスイッチ素子の出力容量に置き
換えたものにあっては、メインスイッチ素子のスイッチ
オン直前に出力容量に蓄積されているエネルギーを利用
して入力容量の充電を行うので、メインスイッチ素子の
スイッチオンと同時に放電されて損失されてしまう出力
容量のエネルギーを有効利用することができ、メインス
イッチ素子のスイッチオン時に出力容量の放電に起因し
た電力損失を低減させることができる。
【００９３】第３と第４のスイッチ素子のどちらか一方
が省略されている構成にあっては、第１、第２のスイッ
チ素子や第１、第２の電力回生整流素子の各寄生容量の
充電動作に起因した入力容量電圧の不要振動と、ミラー
効果と寄生容量に起因した入力容量電圧の不要振動との
うち、少なくともどちらか１つの不要振動は防止できる
ので、従来例に比べて、メインスイッチ素子のスイッチ
ング誤動作による悪影響を回避することが可能で、回路
動作の信頼性を向上させることができる。
が省略されている構成にあっては、第１、第２のスイッ
チ素子や第１、第２の電力回生整流素子の各寄生容量の
充電動作に起因した入力容量電圧の不要振動と、ミラー
効果と寄生容量に起因した入力容量電圧の不要振動との
うち、少なくともどちらか１つの不要振動は防止できる
ので、従来例に比べて、メインスイッチ素子のスイッチ
ング誤動作による悪影響を回避することが可能で、回路
動作の信頼性を向上させることができる。
【図１】第１の実施の形態例を示す回路図である。
【図２】第２の実施の形態例を示す回路図である。
【図３】第３の実施の形態例を示す回路図である。
【図４】ダイオードの電気的特性の１つである逆回復時
間を示す説明図である。
間を示す説明図である。
【図５】充電用と放電用のインダクタンス素子を別個に
設けたときの共振ドライブ回路の一例を示す回路図であ
る。
設けたときの共振ドライブ回路の一例を示す回路図であ
る。
【図６】充電用と放電用のインダクタンス素子を別個に
設けたときの共振ドライブ回路のその他の例を示す回路
図である。
設けたときの共振ドライブ回路のその他の例を示す回路
図である。
【図７】第５の実施の形態例を示す回路図である。
【図８】第６の実施の形態例を示す回路図である。
【図９】従来例を示す説明図である。
【図10】ミラー効果の発生機構を示す説明図である。
【図11】図９の回路の主要構成要素の動作を示す波形図
である。
である。
【図12】図９の回路動作部分を抜き出して示す等価回路
である。
である。
【図13】図12に引き続き図９の回路動作部分を抜き出し
て示す等価回路である。
て示す等価回路である。
【図14】図９の回路格構成要素の寄生容量に起因した入
力容量電圧の不要振動の発生機構を示す説明図である。
力容量電圧の不要振動の発生機構を示す説明図である。
【図15】不要振動が発生した入力容量電圧の波形を示す
波形図である。
波形図である。
１ 共振ドライブ回路 ２，３ ＭＯＳ−ＦＥＴ ６，７ ＰＮ接合型ダイオード 10，11 制御回路 Ｖin 入力電源 ＤEV，Ｄ0V クランプダイオード Ｄ1 第１の回生ダイオード Ｄ2 第２の回生ダイオード Ｌr ，Ｌr1，Ｌr2 インダクタンス素子 ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４ スイッチ素子 Ｃiss メインスイッチ入力容量 Ｃoss 出力容量 Ｑ1 メインスイッチ素子 Ｃ1 コンデンサ
Claims (7)
- 【請求項１】 直流の入力電源と、この入力電源の正極
側を第１のスイッチ素子とインダクタンス素子を順に介
してメインスイッチ素子に接続し上記第１のスイッチ素
子のスイッチオン動作により入力電源の電力を上記イン
ダクタンス素子とメインスイッチ素子の入力容量のＬＣ
共振を利用してメインスイッチ素子の入力容量へ充電供
給する充電回路と、上記第１のスイッチ素子とインダク
タンス素子の直列回路に並列接続されて前記入力容量充
電動作によりメインスイッチ素子の入力容量の電圧が前
記入力電源の電圧に達したときにスイッチオンする駆動
電圧クランプ素子を有し前記充電のＬＣ共振によってイ
ンダクタンス素子に蓄積されたエネルギーを上記駆動電
圧クランプ素子のスイッチオン動作により前記駆動電圧
クランプ素子と第１のスイッチ素子とインダクタンス素
子を通る閉ループで還流させ前記入力容量電圧を入力電
源電圧にクランプする駆動電圧クランプ回路と、前記入
力電源の負極側とインダクタンス素子の間に介設され上
記エネルギーの還流状態で第１のスイッチ素子がスイッ
チオフしたときにスイッチオンする第１の電力回生整流
素子を有し該第１の電力回生整流素子のスイッチオン動
作により前記インダクタンス素子の蓄積エネルギーを前
記第１の電力回生整流素子とインダクタンス素子と駆動
電圧クランプ素子を通る経路で前記入力電源へ回生する
第１の電力回生回路と、前記入力電源の負極側を第２の
スイッチ素子と前記充電回路のインダクタンス素子を順
に介してメインスイッチ素子に接続し上記第１の電力回
生回路の回生動作が終了している状態から第２のスイッ
チ素子がスイッチオン動作することによりメインスイッ
チ素子の入力容量の充電エネルギーを上記インダクタン
ス素子とメインスイッチ素子の入力容量のＬＣ共振を利
用して放電させる放電回路と、前記第２のスイッチ素子
とインダクタンス素子の直列回路に並列接続されて上記
入力容量放電動作により前記メインスイッチ素子の入力
容量電圧が零電圧になったときにスイッチオンする零電
圧クランプ素子を有し前記放電のＬＣ共振によって前記
インダクタンス素子に蓄積されたエネルギーを上記零電
圧クランプ素子のスイッチオン動作により該零電圧クラ
ンプ素子と前記インダクタンス素子と第２のスイッチ素
子を通る閉ループで還流させ前記メインスイッチ素子の
入力容量電圧を零電圧にクランプする零電圧クランプ回
路と、前記入力電源の正極側と前記インダクタンス素子
の間に介設され上記放電エネルギーの還流状態で前記第
２のスイッチ素子がスイッチオフしたときにスイッチオ
ンする第２の電力回生整流素子を有し該第２の電力回生
整流素子のスイッチオン動作により前記放電エネルギー
の還流時にインダクタンス素子に蓄積された放電エネル
ギーを前記零電圧クランプ素子とインダクタンス素子と
第２の電力回生整流素子を通る経路で入力電源へ回生す
る第２の電力回生回路とを有し、メインスイッチ素子の
共振ドライブ動作を行う共振ドライブ回路であって、前
記駆動電圧クランプ素子に並列接続する第３のスイッチ
素子と、前記零電圧クランプ素子に並列接続する第４の
スイッチ素子とを設け、上記第３のスイッチ素子は前記
第１の電力回生回路によるエネルギー回生動作が終了し
て駆動電圧クランプ素子がスイッチオフしたときにスイ
ッチオンし、前記放電回路の第２のスイッチ素子がスイ
ッチオンするまでのスイッチオン期間、前記入力電源と
メインスイッチ素子を短絡してメインスイッチ素子の入
力容量電圧を前記入力電源電圧に固定し、前記第４のス
イッチ素子は前記第２の電力回生回路による放電エネル
ギー回生動作が終了して零電圧クランプ素子がスイッチ
オフしたときにスイッチオンし、前記充電回路の第１の
スイッチ素子がスイッチオンするまでのスイッチオン期
間、メインスイッチ素子の入力容量電圧を零電圧に固定
する構成としたことを特徴とする共振ドライブ回路。 - 【請求項２】 メインスイッチ素子の入力容量に対して
充放電のＬＣ共振を行うインダクタンス素子は充電用と
放電用の別個独立のインダクダンス素子により構成さ
れ、上記充電用のインダクタンス素子は充電回路に組み
込まれ、放電用のインダクタンス素子は放電回路に組み
込まれて、充電回路と放電回路を別個独立の回路構成と
したことを特徴とする請求項１記載の共振ドライブ回
路。 - 【請求項３】 第３と第４のスイッチ素子のどちらか一
方あるいは両方はＭＯＳ−ＦＥＴにより形成され、この
ＭＯＳ−ＦＥＴはスイッチ素子の機能と、該スイッチ素
子に並列接続されるクランプ素子の機能とを兼用する構
成であることを特徴とした請求項１又は請求項２記載の
共振ドライブ回路。 - 【請求項４】 第３と第４のスイッチ素子のどちらか一
方あるいは両方はＰＮ接合型ダイオードにより形成さ
れ、このＰＮ接合型ダイオードはスイッチ素子の機能
と、該スイッチ素子に並列接続されるクランプ素子の機
能とを兼用する構成であることを特徴とした請求項１又
は請求項２記載の共振ドライブ回路。 - 【請求項５】 第２のスイッチ素子には予め定められた
条件の下で第２のスイッチ素子のスイッチング制御を行
う制御回路が接続され、この制御回路には該制御回路へ
電力を供給する制御電力供給源が接続されており、第１
と第２の電力回生回路はＬＣ共振によるインダクタンス
素子の蓄積エネルギーを上記制御回路の電力供給源側へ
回生する構成としたことを特徴とする請求項１又は請求
項２又は請求項３又は請求項４記載の共振ドライブ回
路。 - 【請求項６】 入力電源をメインスイッチ素子の出力容
量に置き換え、充電回路はメインスイッチ素子の出力容
量を第１のスイッチ素子とインダクタンス素子を順に介
して入力容量に接続する回路構成を成し、第１のスイッ
チ素子のスイッチオン動作によりメインスイッチ素子の
スイッチオン直前に該メインスイッチ素子の出力容量に
蓄積されているエネルギーを利用して入力容量の充電を
行う構成としたことを特徴とする請求項５記載の共振ド
ライブ回路。 - 【請求項７】 第３と第４のスイッチ素子のどちらか一
方側が省略されている構成であることを特徴とする請求
項１乃至請求項６のいずれか１つに記載の共振ドライブ
回路。
Priority Applications (1)
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|---|---|---|---|
| JP21604396A JP3271525B2 (ja) | 1996-07-29 | 1996-07-29 | 共振ドライブ回路 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21604396A JP3271525B2 (ja) | 1996-07-29 | 1996-07-29 | 共振ドライブ回路 |
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| Publication Number | Publication Date |
|---|---|
| JPH1052061A true JPH1052061A (ja) | 1998-02-20 |
| JP3271525B2 JP3271525B2 (ja) | 2002-04-02 |
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|---|---|---|---|
| JP21604396A Expired - Fee Related JP3271525B2 (ja) | 1996-07-29 | 1996-07-29 | 共振ドライブ回路 |
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|---|---|---|---|---|
| JP2005025201A (ja) * | 2003-07-02 | 2005-01-27 | Thomson Plasma | プラズマ・ディスプレイの複数の列又は行に短持続時間パルスを生成する方法及び該方法を実施するデバイス |
| JP2006230166A (ja) * | 2005-02-21 | 2006-08-31 | Denso Corp | ゲート駆動回路 |
| WO2007068186A1 (en) * | 2005-12-15 | 2007-06-21 | Shenzhen Clou Power Technology Co., Ltd | A resonant soft-switched converter |
| US7324100B2 (en) | 2002-03-05 | 2008-01-29 | Samsung Sdi Co., Ltd. | Plasma display panel with energy recovery circuit and driving method thereof |
| US7459945B2 (en) * | 2004-08-11 | 2008-12-02 | Kabushiki Kaisha Toshiba | Gate driving circuit and gate driving method of power MOSFET |
| US7612530B2 (en) | 2006-11-21 | 2009-11-03 | Industrial Technology Research Institute | Bridge battery voltage equalizer |
| KR100977912B1 (ko) | 2001-10-01 | 2010-08-24 | 에스티 에릭슨 에스에이 | 게이트 드라이버 장치, 에너지 복원 방법 및 에너지 복원회로 |
| US8374002B2 (en) | 2010-04-08 | 2013-02-12 | Murata Manufacturing Co., Ltd. | Isolated switching power supply apparatus |
| JP2013150438A (ja) * | 2012-01-19 | 2013-08-01 | Fujitsu Ltd | Ｄｃ−ｄｃコンバータ、半導体集積回路及びｄｃ−ｄｃ変換方法 |
| JP2015119624A (ja) * | 2013-11-15 | 2015-06-25 | パナソニックＩｐマネジメント株式会社 | 駆動装置、電力変換装置 |
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| JP6567235B1 (ja) * | 2018-04-19 | 2019-08-28 | 三菱電機株式会社 | ゲート駆動回路および電力変換装置 |
| WO2024016997A1 (zh) * | 2022-07-20 | 2024-01-25 | 华为技术有限公司 | 一种驱动电路及开关电源 |
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1996
- 1996-07-29 JP JP21604396A patent/JP3271525B2/ja not_active Expired - Fee Related
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| KR100977912B1 (ko) | 2001-10-01 | 2010-08-24 | 에스티 에릭슨 에스에이 | 게이트 드라이버 장치, 에너지 복원 방법 및 에너지 복원회로 |
| US7324100B2 (en) | 2002-03-05 | 2008-01-29 | Samsung Sdi Co., Ltd. | Plasma display panel with energy recovery circuit and driving method thereof |
| JP2005025201A (ja) * | 2003-07-02 | 2005-01-27 | Thomson Plasma | プラズマ・ディスプレイの複数の列又は行に短持続時間パルスを生成する方法及び該方法を実施するデバイス |
| US7459945B2 (en) * | 2004-08-11 | 2008-12-02 | Kabushiki Kaisha Toshiba | Gate driving circuit and gate driving method of power MOSFET |
| JP4496988B2 (ja) * | 2005-02-21 | 2010-07-07 | 株式会社デンソー | ゲート駆動回路 |
| JP2006230166A (ja) * | 2005-02-21 | 2006-08-31 | Denso Corp | ゲート駆動回路 |
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| JP2013150438A (ja) * | 2012-01-19 | 2013-08-01 | Fujitsu Ltd | Ｄｃ−ｄｃコンバータ、半導体集積回路及びｄｃ−ｄｃ変換方法 |
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