JPH10504685A - 半導体基板を準備すること - Google Patents

半導体基板を準備すること

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JPH10504685A JP8502952A JP50295296A JPH10504685A JP H10504685 A JPH10504685 A JP H10504685A JP 8502952 A JP8502952 A JP 8502952A JP 50295296 A JP50295296 A JP 50295296A JP H10504685 A JPH10504685 A JP H10504685A
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ハーロウ、マイケル・ジョン
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ブリテイッシュ・テレコミュニケーションズ・パブリック・リミテッド・カンパニー
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Abstract

(57)【要約】 インジウムリンの半導体基板（１０）が用意され、続いてエピタキシャル層（１２から１６）が成長されて半導体デバイス（５）を形成する。用意において、半導体基板（１０）は第１に熱処理されて、基板からの拡散によって不純物原子が基板表面に蓄積される傾向を促進し、かつ、基板表面から不純物原子を除去するのを促進する。次に基板（１０）は表面をエッチングされ、続くエピタキシャル層の成長のためにクリーンで平らな表面を提供するようにする。用意の最終段階は、基板上に半絶縁性のバッファ層（１１）を成長し、デバイスのエピタキシャル層（１２から１６）を基板から絶縁するようにすることを含む。

Description

【発明の詳細な説明】 半導体基板を準備すること この発明は半導体デバイスの導入、とくにＭＯＶＰＥ技術を用いて半導体デバ イスを導入するときに使用するためのインジウムリン半導体基板を準備すること に関する。 ＭＯＶＰＥ（Metal Organic Vapour Phase Epitaxy）は素材構成と厚みとを必 要とする多層で成る広範な種類の半導体デバイスの発展に共通に使用されている 。ある種の材料システムでは、１つの化合物から別の化合物へ切り換えをすると きに、ＭＯＶＰＥを用いて仮想の単一層（モノレイヤ）制御を達成することがで きるが、ある場合には、これが精密かつ繰返し可能なデバイス組立に不可欠とさ れる。ＭＯＶＰＥを用いて達成できる堆積層の純度は可能性としては非常に高い ものであるが、始めの生成物の純度に影響されることもある。始めの製品（スタ ーティング・プロダクツ）が完全に純粋でなければ、デバイスを製造する者はそ の不純物が製造工程に与える予期せぬ影響を回避するか、それに対処するステッ プを踏まえる必要があり、そうでなければ、デバイス歩留まりの低減を被ること になる。 エピタキシャル堆積されたIII−Ｖ半導体は共通して基板界面（インターフェ ース）での伝導界面層の存在に苛まれることが明らかになっている[1]。 この現象は、鉄ドープのＩｎＰ基板上で成長されたＩｎＰベースの電界効果ト ランジスタ（ＦＥＴ）に特定の問題を与える。何故なら、それはゲート電圧によ って制御することができない並列伝導路を作ることによってピンチオフを妨げる からである。また、これにより出力コンダクタンス、デバイス間のリーク（漏れ ）が上昇し、また高周波性能に影響をもたらす浮遊キャパシタンスが付加される ことになる。 界面層の伝導は多くの起源を有するが、近年最も有力とされる根拠は、基板／ エピタキシャル層間のインターフェースでのＳｉ原子の蓄積が主犯（majorculpr it）であるとしている[1]。界面の不純物は様々な形で基板からの外部拡散、基 板準備液からの残留物、及び大気汚染の原因となっている。さらに、発明者は、 通気用ガスの切り換えマニホールドを一新した後、数週間にわたりＭＯＶＰＥキ ット内でＳｉの蓄積を観察した。成長層での検出限界以下の時でさえ、これはウ ェハ加熱のときの表面汚染の別の原因となりうる。実際に、これらの機構の幾つ かが同時に汚染に寄与し、汚染は基板バッチもしくは製造元、その取扱い及び準 備工程、化学的バッチ及び成長キットの履歴といった要因に依存して厳格さの程 度が変動する。 デバイスの複雑さが増すにつれて、蓄積されたシリコンの持つ意味の重要さも 増大する。というのは、組立時間が増えるとシリコンが蓄積するのにより多くの 時間が与えられるからである。そこで、この問題を克服する要望に対して高度集 積モノリシック半導体の製造が脚光を浴びており、この種の半導体には、例えば ヘテロ接合電界効果トランジスタ（ＨＦＥＴ）、レーザ及び送信機、高電子移動 度トランジスタ（ＨＥＭＴ）及び光電子集積回路（ＯＥＩＣ）などが含まれる。 多くの研究者がＦＥＴやＨＥＭＴで並列伝導を緩和するための処理を開発した 。近年、H．Ishikawaらは文献"Origin of n-type conduction at the interface between epitaxial-grown layer and InP substrate and its suppression by heating in phosphine atmosphere"，J．Appl．Phys．71(8)，15 April 1992，p p.3898-3903において、エピタキシャル層−基板界面におけるＳｉ原子に起因す るｎ形伝導の起源についての研究を記述している。この研究でIshikawaらは、Ｓ ｉ原子が空気中にあって、おそらくはクリーンルーム内で使われたフィルタから 来て、ＩｎＰに吸着されたとして理論立てた。吸着されたＳｉはエピタキシャル 層と基板との界面に実質的に蓄積して、ｎ形不純物としての性質を示し、界面で ｎ形伝導を生じさせている。これに対処するためにIshikawaらはＩｎＰ基板から この原子を除去する方法としてＰＨ3雰囲気中でＩｎＰ基板をアニール（熱処理 ）することを提案している。この工程には、温度約700度で20分間、ＰＨ3を流量 1200ｓｃｃｍ（standard cubic centimetres per minute）で流しながらＩｎＰ を加熱することを提案している。その結果、ＩｎＰ表面に吸着されていたＳｉ原 子の大部分が吸着を解かれて、ｎ形Ｓｉ伝導の効果が減少した。 別な論文、"Highly Resistive Iron-doped AlInAs layers grown by Metalorg anic Chemical Vapour Deposition"，J．Appl．Phys．Vol.31（1992）pp.L376-L 378でIshikawaらはＩｎＰ基板上に半絶縁性の鉄をドープしたＡｌＩｎＡｓバッ ファ 層を組み立ててから、さらにエピタキシャル成長層を堆積する方法を記述してい る。この方法によると、基板自体のエピタキシャル成長層に与える影響が緩和さ れる。 並列伝導機構の存在は少なくとも１０年もの間認識されてきたのであり、さら に近年になって、例えばシリコン原子のｎ形伝導のような機構の原因が確率され たのであるが、驚くべきことに、この機構の効果を克服したりこれに対処する方 法の提案で完全に満足できると証明されたものは何もない。III−Ｖ族半導体デ バイス組立のような急速に成長しつつある重要な分野では、並列伝導機構のない デバイスを首尾よくかつ繰り返し可能に生産する方法は商業的に極めて重要なも のと考えられる。 そこで、この発明を１つの観点でとらえると、エピタキシャル層を引き続き成 長させるための半導体基板を用意する方法が提供され、その方法は基板上又は基 板内に存在する不純物原子の濃度を減少するために基板を熱処理する段階と、そ の後に、基板上に１又は複数のバッファ層を成長させる段階とで成り、バッファ 層の全部又は少なくとも１つが金属原子でドープされた半導体材料で成るように する。 熱処理段階は不純物、例えばシリコン原子のバルク基板からの拡散による表面 蓄積の傾向を促進する。また熱処理は、基板表面からの不純物原子の除去も促進 する。 ＩｎＰ基板を熱処理する例として、基板内又は基板上にある例えばシリコン原 子などの不純物原子をリンの原子で置き換える。熱処理は、基板上の表面原子の 高移動度を増進するのに十分高い温度で実施する。リンの原子は気体状のホスフ ィン又はリンの原子を生ずる他の適当なリンを含む化合物の流れの中で輸送する とし、流量は加熱によりリンの原子の全体量が失われないようにする高圧力を維 持できる十分な量とする。文献[2]にはシリコン不純物原子の除去のレートは加 熱時間と加熱温度とリンの流量とに比例することが示されている。そこで、熱処 理から得られる最大利点は熱処理工程における値を最大とすることにより達成で きる。しかし、この値は実際には実用的であるように設定されねばならない、言 い換えれば、熱処理段階は長すぎてはならず、リンの流れが大きすぎてフィルタ が 閉塞することがあってはならない、などである。600度という低温と、５分とい う短い時間と、熱処理でＩｎＰ表面を安定させるのに十分な最小のリンの流れと で、幾分かの利点が生ずることが期待される。 ＩｎＰ以外の基板は一般には別の適切な条件で構成される雰囲気内で熱処理さ れる。例えば、ＧａＡｓ基板については、熱処理段階は一般にアルシン(arsine) で成る雰囲気中で行われる。 熱処理工程についての特定の値に厳密に従う必要はなく、また、その値が互い にトレードオフとなることは明らかである。例えば、より高い加熱温度はより短 い加熱時間を必要とすることになる。 バッファ層（単数又は複数）は基板とその上に成長したエピタキシャル層との 間に半絶縁性バリヤを作り、基板が後で成長したエピタキシャル層の本質と性能 に与える影響を低減するようにする。 ドープしたＧａＡｓやドープしたＧａＡｌＡｓのようなIII／Ｖ化合物に対し ては、半絶縁性層はIII／Ｖ比を変えることにより、ＭＯＶＰＥでエピタキシャ ル成長することができる。III／Ｖ比を増大させると、ドープしたｐ形ＧａＡｓ 又はＧａＡｌＡｓがｎ形ＧａＡｓ又はＧａＡｌＡｓに変わり、逆はまた逆の結果 を生ずる。変換点の近くでは、ＧａＡｓ又はＧａＡｌＡｓは高比抵抗を示し、こ うして半絶縁性層として作用する。 ドープしていないＩｎＰの場合には、ＭＯＶＰＥで成長した層は一般にｎ形伝 導を示し、これは、ドープしていないＡｌＩｎＡｓ層はIII／Ｖ比を変えても高 比抵抗（半絶縁性）バッファ層を形成できないことを示している。しかし、Ｉｎ Ｐ層に鉄をドープすると、ＩｎＰ内のｎ形伝導を減少させることが示されている 。これもまたＡｌＩｎＡｓ層に鉄をドープした場合である。 鉄原子はｎ形キャリヤの影響を打ち消し、効果的に“キャリヤトラップ”を形 成すること、また鉄濃度を高くするほど、鉄をドープしたＩｎＰ又はＡｌＩｎＡ ｓの絶縁特性が大きくなることが示されている[3]。 少なくとも１つのバッファ層がＭＯＶＰＥ成長技術を用いて半導体基板上に堆 積される。ＩｎＰの場合には、バッファ層は鉄でドープされてバッファ層の比抵 抗を増大し、電気的に活性的な鉄原子がｎ形キャリヤに対する深いキャリヤトラ ップとして作用できるようにしている。代わって、コバルト（Ｃｏ）やロジウム （Ｒｈ）のような他の半絶縁性ドーパントが鉄に代わる有効なドーパントとして ｎ形キャリヤトラップとして作用することが期待されているが、たいていの場合 ＩｎＰの比抵抗は低くなる。 他のドーパントの例として、クロームはＩｎＰ及びＧａＡｓでｐ形キャリヤト ラップとして作用することが認められている。一般に、ドーパントを有効なキャ リヤトラップとして作用させるためには、それがドープされるベース材料のバン ドギャップの中心にできるだけ近いところに位置することが求められる。そうす ると、ドーパント、従ってトラップされるキャリヤはベース材料のバランス帯及 び伝導帯の両方からできるだけ遠くにあって、熱又は電気的励起によって逃げ出 しにくくなる。その結果、ドープしたベース材料は比抵抗が大幅に増大する。明 らかに、ベース材料が例えば不純物の存在によって示す伝導の形に依存して、ド ーパントはｐ形キャリヤトラップとして、もしくはｎ形キャリヤトラップとして のいずれかで作用する能力を選択される。 発明者らは、熱処理とそれに続いて成長された半絶縁性バッファ層との組合せ が多くの場合に導電性界面層の効果を大幅に減少させるのに有効な方法であるこ とを示した。しかし、ある場合、例えば基板の細工（substrate boule）が並列 伝導機構にとくに影響を受けやすい場合には、基板の準備段階に別な段階を含め て、基板品質の予想のつかない変化に対する保護を大きくするようにする。 別の段階はエッチングの段階であり、熱処理段階とバッファ層形成段階の間で 実施される。このエッチング段階は基板から表面汚染物を除去するもので、例え ば、細工物（boule）が保管されたり輸送されたりするときに大気雰囲気から基 板に付着することがある酸素や酸化物を除去して、後続のエピタキシャル層を成 長することができるクリーンで平坦な表面を作る。発明者らは、どんなエッチン グ工程も、事実どんなエッチング剤も、例えば基板表面を甚だしく粗くすること なくＩｎＰをエッチングするための三塩化リンで、ノン・プリファレンシャル・ エッチング（すなわち研磨エッチング）を用意するものでも、このエッチング段 階に適していることを示した。発明者らはまた、気体（ガス）エッチングが湿式 エッチングよりもよい結果をもたらすことを示した。その理由は、ガスエッチン グ は自然の位置で行われて、基板表面を再び汚染しうる不純物を排除するからであ る。好ましくは、約１ｍｍ（すなわち最初の２〜３のモノレイヤ）を超えない表 面基板が除去されて、必要とされるクリーン度をもつ基板表面を作る。 この発明は次の図面を参照して例を挙げて詳細に記述する。 図１は典型的なＨＦＥＴ構造を示す。 図２は実験中に試験されたＨＦＥＴの典型的なキャパシタンス／電圧深さプロ フィルを示す。 図３はこの発明により作られた基板上に組み立てられたＨＦＥＴから得たＨＦ ＥＴ特性の典型的な組を示す。 鉄をドープしたＩｎＰ基板が後のエピタキシャルＨＦＥＴデバイス成長のため に次のように準備された。 鉄をドープしたＩｎＰ基板が大気圧ＭＯＶＰＥ反応炉内に設置された。熱処理 段階では、基板はリンと高純度の水素の雰囲気中で、反応炉内で約750度の温度 まで加熱された。 約400度で、ＩｎＰ基板の表面は、その表面を安定させるために雰囲気中にリ ン又は類似の気体がなければ不安定となる。そこで一般には、基板加熱の全工程 にわたって、あるいは少なくとも約400度以上からはリンの流れが存在しなけれ ばならない。 熱処理工程に起因する基板からの不純物シリコン原子の除去のレートは加熱時 間と基板温度とに比例することが報告されている[2]。 基板は750度で30分間、分圧７×10-3ａｔｍをもつようにした46ｓｃｃｍ（sta ndard cubic centimetres per minute）のリンの流れの中で熱処理された。この 温度、時間及びリンの流れは全て最大実用レベルに設定され、このレベルは、Ｍ ＯＶＰＥ反応炉がバルク基板からの不純物の表面蓄積の傾向を最大限に助長し、 かつまた基板表面上の不純物原子をリンの原子と交換することによってＳｉの除 去を促進することができるようにした。最良結果は、Ｈ2で希釈した46ｓｃｃｍ リン（100％）、流量6.3リットル／分の下で、750度で得られた。準備の次の段 階には基板の気体エッチングが含まれ、これもまた大気圧で行われ、エッチング 温度は400度で25分間、三塩化リンと高純度水素との混合雰囲気中で行われた。 このエッチング段階は基板をＭＯＶＰＥ反応炉から取り出さずに熱処理段階の直 後に実行された。 反応炉内の温度は750度から400度に落とされ、熱処理用のリンの流れは維持し たままで、基板の表面の安定度を保つようにした。エッチング温度に到達したと き、リンの流れは切断されて、50ｓｃｃｍ三塩化リン流が高純度水素キャリヤ、 流量6.3リットル／分で希釈されたものに置き換えられた。三塩化リンは０度に 保たれたバブラ内に含まれており、その蒸気が水素（キャリヤ）ガスによって反 応炉内部を9.5×10-5モル／分のレートで輸送される。流れとエッチング温度と は構成によって決められ、制御されかつ再現可能なレートｍｍ／時間でノン・プ レファレンシャル・エッチングに最適とされることが分かった。 三塩化リンの下でのエッチング工程を完了した後に、リンの流れが再び導入さ れて、基板を400度から650度まで加熱するのに係る時間中、基板の表面を安定な 状態に保つ。バッファ層は通常のＭＯＶＰＥ工程を用いて650度で成長される。 ＭＯＶＰＥ成長条件としては、半絶縁性ＡｌＩｎＡｓ合金（格子はＩｎＰに対し ±100ｐｐｍで整合している）と半絶縁性ＩｎＰとを堆積できるものであればい ずれでもよい。 ３つのバッファ層が存在する。すなわち、鉄をドープしたＡｌＩｎＡｓの底部 層、鉄をドープしたＩｎＰ中間層、ドープしていないＩｎＰの上部（キャップ） 層である。 鉄をドープしたＡｌＩｎＡｓが650度で次の雰囲気中で成長される：トリメチ ルアルミニウムが6.7×10-6ｍｏｌ／ｃｍ3；トリメチルインジウムが2.4×10-5 ｍｏｌ／ｃｍ3；アルシン（100％）が３×10-3ｍｏｌ／ｃｍ3で、成長レートが3 .0μｍ／時間。 別の底部層と中間層材料の組合せは、広いＡｌＩｎＡｓバンドギャップとＦｅ −ＩｎＰの高い比抵抗という利点をもたらす。前者は多くの場合は不必要である 。ドーパントのソースはフェロシン（ferrocene）と硫化水素であった。最適化 したＡｌとＡｓＨ3のソースを備えると、キット（実験装置）はドープされてい ないＡｌＩｎＡｓでバックグラウンド・ドーピングレベル1-2×1015ｃｍ-3のも のを650度で成長させることができた。ＡｌＩｎＡｓ層とＩｎＰ層の両方の鉄濃 度は２ ×1017ｃｍ-3であり、これは鉄が基板内に溶け込む最大到達量であった。この濃 度が電気的に活性な深いキャリヤトラップの濃度を最大にするために選ばれた。 より低い濃度が使用できるが、ある与えられた層の厚さに対してトラップの有効 性を明らかに減少させる可能性がある。より高い濃度はトラップの有効性を増大 しそうもない。 ＨＦＥＴ構造が通常の方法によって、またこの発明の方法によって用意された 基板上に成長された。両方のＨＦＥＴｓが次にそれらのピンチオフ特性について 試験された。 試験したＨＦＥＴｓの典型的な構造を図１に示す。ＨＦＥＴ構造が、通常のメ チル金属群III及びハイドライド群Ｖプレカーソルを用いる大気圧のＭＯＶＰＥ で成長された。この基本的なＨＦＥＴ構造５はバッファ層11の最上部に成長され 、バッファ層11は半絶縁性鉄ドープした（100）ＩｎＰ基板10と格子整合してお りＨＦＥＴ５は次の層で構成されている：すなわち、0.3ｍｍのドープしていな いＩｎＰ12、70ｎｍのＳドープしたＧａＡｌＡｓ（2×1017ｃｍ-3，ｎ形）13、 ５ｎｍのドープしていないＧａＡｌＡｓ14、50ｎｍのドープしていないＡｌＩｎ Ａｓ15、５ｎｍのドープしていないＩｎＰ16で成る。原子比はＩｎＰに対する格 子整合が±1000ｐｐｍとなるものでなければならない。 ＨＦＥＴｓは、100ｍｍ幅、１ｍｍ長さのゲートで組み立てられ、使用した組 立工程の詳細は文献：D.J．Newson et al,“Damage-free passivation of InAlA s/InGaAs HFETs by use of ECR-deposited SiN”,Electronics letters 1993，2 9，pp.472-474に記載されており、その内容をここで参照することとする。 ピンチオフ試験の実験結果を表１に掲載した。この表はまた、その結果が得ら れた条件も示している。デバイスは−２Ｖゲートバイアス前に完全にピンチオフ するように設計された。表中で使用した基準は−５Ｖ前にピンチオフすることで あり、著しい制御偏差（gross deviation）は使用したＭＯＶＰＥキットのドー ピング制御限界の十分外にあり、かつ、基板界面が関係するようにしている。第 １の試験でのやり方（バッチ１から９まで）は供給されたままの基板に負荷を加 えたものであり、その理由は、経験によると、Ｆｅをドープした材料に対してな されたたいていのことはエピ層のモルフォロジィの貧弱化につながるからである 。 しかしこの試みは、各種のバッファ層形式を組み合わせても（バッチ６に対して ）１度しか良いピンチオフを得ておらず、再現性がなかった。 いずれの場合も、このシリーズに属するウェハ又は対応する試験構造は、電気 化学的なキャパシタンス／電圧（ＣＶ）深さプロフィルが作られていて、５×1016 ｃｍ-3から5×1017ｃｍ-3の範囲の大きな界面のｎ形スパイクが見つかってい ることが図２の実線で示されている。このｎ形スパイクは基板／エピタキシャル 層界面に対応する深さにあり、並列伝導機構、従って貧弱なピンチオフ特性がこ のスパイクから生じていることをよく示している。 ＩｎＰ試験層での試みは次のことを示した。すなわち、ブロマインメタノール 段階を含む湿式エッチングを、半絶縁性のＦｅをドープした薄いＩｎＰ又はＡｌ ＩｎＡｓの抗スパイク層の成長と組み合わせると、多くの場合、ＣＶｎ形スパイ クを実質的に減少させるか除去することができる。これをＨＦＥＴ工程（バッチ 10と11）に組み入れると遥かに大きな成功率が達成でき、６ウェハ中４が得られ た。しかし不運にも、単一の基板バッチ内でもなお何らかの失敗が存在する。 この発明によって用意された基板上に成長されたＨＦＥＴについての試み（バ ッチ12から16）では、100％の成功率が得られた。基板界面層としてここで成長 されたものは常に半絶縁性、すなわち低いｎ形を示すことがＣＶプロフィラで判 明した（図２の破線）。ここでもまた、バッチ12から16は全て気体エッチングを 用いているが、この発明は湿式もしくは他の形式のエッチングの使用に拡張でき ることに留意されたい。 １つのウェハ（バッチ15）にエッチング段階がなくてもよいことを証明したが 、この再現性をさらに追求しなかったのは、エッチング段階は基板品質の予想の つかない変化に対して一層の保護を与えていると考えられるからである（ブール Ｚは並列伝導問題にとくに影響されやすいと報告されていた）。 図３はこの発明による方法で用意された基板上に組み立てられたＨＦＥＴｓか ら得られた１組のＨＦＥＴ特性を示す。このグラフから、ピンチオフは２Ｖより も低いところで生じていることが分かる。 上述した基板を準備する方法は、ＩｎＰ基板上にＨＦＥＴを組み立てる分野で 特に応用があることが判明したが、この技術が半導体デバイス組立の一般的な分 野で重要な応用があることも明らかである。特にこの発明は、上述の標準的なＨ ＦＥＴを組み立てるための段階に限定されない。この発明は、その応用としてＨ ＦＥＴｓ（高電子移動度トランジスタ）及びレーザや光検出器のような光デバイ スのような他の形式の半導体デバイスの組立にも応用でき、高品質のＩｎＰ基板 の準備を必要とするあらゆる形式の半導体デバイスに応用できる。従って、層組 成、ドーピング、厚さ、及び全体のデバイスの寸法についての正確な詳細は例と して挙げたものにすぎない。ＨＦＥＴであれ、他のデバイスであれ、この発明に よるデバイスは一般に上述したものとは非常に違った特性を持つものが普通であ ろうが、半導体デバイスの組立についてのこの発明の応用は当業者には明白なも のと考える。
【手続補正書】特許法第１８４条の８ 【提出日】１９９６年６月２４日 【補正内容】 は自然の位置で行われて、基板表面を再び汚染しうる不純物を排除するからであ る。好ましくは、約１μｍ（すなわち最初の２〜３のモノレイヤ）を超えない表 面基板が除去されて、必要とされるクリーン度をもつ基板表面を作る。 この発明は次の図面を参照して例を挙げて詳細に記述する。 図１は典型的なＨＦＥＴ構造を示す。 図２は実験中に試験されたＨＦＥＴの典型的なキャパシタンス／電圧深さプロ フィルを示す。 図３はこの発明により作られた基板上に組み立てられたＨＦＥＴから得たＨＦ ＥＴ特性の典型的な組を示す。 鉄をドープしたＩｎＰ基板が後のエピタキシャルＨＦＥＴデバイス成長のため に次のように準備された。 鉄をドープしたＩｎＰ基板が大気圧ＭＯＶＰＥ反応炉内に設置された。熱処理 段階では、基板はリンと高純度の水素の雰囲気中で、反応炉内で約750度の温度 まで加熱された。 約400度で、ＩｎＰ基板の表面は、その表面を安定させるために雰囲気中にリ ン又は類似の気体がなければ不安定となる。そこで一般には、基板加熱の全工程 にわたって、あるいは少なくとも約400度以上からはリンの流れが存在しなけれ ばならない。 熱処理工程に起因する基板からの不純物シリコン原子の除去のレートは加熱時 間と基板温度とに比例することが報告されている[2]。 基板は750度で30分間、分圧7×10-3ａｔｍをもつようにした46ｓｃｃｍ（stan dard cubic centimetres per minute）のリンの流れの中で熱処理された。この 温度、時間及びリンの流れは全て最大実用レベルに設定され、このレベルは、Ｍ ＯＶＰＥ反応炉がバルク基板からの不純物の表面蓄積の傾向を最大限に助長し、 かつまた基板表面上の不純物原子をリンの原子と交換することによってＳｉの除 去を促進することができるようにした。最良結果は、Ｈ2で希釈した46ｓｃｃｍ リン（100％）、流量6.3リットル／分の下で、750度で得られた。準備の次の段 階には基板の気体エッチングが含まれ、これもまた大気圧で行われ、エッチング 温度は400度で25分間、三塩化リンと高純度水素との混合雰囲気中で行われた。 このエッチング段階は基板をＭＯＶＰＥ反応炉から取り出さずに熱処理段階の直 後に実行された。 反応炉内の温度は750度から400度に落とされ、熱処理用のリンの流れは維持し たままで、基板の表面の安定度を保つようにした。エッチング温度に到達したと き、リンの流れは切断されて、50ｓｃｃｍ三塩化リン流が高純度水素キャリヤ、 流量6.3リットル／分で希釈されたものに置き換えられた。三塩化リンは０度に 保たれたバブラ内に含まれており、その蒸気が水素（キャリヤ）ガスによって反 応炉内部を9.5×10-5モル／分のレートで輸送される。流れとエッチング温度と は構成によって決められ、制御されかつ再現可能なレートμｍ／時間でノン・プ レファレンシャル・エッチングに最適とされることが分かった。 三塩化リンの下でのエッチングエ程を完了した後に、リンの流れが再び導入さ れて、基板を400度から650度まで加熱するのに係る時間中、基板の表面を安定な 状態に保つ。バッファ層は通常のＭＯＶＰＥ工程を用いて650度で成長される。 ＭＯＶＰＥ成長条件としては、半絶縁性ＡｌＩｎＡｓ合金（格子はＩｎＰに対し ±100ｐｐｍで整合している）と半絶縁性ＩｎＰとを堆積できるものであればい ずれでもよい。 ３つのバッファ層が存在する。すなわち、鉄をドープしたＡｌＩｎＡｓの底部 層、鉄をドープしたＩｎＰ中間層、ドープしていないＩｎＰの上部（キャップ） 層である。 鉄をドープしたＡｌＩｎＡｓが650度で次の雰囲気中で成長される：トリメチ ルアルミニウムが6.7×10-6ｍｏｌ／ｃｍ3；トリメチルインジウムが2.4×10-5 ｍｏｌ／ｃｍ3；アルシン（100％）が３×10-3ｍｏｌ／ｃｍ3で、成長レートが3 .0μｍ／時間。 別の底部層と中間層材料の組合せは、広いＡｌＩｎＡｓバンドギャップとＦｅ −ＩｎＰの高い比抵抗という利点をもたらす。前者は多くの場合は不必要である 。ドーパントのソースはフェロシン（ferrocene）と硫化水素であった。最適化 したＡｌとＡｓＨ3のソースを備えると、キット（実験装置）はドープされてい ないＡｌＩｎＡｓでバックグラウンド・ドーピングレベル1-2×1015ｃｍ-3のも のを650度で成長させることができた。ＡｌＩｎＡｓ層とＩｎＰ層の両方の鉄濃 度は２ ×1017ｃｍ-3であり、これは鉄が基板内に溶け込む最大到達量であった。この濃 度が電気的に活性な深いキャリヤトラップの濃度を最大にするために選ばれた。 より低い濃度が使用できるが、ある与えられた層の厚さに対してトラップの有効 性を明らかに減少させる可能性がある。より高い濃度はトラップの有効性を増大 しそうもない。 ＨＦＥＴ構造が通常の方法によって、またこの発明の方法によって用意された 基板上に成長された。両方のＨＦＥＴｓが次にそれらのピンチオフ特性について 試験された。 試験したＨＦＥＴｓの典型的な構造を図１に示す。ＨＦＥＴ構造が、通常のメ チル金属群III及びハイドライド群Ｖプレカーソルを用いる大気圧のＭＯＶＰＥ で成長された。この基本的なＨＦＥＴ構造５はバッファ層11の最上部に成長され 、バッファ層11は半絶縁性鉄ドープした（100）ＩｎＰ基板10と格子整合してお り、ＨＦＥＴ５は次の層で構成されている：すなわち、0.3ｍｍのドープしてい ないＩｎＰ12、70ｎｍのＳドープしたＧａＡｌＡｓ（2×1017ｃｍ-3，ｎ形）13 、５ｎｍのドープしていないＧａＡｌＡｓ14、50ｎｍのドープしていないＡｌＩ ｎＡｓ15、５ｎｍのドープしていないＩｎＰ16で成る。原子比はＩｎＰに対する 格子整合が±1000ｐｐｍとなるものでなければならない。 ＨＦＥＴｓは、100μｍ幅、１μｍ長さのゲートで組み立てられ、使用した組 立工程の詳細は文献：D.J．Newson et al,“Damage-free passivation of InAlA s/InGaAs HFETs by use of ECR-deposited SiN”，Electronics letters 1993， 29，pp.472-474に記載されており、その内容をここで参照することとする。 ピンチオフ試験の実験結果を表１に掲載した。この表はまた、その結果が得ら れた条件も示している。デバイスは−２Ｖゲートバイアス前に完全にピンチオフ するように設計された。表中で使用した基準は−５Ｖ前にピンチオフすることで あり、著しい制御偏差（gross deviation）は使用したＭＯＶＰＥキットのドー ピング制御限界の十分外にあり、かつ、基板界面が関係するようにしている。第 １の試験でのやり方（バッチ１から９まで）は供給されたままの基板に負荷を加 えたものであり、その理由は、経験によると、Ｆｅをドープした材料に対してな されたたいていのことはエピ層のモルフォロジィの貧弱化につながるからである 。 しかしこの試みは、各種のバッファ層形式を組み合わせても（バッチ６に対して ）１度しか良いピンチオフを得ておらず、再現性がなかった。 いずれの場合も、このシリーズに属するウェハ又は対応する試験構造は、電気 化学的なキャパシタンス／電圧（ＣＶ）深さプロフィルが作られていて、5×101 6 ｃｍ-3から５×1017ｃｍ-3の範囲の大きな界面のｎ形スパイクが見つかってい ることが図２の実線で示されている。このｎ形スパイクは基板／エピタキシャル 層界面に対応する深さにあり、並列伝導機構、従って貧弱なピンチオフ特性がこ のスパイクから生じていることをよく示している。 請求の範囲 １． 後続のエピタキシャル層成長のために半導体基板を準備する方法であって 、次の段階で成る方法： （ａ） 基板上又は基板内に存在する不純物原子の濃度を低減するために基板を 熱処理する；その後、 （ｂ） 表面不純物を除去するために該基板の表面をエッチングする；その後、 （ｃ） 基板上に１又は複数のバッファ層を成長させ、該バッファ層の少なくと も１つは金属原子でドープされた半導体材料である段階とで成るようにする。 ２． 前記基板がインジウムリンで成る請求項１に記載の方法。 ３． 熱処理段階がホスフィンで成る雰囲気中で実行される請求項２に記載の方 法。 ４． 少なくとも１つのバッフア層が鉄原子でドープされた半導体材料で成る請 求項１乃至３のいずれか１項に記載の方法。 ５． 少なくとも１つのバッファ層が鉄ドープのＩｎＰで成る請求項４に記載の 方法。 ６． 少なくとも１つのバッファ層が鉄ドープのＡｌＩｎＡｓで成る請求項４又 は５に記載の方法。 ７． 複数のバッファ層が成長され、そのうちの少なくとも１つのバッファ層が 鉄ドープのＩｎＰで成り、少なくとも他の１つが鉄ドープのＡｌＩｎＡｓで成る 請求項６に記載の方法。 ８． 鉄のドーピングレベルが1016から1017ｃｍ-3のオーダーである請求項４乃 至７のいずれか１項に記載の方法。 ９． エッチング段階は三塩化リンで成る雰囲気中で基板を加熱することを含む 請求項２乃至８のいずれか１項に記載の方法。 １０． 前記雰囲気がさらに高純度水素で成る請求項９に記載の方法。 １１． 基板上で半導体デバイスを組み立てる方法であって、請求項１乃至１０ のいずれか１項に記載の方法に従って基板が準備されること方法。 １２． 基板と、その上に堆積された複数のエピタキシャルデバイス層とを備え た半導体デバイスであって、請求項１乃至１０のいずれか１項に記載の方法に従 って基板が用意されることを特徴とする半導体デバイス。 １３． 請求項１に記載の方法に従って準備される基板上に形成され、鉄ドープ のＡｌＩｎＡｓで成る第１のバッファ層と、鉄ドープのＩｎＰで成る第２のバッ ファ層と、実質的にドープされていないＩｎＰで成る第３のキャップ用バッファ 層とを備えたヘテロ接合電界効果トランジスタ。 １４． 請求項１に記載の方法に従って準備される基板上に形成され、鉄ドープ のＡｌＩｎＡｓで成る第１のバッファ層と、鉄ドープのＩｎＰで成る第２のバッ ファ層と、ドープされていないＩｎＰで成る第３のキャップ用バッファ層とを含 むことを特徴とする高電気移動度トランジスタ。 １５． 請求項１乃至１１のいずれか１項に記載の方法に従って準備される基板 上に形成され、少なくとも１の半導体光部品を備えた光電子集積回路。 １６． 半導体基板を用意し、続いて半導体デバイスを製造する方法であって、 該方法は、該基板上又は該基板内に存在する不純物原子の濃度を熱処理によって 低減し；該熱処理の結果該基板上の表面に蓄積した不純物を除去するために基板 の表面をエッチングし；該基板上に１又は複数のバッファ層を用意して該半導体 基板を後続のデバイス層と実質的に絶縁して；該１又は複数のバッファ層が該半 導体基板と該後続のデバイス層との間の電気伝導を低減するためのキャリヤトラ ップを作るようにした方法。 １７． 少なくとも１つのバッファ層はIII／Ｖ半導体で成り、III／Ｖ比は実質 的に電気的に中性の材料が得られるようにされた請求項１６に記載の方法。 １８． 少なくとも１つのバッファ層は半導体材料で成り、この半導体材料はド ープされていないときにはｎ形又はｐ形のいずれかの特性を示し、該半導体材料 はキャリヤトラップを用意する電気的に活性な原子でドープされている請求項１ ６に記載の方法。 １９． 前記半導体材料はドープされていないときにはｐ形性質を示し、前記電 気的に活性な原子は鉄の原子である請求項１８に記載の方法。 ２０． 前記半導体材料はドープされていないときにはｐ形性質を示し、前記電 気的に活性な原子はクロムの原子である請求項１８に記載の方法。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ソルター、マーク・アンドリュー イギリス国、アイピー３・９アールエー、 サフォーク、イプスウィッチ、リンドバー グ・ロード 137 (72)発明者 ハーロウ、マイケル・ジョン イギリス国、アイピー10・０エックスエ フ、サフォーク、イプスウィッチ、トリム リー・セント・メリー、フォークナーズ・ ウェイ 34 (72)発明者 ニューソン、デイビット・ジョン イギリス国、アイピー１・２エイチティ ー、サフォーク、イプスウィッチ、ダルト ン・ロード 10

Claims (1)

  1. 【特許請求の範囲】 １． 半導体基板を用意してその次にエピタキシャル層を成長させる方法であっ て、該方法は、 （ａ） 基板上又は基板内に存在する不純物原子の濃度を低減するために基板を 熱処理する段階と、その次に、 （ｂ） 基板上に１又は複数のバッファ層を成長させる段階であって、該バッフ ァ層の少なくとも１つは金属原子でドープされた半導体材料である段階とで成る ことを特徴とする方法。 ２． 前記基板がインジウムリンで成ることを特徴とする請求項１に記載の方法 。 ３． 熱処理段階がホスフィンで成る雰囲気中で実行されることを特徴とする請 求項２に記載の方法。 ４． 少なくとも１つのバッファ層が鉄原子でドープされた半導体材料で成るこ とを特徴とする請求項１乃至３のいずれか１項に記載の方法。 ５． 少なくとも１つのバッファ層が鉄ドープのＩｎＰで成ることを特徴とする 請求項１乃至４のいずれか１項に記載の方法。 ６． 少なくとも１つのバッファ層が鉄ドープのＡｌＩｎＡｓで成ることを特徴 とする請求項１乃至４のいずれか１項に記載の方法。 ７． 複数のバッファ層が成長され、そのうちの少なくとも１つのバッファ層が 鉄ドープのＩｎＰで成り、少なくとも他の１つが鉄ドープのＡｌＩｎＡｓで成る ことを特徴とする請求項１乃至４のいずれか１項に記載の方法。 ８． 鉄のドーピングレベルが1016から1017ｃm-3のオーダーであることを特徴 とする請求項４乃至７のいずれか１項に記載の方法。 ９． さらに、基板表面の不純物を除去するために基板表面をエッチングする段 階を備え、エッチング段階は熱処理段階の後、バッファ層成長段階の前に実行さ れることを特徴とする請求項１乃至８のいずれか１項に記載の方法。 １０． エッチング段階は三塩化リンで成る雰囲気中で基板を加熱することを含 む請求項２に従属する請求項９に記載の方法。 １１． 前記雰囲気がさらに高純度水素で成ることを特徴とする請求項１０に記 載の方法。 １２． 基板上で半導体デバイスを組み立てる方法であって、請求項１乃至１１ のいずれか１項に記載の方法に従って基板が用意されることを特徴とする方法。 １３． 基板と、その上に堆積された複数のエピタキシャルデバイス層とを備え た半導体デバイスであって、請求項１乃至１２に記載の方法に従って基板が用意 されることを特徴とする半導体デバイス。 １４． 鉄ドープのＡｌＩｎＡｓで成る第１のバッファ層と、鉄ドープのＩｎＰ で成る第２のバッファ層と、ドープされていないＩｎＰで成る第３のキャップ用 バッファ層とを含むことを特徴とする請求項１に従って用意されるヘテロ接合電 界効果トランジスタ。 １５． 鉄ドープのＡｌＩｎＡｓで成る第１のバッファ層と、鉄ドープのＩｎＰ で成る第２のバッファ層と、ドープされていないＩｎＰで成る第３のキャップ用 バッファ層とを含むことを特徴とする請求項１に従って用意される高電気移動度 トランジスタ。 １６． 請求項１乃至１２のいずれか１項に従って用意される少なくとも１の半 導体光部品成る光電子集積回路。 １７． 半導体基板を用意し、続いて半導体デバイスを製造する方法であって、 該半導体基板を熱処理する過程と、続いて該基板上に１又は複数のバッファ層を 用意して該半導体基板を後続のデバイス層と絶縁する過程とによって該基板上又 は該基板内に存在する不純物原子の濃度を低減することを含むことを特徴とする 方法。 １８． 少なくとも１つのバッファ層はIII／Ｖ半導体で成り、III／Ｖ比は実質 的に電気的に中性の材料を用意するように構成されることを特徴とする請求項１ ７に記載の方法。 １９． 少なくとも１つのバッファ層が、ドープされていないときにはｎ形又は ｐ形特性を示す半導体材料で成り、該半導体材料はキャリヤトラップを提供する 電気的に活性な原子でドープされていることを特徴とする請求項１７に記載の方 法。 ２０． 前記半導体材料はドープされていないときにはｐ形作用を示し、前記電 気的に活性な原子は鉄の原子であることを特徴とする請求項１９に記載の方法。 ２１． 前記半導体材料はドープされていないときにはｐ形作用を示し、前記電 気的に活性な原子はクロムの原子であることを特徴とする請求項１９に記載の方 法。
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