JPH11238686A - Ｉｉｉ−ｖ族化合物半導体装置の製造方法 - Google Patents
Ｉｉｉ−ｖ族化合物半導体装置の製造方法Info
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- JPH11238686A JPH11238686A JP3990698A JP3990698A JPH11238686A JP H11238686 A JPH11238686 A JP H11238686A JP 3990698 A JP3990698 A JP 3990698A JP 3990698 A JP3990698 A JP 3990698A JP H11238686 A JPH11238686 A JP H11238686A
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Abstract
(57)【要約】
【課題】半導体基板上に積層された複数の半導体素子の
間に挿入するセパレータ層の選択エッチング特性を向上
させ、エッチング抜けを防止し、歩留りのよいIII-Ｖ族
化合物半導体装置の製造方法を提供することを目的とす
る。 【解決手段】ＩｎＰ基板１０１上にＩｎＡｌＡｓ結晶と
ＩｎＧａＡｓ結晶から構成されたバッファー層１０２、
チャンネル層１０３、スペーサ層１０４、キャリア供給
層１０５、バリア層１０６、コンタクト層１０７内に高
電子移動度トランジスターを形成した後、ｎ−ＩｎＧａ
Ａｓコンタクト層１０７の上層にＩｎＡｌＡｓからなる
Ａｓ蒸発抑制層１０８とＩｎＰからなる選択エッチング
可能なエッチストッパー層１０９を形成し、エッチスト
ッパー層１０９の上層に積層されたＩｎＡｌＡｓ層１１
０、１１１内にショットキーダイオード構造を形成する
工程を設ける。
間に挿入するセパレータ層の選択エッチング特性を向上
させ、エッチング抜けを防止し、歩留りのよいIII-Ｖ族
化合物半導体装置の製造方法を提供することを目的とす
る。 【解決手段】ＩｎＰ基板１０１上にＩｎＡｌＡｓ結晶と
ＩｎＧａＡｓ結晶から構成されたバッファー層１０２、
チャンネル層１０３、スペーサ層１０４、キャリア供給
層１０５、バリア層１０６、コンタクト層１０７内に高
電子移動度トランジスターを形成した後、ｎ−ＩｎＧａ
Ａｓコンタクト層１０７の上層にＩｎＡｌＡｓからなる
Ａｓ蒸発抑制層１０８とＩｎＰからなる選択エッチング
可能なエッチストッパー層１０９を形成し、エッチスト
ッパー層１０９の上層に積層されたＩｎＡｌＡｓ層１１
０、１１１内にショットキーダイオード構造を形成する
工程を設ける。
Description
【０００１】
【発明の属する技術分野】本発明は半導体基板上に複数
の半導体素子（高電子移動度トランジスター、ｐｉｎダ
イオード、ショットキダイオード、共鳴トンネルダイオ
ード等）を積層して形成し、これらの半導体素子間に挿
入する半導体素子の分離層（セパレータ層）を用いたII
I-Ｖ族化合物半導体装置の製造方法に関するものであ
る。
の半導体素子（高電子移動度トランジスター、ｐｉｎダ
イオード、ショットキダイオード、共鳴トンネルダイオ
ード等）を積層して形成し、これらの半導体素子間に挿
入する半導体素子の分離層（セパレータ層）を用いたII
I-Ｖ族化合物半導体装置の製造方法に関するものであ
る。
【０００２】
【従来の技術】一般的に、III-Ｖ族化合物半導体装置は
III-Ｖ族化合物半導体基板上に形成される。最近では、
高速動作のために、上記半導体基板にＩｎＰを用い、そ
の上にＩｎＡｌＡｓ、ＩｎＧａＡｓ、ＩｎＰ等から構成
される半導体素子を同一半導体基板上に複数積層した構
造が提案されている。例えば、高電子移動度トランジス
ター上にｐｉｎダイオードを積層した構造、高電子移動
度トランジスター上にショットキーダイオードを積層し
た構造、高電子移動度トランジスター上に共鳴トンネル
ダイオードを積層した構造が提案されている。高電子移
動度トランジスター構造の最上層にはソースとドレイン
の電極を熱処理無しに形成するため、１×１０19／ｃｍ
3以上の濃度でＳｉを添加（ドーピング）したｎ−Ｉｎ
ＧａＡｓコンタクト層が形成されることが一般的であ
る。従来は、この上にエッチング時に選択性があり、か
つ、上下の半導体装置の電気的接続ができるように、Ｓ
ｉを１×１０19／ｃｍ3以上の濃度でドーピングしたｎ
−ＩｎＰをセパレータ層として成長させた後、次の半導
体素子の成長を行う。また、通常、ｐｉｎダイオード、
ショットキダイオード、共鳴トンネルダイオードはＶ族
がＡｓのIII-Ｖ族化合物半導体の積層構造で形成されて
いる。また、例えば、硫酸系のエッチャントやクエン酸
系のエッチャントを用いた場合、ｎ−ＩｎＰ層のエッチ
ング速度はＡｓ系材料のエッチング速度と比較して約１
／２００程度（選択比が２００）である。このことか
ら、Ａｓ系材料で形成された半導体素子のみをエッチン
グによって除去し、ｎ−ＩｎＰでエッチングを停止する
ことができる。さらに、塩酸系のエッチャントを用いた
場合、ｎ−ＩｎＧａＡｓはほとんどエッチングされない
特性を持つため、ｎ−ＩｎＰ層を選択的に除去し、ｎ−
ＩｎＧａＡｓ層でエッチングを停止することができる。
半導体素子を加工する時には、前記のような選択エッチ
ング特性を利用するのが一般的である。
III-Ｖ族化合物半導体基板上に形成される。最近では、
高速動作のために、上記半導体基板にＩｎＰを用い、そ
の上にＩｎＡｌＡｓ、ＩｎＧａＡｓ、ＩｎＰ等から構成
される半導体素子を同一半導体基板上に複数積層した構
造が提案されている。例えば、高電子移動度トランジス
ター上にｐｉｎダイオードを積層した構造、高電子移動
度トランジスター上にショットキーダイオードを積層し
た構造、高電子移動度トランジスター上に共鳴トンネル
ダイオードを積層した構造が提案されている。高電子移
動度トランジスター構造の最上層にはソースとドレイン
の電極を熱処理無しに形成するため、１×１０19／ｃｍ
3以上の濃度でＳｉを添加（ドーピング）したｎ−Ｉｎ
ＧａＡｓコンタクト層が形成されることが一般的であ
る。従来は、この上にエッチング時に選択性があり、か
つ、上下の半導体装置の電気的接続ができるように、Ｓ
ｉを１×１０19／ｃｍ3以上の濃度でドーピングしたｎ
−ＩｎＰをセパレータ層として成長させた後、次の半導
体素子の成長を行う。また、通常、ｐｉｎダイオード、
ショットキダイオード、共鳴トンネルダイオードはＶ族
がＡｓのIII-Ｖ族化合物半導体の積層構造で形成されて
いる。また、例えば、硫酸系のエッチャントやクエン酸
系のエッチャントを用いた場合、ｎ−ＩｎＰ層のエッチ
ング速度はＡｓ系材料のエッチング速度と比較して約１
／２００程度（選択比が２００）である。このことか
ら、Ａｓ系材料で形成された半導体素子のみをエッチン
グによって除去し、ｎ−ＩｎＰでエッチングを停止する
ことができる。さらに、塩酸系のエッチャントを用いた
場合、ｎ−ＩｎＧａＡｓはほとんどエッチングされない
特性を持つため、ｎ−ＩｎＰ層を選択的に除去し、ｎ−
ＩｎＧａＡｓ層でエッチングを停止することができる。
半導体素子を加工する時には、前記のような選択エッチ
ング特性を利用するのが一般的である。
【０００３】化合物半導体の結晶成長には、通常、有機
金属気相成長法（ＭＯＶＰＥ）や分子線エピタキシャル
成長法（ＭＢＥ）が用いられるが、Ｐを含む結晶材料の
成長が必要な場合は、ＭＯＶＰＥ法が用いられることが
一般的に多い。ＭＯＶＰＥ法の場合、III族の原料ガス
には、トリメチルインジウム（ＴＭＩ）、トリエチルイ
ンジウム（ＴＥＩ）、トリメチルアルミニウム（ＴＭ
Ａ）、トリエチルアルミニウム（ＴＥＡ）、トリメチル
ガリウム（ＴＭＧ）、トリエチルガリウム（ＴＥＧ）の
有機金属が用いられる。一方、Ｖ族原料ガスとしてはア
ルシン（ＡｓＨ3）、フォスフィン（ＰＨ3）の水素化物
の他、ターシャリブチルアルシン（ＴＢＡ）、ターシャ
リブチルホスフィン（ＴＢＰ）の有機金属が用いられる
場合もある。
金属気相成長法（ＭＯＶＰＥ）や分子線エピタキシャル
成長法（ＭＢＥ）が用いられるが、Ｐを含む結晶材料の
成長が必要な場合は、ＭＯＶＰＥ法が用いられることが
一般的に多い。ＭＯＶＰＥ法の場合、III族の原料ガス
には、トリメチルインジウム（ＴＭＩ）、トリエチルイ
ンジウム（ＴＥＩ）、トリメチルアルミニウム（ＴＭ
Ａ）、トリエチルアルミニウム（ＴＥＡ）、トリメチル
ガリウム（ＴＭＧ）、トリエチルガリウム（ＴＥＧ）の
有機金属が用いられる。一方、Ｖ族原料ガスとしてはア
ルシン（ＡｓＨ3）、フォスフィン（ＰＨ3）の水素化物
の他、ターシャリブチルアルシン（ＴＢＡ）、ターシャ
リブチルホスフィン（ＴＢＰ）の有機金属が用いられる
場合もある。
【０００４】
【発明が解決しようとする課題】しかし、このＭＯＶＰ
Ｅ法を用いて、前述した複数の半導体素子を積層した構
造を成長させる場合、ＭＯＶＰＥ法では成長温度が６０
０℃以上の高温であるため、ｎ−ＩｎＧａＡｓ上にｎ−
ＩｎＰを成長する際、反応炉に付着したＩｎＧａＡｓ層
からＡｓの再蒸発が起こり、ｎ−ＩｎＰ層中にＡｓが混
入する。つまり、セパレータ層として成長したｎ−Ｉｎ
Ｐ層にＡｓが混入するために、硫酸系やクエン酸系のエ
ッチャントを用いても、この層でエッチングが停止しな
いという「エッチング抜け」の問題が発生する。また、
Ａｓ混入によるｎ−ＩｎＰ層のエッチング抜けは通常、
ピンホール状に起きる。つまり、ｎ−ＩｎＰのセパレー
タ層から上の半導体装置を選択的に除去したつもりが、
実際には、セパレータ層より下の半導体装置が部分的に
エッチングされることになる。このｎ−ＩｎＰセパレー
タ層へのＡｓの混入を抑制するために、成長温度を低温
化する方法が考案されているが、ＭＯＶＰＥ法を用いて
実用レベルの高純度結晶を成長するためには６００℃以
上の成長温度が必要であり、前記問題点を解決するには
至っていない。
Ｅ法を用いて、前述した複数の半導体素子を積層した構
造を成長させる場合、ＭＯＶＰＥ法では成長温度が６０
０℃以上の高温であるため、ｎ−ＩｎＧａＡｓ上にｎ−
ＩｎＰを成長する際、反応炉に付着したＩｎＧａＡｓ層
からＡｓの再蒸発が起こり、ｎ−ＩｎＰ層中にＡｓが混
入する。つまり、セパレータ層として成長したｎ−Ｉｎ
Ｐ層にＡｓが混入するために、硫酸系やクエン酸系のエ
ッチャントを用いても、この層でエッチングが停止しな
いという「エッチング抜け」の問題が発生する。また、
Ａｓ混入によるｎ−ＩｎＰ層のエッチング抜けは通常、
ピンホール状に起きる。つまり、ｎ−ＩｎＰのセパレー
タ層から上の半導体装置を選択的に除去したつもりが、
実際には、セパレータ層より下の半導体装置が部分的に
エッチングされることになる。このｎ−ＩｎＰセパレー
タ層へのＡｓの混入を抑制するために、成長温度を低温
化する方法が考案されているが、ＭＯＶＰＥ法を用いて
実用レベルの高純度結晶を成長するためには６００℃以
上の成長温度が必要であり、前記問題点を解決するには
至っていない。
【０００５】また、高電子移動度トランジスターは半導
体基板に対して横方向に電流を流し、ソースとドレイン
間に流れる電流をゲートに印加した電圧で制御すること
を特徴とした半導体素子である。つまり、上述したよう
なセパレータ層を介した、エッチング抜けがピンホール
状に発生した場合、これらのピンホール付近では成長結
晶の電気的特性が所望の特性とは大きく異なる。例え
ば、エッチング抜けがゲート、ソース、ドレイン部分で
起きた場合、抵抗値が大きくなる。つまり、所望のトラ
ンジスター特性は得られず、ウェハー内でのばらつきも
発生し、半導体素子製造上の歩留りが著しく低下すると
いう問題がある。
体基板に対して横方向に電流を流し、ソースとドレイン
間に流れる電流をゲートに印加した電圧で制御すること
を特徴とした半導体素子である。つまり、上述したよう
なセパレータ層を介した、エッチング抜けがピンホール
状に発生した場合、これらのピンホール付近では成長結
晶の電気的特性が所望の特性とは大きく異なる。例え
ば、エッチング抜けがゲート、ソース、ドレイン部分で
起きた場合、抵抗値が大きくなる。つまり、所望のトラ
ンジスター特性は得られず、ウェハー内でのばらつきも
発生し、半導体素子製造上の歩留りが著しく低下すると
いう問題がある。
【０００６】本発明は上記の問題を解決するためになさ
れたもので、半導体基板上に積層された複数の半導体素
子の間に挿入するセパレータ層のエッチング時の選択エ
ッチング特性を向上させ、エッチング抜けを防止し、歩
留りのよいIII-Ｖ族化合物半導体装置の製造方法を提供
することを目的とする。
れたもので、半導体基板上に積層された複数の半導体素
子の間に挿入するセパレータ層のエッチング時の選択エ
ッチング特性を向上させ、エッチング抜けを防止し、歩
留りのよいIII-Ｖ族化合物半導体装置の製造方法を提供
することを目的とする。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明においては、半導体基板上にIII-Ｖ族の化
合物半導体からなる複数の半導体素子がセパレータ層を
介して積層され、上記セパレータ層がIII-Ｖ族の化合物
半導体からなりかつＶ族元素としてＰのみを含み、上記
セパレータ層の下層に積層された上記半導体素子の上記
セパレータ層と接する層がＶ族元素としてＡｓのみを含
むIII-Ｖ族化合物半導体装置の製造方法において、上記
セパレータ層を積層する前に、III 族元素としてＡｌを
少なくとも含みＶ族元素としてＡｓのみを含むIII-Ｖ族
化合物半導体からなるＡｓ蒸発抑制層を成長させる工程
を設ける。
めに、本発明においては、半導体基板上にIII-Ｖ族の化
合物半導体からなる複数の半導体素子がセパレータ層を
介して積層され、上記セパレータ層がIII-Ｖ族の化合物
半導体からなりかつＶ族元素としてＰのみを含み、上記
セパレータ層の下層に積層された上記半導体素子の上記
セパレータ層と接する層がＶ族元素としてＡｓのみを含
むIII-Ｖ族化合物半導体装置の製造方法において、上記
セパレータ層を積層する前に、III 族元素としてＡｌを
少なくとも含みＶ族元素としてＡｓのみを含むIII-Ｖ族
化合物半導体からなるＡｓ蒸発抑制層を成長させる工程
を設ける。
【０００８】また、上記半導体基板としてＩｎＰを用
い、上記セパレータ層としてＩｎＰを用い、上記Ａｓ蒸
発抑制層としてＩｎＡｌＡｓを用いる。
い、上記セパレータ層としてＩｎＰを用い、上記Ａｓ蒸
発抑制層としてＩｎＡｌＡｓを用いる。
【０００９】
【発明の実施の形態】上述のように、ウェットエッチン
グ時のＩｎＰの選択比の低下は、ＩｎＰ成長時のＡｓ混
入によって起きている。すなわち、セパレータ層である
ＩｎＰ層の下層がＩｎＧａＡｓ層の場合には、セパレー
タ層形成の前の工程において、反応炉の内壁にＩｎＧａ
Ａｓが付着し、その付着したＩｎＧａＡｓからのＡｓの
再蒸発が行われる。これはＭＯＶＰＥ法が６００℃以上
の高温成長を必要とすることが原因している。ＩｎＰ層
中へのＡｓの混入を抑制するためには、成長温度を低温
化することが効果的と考えられる。しかしながら、前記
のようにＭＯＶＰＥ法では高純度結晶をエピタキシャル
成長させるためには高温成長が不可欠であるため、成長
温度を下げることができない。一方、III-Ｖ族化合物半
導体からのＶ族元素の蒸発はIII族原子とＶ族原子の結
合力に依存することが知られている。さらに、その結合
力はＩｎＡｓ、ＧａＡｓ、ＡｌＡｓの順に強くなる。よ
って、ＩｎＧａＡｓの替わりにＩｎＡｌＡｓやＡｌＡｓ
を成長した場合には、表面からのＡｓの脱離を低減する
ことが可能である。これは基板表面及び反応炉内壁共に
同様である。
グ時のＩｎＰの選択比の低下は、ＩｎＰ成長時のＡｓ混
入によって起きている。すなわち、セパレータ層である
ＩｎＰ層の下層がＩｎＧａＡｓ層の場合には、セパレー
タ層形成の前の工程において、反応炉の内壁にＩｎＧａ
Ａｓが付着し、その付着したＩｎＧａＡｓからのＡｓの
再蒸発が行われる。これはＭＯＶＰＥ法が６００℃以上
の高温成長を必要とすることが原因している。ＩｎＰ層
中へのＡｓの混入を抑制するためには、成長温度を低温
化することが効果的と考えられる。しかしながら、前記
のようにＭＯＶＰＥ法では高純度結晶をエピタキシャル
成長させるためには高温成長が不可欠であるため、成長
温度を下げることができない。一方、III-Ｖ族化合物半
導体からのＶ族元素の蒸発はIII族原子とＶ族原子の結
合力に依存することが知られている。さらに、その結合
力はＩｎＡｓ、ＧａＡｓ、ＡｌＡｓの順に強くなる。よ
って、ＩｎＧａＡｓの替わりにＩｎＡｌＡｓやＡｌＡｓ
を成長した場合には、表面からのＡｓの脱離を低減する
ことが可能である。これは基板表面及び反応炉内壁共に
同様である。
【００１０】通常、一つの半導体装置の厚さは２００ｎ
ｍ程度である。また、この半導体装置のエッチング除去
には、通常、膜厚の２倍程度のエッチングを行う。半導
体装置をエッチングで除去した後、ｎ−ＩｎＰセパレー
タ層でエッチングを停止するためには、セパレータ層の
エッチング選択比が２００の場合、最低１ｎｍの厚さに
ｎ−ＩｎＰセパレータ層の厚さを設計する必要がある。
しかし、実際にはさらに余裕をもって、ｎ−ＩｎＰの厚
さを１０〜５０ｎｍで設計するのが一般的である。ま
た、ｎ−ＩｎＰ層の下に成長するｎ−ＩｎＡｌＡｓ、ｎ
−ＡｌＡｓの厚さは、それぞれ、３分子層（約１ｎｍ）
と１分子層（約０．３ｎｍ）以上の厚さで、Ａｓの蒸発
抑制の効果が顕著となった。ｎ−ＩｎＰ層の下に成長す
るＡｓの蒸発抑制層にｎ−ＩｎＡｌＡｓを用いた場合に
は、格子定数がＩｎＰに整合しているために、厚さに制
限は無い。しかし、ｎ−ＡｌＡｓをＡｓの蒸発抑制層に
用いた場合には、ＡｌＡｓの格子定数がＩｎＰと異なる
ため、臨界膜厚以上の膜厚ではミスフィット転位が発生
する。よって、ｎ−ＩｎＡｌＡｓを用いる場合には臨界
膜厚（１０ｎｍ）以下の膜厚でＡｓ蒸発抑制層を形成す
る必要がある。さらに、ｎ−ＩｎＰの除去に用いられる
エッチャント（例えば、塩酸：燐酸：酢酸：水＝１：
１：２．５：１）のｎ−ＩｎＰのエッチング速度は約６
０ｎｍ／ｍｉｎであるが、ＩｎＡｌＡｓ、ＡｌＡｓのエ
ッチング速度は約２ｎｍ／ｍｉｎと遅い。よって、セパ
レータ層とＡｓ蒸発抑制層を同時にエッチングで除去す
る場合は実用的な観点から考えるとＩｎＡｌＡｓやＡｌ
ＡｓのＡｓ蒸発抑制層の厚さは１０ｎｍ程度までで設計
することが望ましい。
ｍ程度である。また、この半導体装置のエッチング除去
には、通常、膜厚の２倍程度のエッチングを行う。半導
体装置をエッチングで除去した後、ｎ−ＩｎＰセパレー
タ層でエッチングを停止するためには、セパレータ層の
エッチング選択比が２００の場合、最低１ｎｍの厚さに
ｎ−ＩｎＰセパレータ層の厚さを設計する必要がある。
しかし、実際にはさらに余裕をもって、ｎ−ＩｎＰの厚
さを１０〜５０ｎｍで設計するのが一般的である。ま
た、ｎ−ＩｎＰ層の下に成長するｎ−ＩｎＡｌＡｓ、ｎ
−ＡｌＡｓの厚さは、それぞれ、３分子層（約１ｎｍ）
と１分子層（約０．３ｎｍ）以上の厚さで、Ａｓの蒸発
抑制の効果が顕著となった。ｎ−ＩｎＰ層の下に成長す
るＡｓの蒸発抑制層にｎ−ＩｎＡｌＡｓを用いた場合に
は、格子定数がＩｎＰに整合しているために、厚さに制
限は無い。しかし、ｎ−ＡｌＡｓをＡｓの蒸発抑制層に
用いた場合には、ＡｌＡｓの格子定数がＩｎＰと異なる
ため、臨界膜厚以上の膜厚ではミスフィット転位が発生
する。よって、ｎ−ＩｎＡｌＡｓを用いる場合には臨界
膜厚（１０ｎｍ）以下の膜厚でＡｓ蒸発抑制層を形成す
る必要がある。さらに、ｎ−ＩｎＰの除去に用いられる
エッチャント（例えば、塩酸：燐酸：酢酸：水＝１：
１：２．５：１）のｎ−ＩｎＰのエッチング速度は約６
０ｎｍ／ｍｉｎであるが、ＩｎＡｌＡｓ、ＡｌＡｓのエ
ッチング速度は約２ｎｍ／ｍｉｎと遅い。よって、セパ
レータ層とＡｓ蒸発抑制層を同時にエッチングで除去す
る場合は実用的な観点から考えるとＩｎＡｌＡｓやＡｌ
ＡｓのＡｓ蒸発抑制層の厚さは１０ｎｍ程度までで設計
することが望ましい。
【００１１】従来技術が成長温度の低温化によって、Ａ
ｓの混入を抑制しようとしているのに対して、本発明は
ｎ−ＩｎＰ／ｎ−ＩｎＡｌＡｓ、ｎ−ＩｎＰ／ｎ−Ａｌ
Ａｓの積層構造を形成することでＡｓの混入を抑制し、
セパレータ層のエッチング時の選択性を向上した点が異
なる。
ｓの混入を抑制しようとしているのに対して、本発明は
ｎ−ＩｎＰ／ｎ−ＩｎＡｌＡｓ、ｎ−ＩｎＰ／ｎ−Ａｌ
Ａｓの積層構造を形成することでＡｓの混入を抑制し、
セパレータ層のエッチング時の選択性を向上した点が異
なる。
【００１２】本発明はIII-Ｖ族化合物半導体装置の製造
方法において、半導体基板上に２種類以上の複数の半導
体素子を積層して成長させる時、これらの半導体装置間
に挿入するセパレータ層のウェットエッチング時の選択
エッチング特性を向上させるための層構造の製造方法に
関する。換言すれば本発明は、高速動作が期待される高
電子移動度トランジスターとｐｉｎダイオード、ショッ
トキダイオード、共鳴トンネルダイオード等の半導体素
子を積層した構造を加工する際のウェットエッチング技
術を安定化することができ、半導体素子の製造上の歩留
りを向上することができる。
方法において、半導体基板上に２種類以上の複数の半導
体素子を積層して成長させる時、これらの半導体装置間
に挿入するセパレータ層のウェットエッチング時の選択
エッチング特性を向上させるための層構造の製造方法に
関する。換言すれば本発明は、高速動作が期待される高
電子移動度トランジスターとｐｉｎダイオード、ショッ
トキダイオード、共鳴トンネルダイオード等の半導体素
子を積層した構造を加工する際のウェットエッチング技
術を安定化することができ、半導体素子の製造上の歩留
りを向上することができる。
【００１３】図１は本発明に係るIII-Ｖ族化合物半導体
装置の製造方法の第１の実施の形態を示す図である。す
なわち、ＩｎＰ基板上にＩｎＡｌＡｓ結晶とＩｎＧａＡ
ｓ結晶から構成された高電子移動度トランジスターを形
成した後、Ａｓ蒸発抑制層とＩｎＰからなるセパレータ
層を形成し、その上にＩｎＡｌＡｓのショットキーダイ
オード構造を形成した時の層構造を示す。図において、
１０１はＩｎＰ基板、１０２はＩｎＡｌＡｓバッファー
層、１０３はＩｎＧａＡｓチャネル層、１０４はＩｎＡ
ｌＡｓのスペーサ層、１０５はＩｎＡｌＡｓにＳｉをド
ーピングしたキャリア供給層、１０６はＩｎＡｌＡｓの
バリア層、１０７はＳｉをドーピングしたｎ−ＩｎＧａ
Ａｓコンタクト層であり、上記１０２〜１０７の層内で
高電子移動度トランジスターが形成され、コンタクト層
１０７はＶ族としてＡｓのみを含んでいる。また、１０
８はセパレータ層を積層する前に積層された、Ｓｉをド
ーピングしたｎ−ＩｎＡｌＡｓのＡｓ蒸発抑制層で、II
I 族元素として少なくともＡｌを含みＶ族元素としてＡ
ｓのみを含んでいる。また、１０９はセパレータ層とし
てのＳｉをドーピングしたｎ−ＩｎＰのエッチストッパ
ー層で、Ｖ族元素としてＰのみを含んでいる。更に、１
１０はＳｉをドーピングしたｎ−ＩｎＡｌＡｓ層、１１
１はＩｎＡｌＡｓ層であり、上記１１０〜１１１の層内
でショットキーダイオード構造が形成される。
装置の製造方法の第１の実施の形態を示す図である。す
なわち、ＩｎＰ基板上にＩｎＡｌＡｓ結晶とＩｎＧａＡ
ｓ結晶から構成された高電子移動度トランジスターを形
成した後、Ａｓ蒸発抑制層とＩｎＰからなるセパレータ
層を形成し、その上にＩｎＡｌＡｓのショットキーダイ
オード構造を形成した時の層構造を示す。図において、
１０１はＩｎＰ基板、１０２はＩｎＡｌＡｓバッファー
層、１０３はＩｎＧａＡｓチャネル層、１０４はＩｎＡ
ｌＡｓのスペーサ層、１０５はＩｎＡｌＡｓにＳｉをド
ーピングしたキャリア供給層、１０６はＩｎＡｌＡｓの
バリア層、１０７はＳｉをドーピングしたｎ−ＩｎＧａ
Ａｓコンタクト層であり、上記１０２〜１０７の層内で
高電子移動度トランジスターが形成され、コンタクト層
１０７はＶ族としてＡｓのみを含んでいる。また、１０
８はセパレータ層を積層する前に積層された、Ｓｉをド
ーピングしたｎ−ＩｎＡｌＡｓのＡｓ蒸発抑制層で、II
I 族元素として少なくともＡｌを含みＶ族元素としてＡ
ｓのみを含んでいる。また、１０９はセパレータ層とし
てのＳｉをドーピングしたｎ−ＩｎＰのエッチストッパ
ー層で、Ｖ族元素としてＰのみを含んでいる。更に、１
１０はＳｉをドーピングしたｎ−ＩｎＡｌＡｓ層、１１
１はＩｎＡｌＡｓ層であり、上記１１０〜１１１の層内
でショットキーダイオード構造が形成される。
【００１４】図２はエッチストッパー層１０９のｎ−Ｉ
ｎＰ層厚は３０ｎｍで一定として、クエン酸系エチャン
トを用いてショットキーダイオードのエッチングを行っ
た場合、ｎ−ＩｎＰ表面に発生したピンホール状のエッ
チング抜け密度を顕微鏡を用いて測定した結果を示す。
この時、図１において、Ａｓ蒸発抑制層１０８のｎ−Ｉ
ｎＡｌＡｓの層厚を変化させている。同図からｎ−Ｉｎ
ＡｌＡｓの成長によって、エッチング抜け密度が急激に
低減することが分かる。また、１ｎｍ以上のｎ−ＩｎＡ
ｌＡｓの成長でピンホール状のエッチング抜け密度は３
０００／ｃｍ2まで低減し、実用上問題の無いレベルま
で低減していることが確認できた。
ｎＰ層厚は３０ｎｍで一定として、クエン酸系エチャン
トを用いてショットキーダイオードのエッチングを行っ
た場合、ｎ−ＩｎＰ表面に発生したピンホール状のエッ
チング抜け密度を顕微鏡を用いて測定した結果を示す。
この時、図１において、Ａｓ蒸発抑制層１０８のｎ−Ｉ
ｎＡｌＡｓの層厚を変化させている。同図からｎ−Ｉｎ
ＡｌＡｓの成長によって、エッチング抜け密度が急激に
低減することが分かる。また、１ｎｍ以上のｎ−ＩｎＡ
ｌＡｓの成長でピンホール状のエッチング抜け密度は３
０００／ｃｍ2まで低減し、実用上問題の無いレベルま
で低減していることが確認できた。
【００１５】図３は本発明に係るIII-Ｖ族化合物半導体
装置の製造方法の第２の実施の形態を示す図である。す
なわち、ＩｎＰ基板上にＩｎＡｌＡｓ結晶とＩｎＧａＡ
ｓ結晶から構成される高電子移動度トランジスターを成
長した後、Ａｓ蒸発抑制層とＩｎＰからなるセパレート
層を形成し、その上に共鳴トンネルダイオード構造を形
成する場合の層構造を示す。図において、３０１はＩｎ
Ｐ基板、３０２はＩｎＡｌＡｓバッファー層、３０３は
ＩｎＧａＡｓチャネル層、３０４はＩｎＡｌＡｓのスペ
ーサ層、３０５はＩｎＡｌＡｓにＳｉをドーピングした
キャリア供給層、３０６はＩｎＡｌＡｓのバリア層、３
０７はＳｉをドーピングしたｎ−ＩｎＧａＡｓコンタク
ト層であり、上記３０２〜３０７の層内で高電子移動度
トランジスターが形成され、コンタクト層３０７はＶ族
としてＡｓのみを含んでいる。また、３０８はＳｉをド
ーピングしたｎ−ＡｌＡｓのＡｓ蒸発抑制層で、III 族
元素としてＡｌを含みＶ族元素としてＡｓのみを含んで
いる。また、３０９はセパレータ層としてのＳｉをドー
ピングしたｎ−ＩｎＰのエッチストッパー層で、Ｖ族元
素としてＰのみを含んでいる。更に、３１０はＳｉをド
ーピングしたｎ−ＩｎＧａＡｓ層、３１１はＩｎＧａＡ
ｓのスペーサ層、３１２はＩｎＡｌＡｓの障壁層、３１
３はＩｎＧａＡｓの井戸層、３１４はＩｎＡｌＡｓの障
壁層、３１５はＩｎＧａＡｓのスペーサ層、３１６はＳ
ｉをドーピングしたｎ−ＩｎＧａＡｓ層であり、上記３
１０〜３１６の層内で共鳴トンネルダイオード構造が形
成される。
装置の製造方法の第２の実施の形態を示す図である。す
なわち、ＩｎＰ基板上にＩｎＡｌＡｓ結晶とＩｎＧａＡ
ｓ結晶から構成される高電子移動度トランジスターを成
長した後、Ａｓ蒸発抑制層とＩｎＰからなるセパレート
層を形成し、その上に共鳴トンネルダイオード構造を形
成する場合の層構造を示す。図において、３０１はＩｎ
Ｐ基板、３０２はＩｎＡｌＡｓバッファー層、３０３は
ＩｎＧａＡｓチャネル層、３０４はＩｎＡｌＡｓのスペ
ーサ層、３０５はＩｎＡｌＡｓにＳｉをドーピングした
キャリア供給層、３０６はＩｎＡｌＡｓのバリア層、３
０７はＳｉをドーピングしたｎ−ＩｎＧａＡｓコンタク
ト層であり、上記３０２〜３０７の層内で高電子移動度
トランジスターが形成され、コンタクト層３０７はＶ族
としてＡｓのみを含んでいる。また、３０８はＳｉをド
ーピングしたｎ−ＡｌＡｓのＡｓ蒸発抑制層で、III 族
元素としてＡｌを含みＶ族元素としてＡｓのみを含んで
いる。また、３０９はセパレータ層としてのＳｉをドー
ピングしたｎ−ＩｎＰのエッチストッパー層で、Ｖ族元
素としてＰのみを含んでいる。更に、３１０はＳｉをド
ーピングしたｎ−ＩｎＧａＡｓ層、３１１はＩｎＧａＡ
ｓのスペーサ層、３１２はＩｎＡｌＡｓの障壁層、３１
３はＩｎＧａＡｓの井戸層、３１４はＩｎＡｌＡｓの障
壁層、３１５はＩｎＧａＡｓのスペーサ層、３１６はＳ
ｉをドーピングしたｎ−ＩｎＧａＡｓ層であり、上記３
１０〜３１６の層内で共鳴トンネルダイオード構造が形
成される。
【００１６】図４はエッチストッパー層３０９のｎ−Ｉ
ｎＰ層厚は３０ｎｍで一定として、クエン酸系エチャン
トを用いて、前記と同様、共鳴トンネルダイオードをエ
ッチングした時に表面に発生したピンホール状エッチン
グ抜け密度を顕微鏡を用いて測定した結果を示す。この
時、Ａｓ蒸発抑制層３０８のｎ−ＡｌＡｓの層厚を変化
させた。図からｎ−ＡｌＡｓの成長の場合には、図２で
示したｎ−ＩｎＡｌＡｓの結果より、さらに、急激にエ
ッチング抜け密度が低減していることが分かる。これ
は、ＡｌＡｓの組成の増大によって、Ａｓの蒸発が抑制
されることを示している。ｎ−ＡｌＡｓの場合には、１
分子層の成長でもピンホール状のエッチング抜け密度が
実用上問題の無いレベルまで低減していることが確認で
きた。
ｎＰ層厚は３０ｎｍで一定として、クエン酸系エチャン
トを用いて、前記と同様、共鳴トンネルダイオードをエ
ッチングした時に表面に発生したピンホール状エッチン
グ抜け密度を顕微鏡を用いて測定した結果を示す。この
時、Ａｓ蒸発抑制層３０８のｎ−ＡｌＡｓの層厚を変化
させた。図からｎ−ＡｌＡｓの成長の場合には、図２で
示したｎ−ＩｎＡｌＡｓの結果より、さらに、急激にエ
ッチング抜け密度が低減していることが分かる。これ
は、ＡｌＡｓの組成の増大によって、Ａｓの蒸発が抑制
されることを示している。ｎ−ＡｌＡｓの場合には、１
分子層の成長でもピンホール状のエッチング抜け密度が
実用上問題の無いレベルまで低減していることが確認で
きた。
【００１７】上記の実施の形態では、ｎ−ＩｎＰのエッ
チストッパー層１０９、３０９の厚さを３０ｎｍで一定
とした場合について示したが、１０〜５０ｎｍの膜厚で
も同様の結果が得られた。また、上部にｐｉｎダイオー
ドを形成した層構造でも同様の結果が確認できた。ま
た、Ａｓ蒸発抑制層１０８、３０８にはｎ−ＩｎＡｌＡ
ｓ、ｎ−ＡｌＡｓを用いた場合について示したが、Ｉｎ
ＡｌＧａＡｓでも同様の効果が期待される。また、Ｐ系
化合物半導体には、ｎ−ＩｎＰの代りに、ｎ−ＧａＰ、
ｎ−ＡｌＰを用いることが可能である。さらに、高電子
移動度トランジスターのゲートのリセスエッチングを安
定化させるために、Ｐ系のIII-Ｖ族化合物半導体層から
なるエッチストパー層を障壁層に形成した場合において
も、Ｐ系化合物半導体成長の直前に、ＡｌＡｓを含む化
合物半導体を数層成長することで、そのＰ系化合物半導
体のエッチストッパー層の性能が向上することを確認し
ている。
チストッパー層１０９、３０９の厚さを３０ｎｍで一定
とした場合について示したが、１０〜５０ｎｍの膜厚で
も同様の結果が得られた。また、上部にｐｉｎダイオー
ドを形成した層構造でも同様の結果が確認できた。ま
た、Ａｓ蒸発抑制層１０８、３０８にはｎ−ＩｎＡｌＡ
ｓ、ｎ−ＡｌＡｓを用いた場合について示したが、Ｉｎ
ＡｌＧａＡｓでも同様の効果が期待される。また、Ｐ系
化合物半導体には、ｎ−ＩｎＰの代りに、ｎ−ＧａＰ、
ｎ−ＡｌＰを用いることが可能である。さらに、高電子
移動度トランジスターのゲートのリセスエッチングを安
定化させるために、Ｐ系のIII-Ｖ族化合物半導体層から
なるエッチストパー層を障壁層に形成した場合において
も、Ｐ系化合物半導体成長の直前に、ＡｌＡｓを含む化
合物半導体を数層成長することで、そのＰ系化合物半導
体のエッチストッパー層の性能が向上することを確認し
ている。
【００１８】
【発明の効果】以上説明したように、本発明に係るIII-
Ｖ族化合物半導体装置の製造方法においては、半導体基
板上に複数の半導体素子を積層して成長する時、これら
の半導体素子間に挿入するセパレータ層のウェットエッ
チング時の選択エッチング特性を向上させることができ
る。このことは、高速動作が期待される高電子移動度ト
ランジスターとｐｉｎダイオード、ショットキダイオー
ド、共鳴トンネルダイオード等の半導体素子を積層した
構造を加工する際、ウェットエッチング技術を安定化す
ることができ、半導体素子の製造において、再現性よく
所望のデバイス特性を得ることを可能にする。つまり、
設計通りのデバイスを歩留り良く製造することができる
ことを意味し、各種半導体デバイスの実用化および応用
を推進する大きな効果を有する。
Ｖ族化合物半導体装置の製造方法においては、半導体基
板上に複数の半導体素子を積層して成長する時、これら
の半導体素子間に挿入するセパレータ層のウェットエッ
チング時の選択エッチング特性を向上させることができ
る。このことは、高速動作が期待される高電子移動度ト
ランジスターとｐｉｎダイオード、ショットキダイオー
ド、共鳴トンネルダイオード等の半導体素子を積層した
構造を加工する際、ウェットエッチング技術を安定化す
ることができ、半導体素子の製造において、再現性よく
所望のデバイス特性を得ることを可能にする。つまり、
設計通りのデバイスを歩留り良く製造することができる
ことを意味し、各種半導体デバイスの実用化および応用
を推進する大きな効果を有する。
【００１９】また、具体的には、上記半導体基板として
ＩｎＰを用い、上記セパレータ層としてＩｎＰを用い、
上記Ａｓ蒸発抑制層としてＩｎＡｌＡｓを用いることに
より、上記効果を実現することができる。
ＩｎＰを用い、上記セパレータ層としてＩｎＰを用い、
上記Ａｓ蒸発抑制層としてＩｎＡｌＡｓを用いることに
より、上記効果を実現することができる。
【図１】本発明に係るIII-Ｖ族化合物半導体装置の製造
方法の第１の実施の形態を示す図である。
方法の第１の実施の形態を示す図である。
【図２】図１における、ウェットエッチングによって発
生したエッチング抜けの密度とＡｓの蒸発抑制層の厚さ
の関係を示す図である。
生したエッチング抜けの密度とＡｓの蒸発抑制層の厚さ
の関係を示す図である。
【図３】本発明に係るIII-Ｖ族化合物半導体装置の製造
方法の第２の実施の形態を示す図である。
方法の第２の実施の形態を示す図である。
【図４】図３における、ウェットエッチングによって発
生したエッチング抜けの密度とＡｓの蒸発抑制層の厚さ
の関係を示す図である。
生したエッチング抜けの密度とＡｓの蒸発抑制層の厚さ
の関係を示す図である。
１０１…ＩｎＰ基板 １０２…ＩｎＡｌＡｓバッファー層 １０３…ＩｎＧａＡｓチャネル層 １０４…ＩｎＡｌＡｓのスペーサ層 １０５…ＩｎＡｌＡｓにＳｉをドーピングしたキャア供
給層 １０６…ＩｎＡｌＡｓのバリア層 １０７…Ｓｉをドーピングしたｎ−ＩｎＧａＡｓコンタ
クト層 １０８…Ｓｉをドーピングしたｎ−ＩｎＡｌＡｓのＡｓ
蒸発抑制層 １０９…Ｓｉをドーピングしたｎ−ＩｎＰのエッチスト
ッパー層 １１０…Ｓｉをドーピングしたｎ−ＩｎＡｌＡｓ層 １１１…ＩｎＡｌＡｓ層 ３０１…ＩｎＰ基板 ３０２…ＩｎＡｌＡｓバッファー層 ３０３…ＩｎＧａＡｓチャネル層 ３０４…ＩｎＡｌＡｓのスペーサ層 ３０５…ＩｎＡｌＡｓにＳｉをドーピングしたキャリア
供給層 ３０６…ＩｎＡｌＡｓのバリア層 ３０７…Ｓｉをドーピングしたｎ−ＩｎＧａＡｓコンタ
クト層 ３０８…Ｓｉをドーピングしたｎ−ＡｌＡｓのＡｓ蒸発
抑制層 ３０９…Ｓｉをドーピングしたｎ−ＩｎＰのエッチスト
ッパー層 ３１０…Ｓｉをドーピングしたｎ−ＩｎＧａＡｓ層 ３１１…ＩｎＧａＡｓのスペーサ層 ３１２…ＩｎＡｌＡｓの障壁層 ３１３…ＩｎＧａＡｓの井戸層 ３１４…ＩｎＡｌＡｓの障壁層 ３１５…ＩｎＧａＡｓのスペーサ層 ３１６…Ｓｉをドーピングしたｎ−ＩｎＧａＡｓ層
給層 １０６…ＩｎＡｌＡｓのバリア層 １０７…Ｓｉをドーピングしたｎ−ＩｎＧａＡｓコンタ
クト層 １０８…Ｓｉをドーピングしたｎ−ＩｎＡｌＡｓのＡｓ
蒸発抑制層 １０９…Ｓｉをドーピングしたｎ−ＩｎＰのエッチスト
ッパー層 １１０…Ｓｉをドーピングしたｎ−ＩｎＡｌＡｓ層 １１１…ＩｎＡｌＡｓ層 ３０１…ＩｎＰ基板 ３０２…ＩｎＡｌＡｓバッファー層 ３０３…ＩｎＧａＡｓチャネル層 ３０４…ＩｎＡｌＡｓのスペーサ層 ３０５…ＩｎＡｌＡｓにＳｉをドーピングしたキャリア
供給層 ３０６…ＩｎＡｌＡｓのバリア層 ３０７…Ｓｉをドーピングしたｎ−ＩｎＧａＡｓコンタ
クト層 ３０８…Ｓｉをドーピングしたｎ−ＡｌＡｓのＡｓ蒸発
抑制層 ３０９…Ｓｉをドーピングしたｎ−ＩｎＰのエッチスト
ッパー層 ３１０…Ｓｉをドーピングしたｎ−ＩｎＧａＡｓ層 ３１１…ＩｎＧａＡｓのスペーサ層 ３１２…ＩｎＡｌＡｓの障壁層 ３１３…ＩｎＧａＡｓの井戸層 ３１４…ＩｎＡｌＡｓの障壁層 ３１５…ＩｎＧａＡｓのスペーサ層 ３１６…Ｓｉをドーピングしたｎ−ＩｎＧａＡｓ層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/88 Ｈ０１Ｌ 29/88 Ｓ 29/861 29/91 Ｆ
Claims (2)
- 【請求項１】半導体基板上にIII-Ｖ族の化合物半導体か
らなる複数の半導体素子がセパレータ層を介して積層さ
れ、上記セパレータ層がIII-Ｖ族の化合物半導体からな
りかつＶ族元素としてＰのみを含み、上記セパレータ層
の下層に積層された上記半導体素子の上記セパレータ層
と接する層がＶ族元素としてＡｓのみを含むIII-Ｖ族化
合物半導体装置の製造方法において、上記セパレータ層
を積層する前に、III族元素としてＡｌを少なくとも含
みＶ族元素としてＡｓのみを含むIII-Ｖ族化合物半導体
からなるＡｓ蒸発抑制層を成長させる工程を有すること
を特徴とするIII-Ｖ族化合物半導体装置の製造方法。 - 【請求項２】上記半導体基板としてＩｎＰを用い、上記
セパレータ層としてＩｎＰを用い、上記Ａｓ蒸発抑制層
としてＩｎＡｌＡｓを用いることを特徴とする請求項１
に記載のIII−Ｖ族化合物半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3990698A JP3670130B2 (ja) | 1998-02-23 | 1998-02-23 | Ｉｉｉ−ｖ族化合物半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3990698A JP3670130B2 (ja) | 1998-02-23 | 1998-02-23 | Ｉｉｉ−ｖ族化合物半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11238686A true JPH11238686A (ja) | 1999-08-31 |
| JP3670130B2 JP3670130B2 (ja) | 2005-07-13 |
Family
ID=12566009
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3990698A Expired - Lifetime JP3670130B2 (ja) | 1998-02-23 | 1998-02-23 | Ｉｉｉ−ｖ族化合物半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3670130B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008187164A (ja) * | 2007-01-30 | 2008-08-14 | Postech Academy-Industry Foundation | Ｔ−ゲート形成方法及びこれを用いたメタモーフィック高電子移動度トランジスタの製造方法 |
| CN111863972A (zh) * | 2019-04-30 | 2020-10-30 | 阿聚尔斯佩西太阳能有限责任公司 | 堆叠状的高截止的iii-v族半导体功率二极管 |
| CN111863971A (zh) * | 2019-04-30 | 2020-10-30 | 阿聚尔斯佩西太阳能有限责任公司 | 堆叠状的高截止的InGaAs半导体功率二极管 |
-
1998
- 1998-02-23 JP JP3990698A patent/JP3670130B2/ja not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008187164A (ja) * | 2007-01-30 | 2008-08-14 | Postech Academy-Industry Foundation | Ｔ−ゲート形成方法及びこれを用いたメタモーフィック高電子移動度トランジスタの製造方法 |
| CN111863972A (zh) * | 2019-04-30 | 2020-10-30 | 阿聚尔斯佩西太阳能有限责任公司 | 堆叠状的高截止的iii-v族半导体功率二极管 |
| CN111863971A (zh) * | 2019-04-30 | 2020-10-30 | 阿聚尔斯佩西太阳能有限责任公司 | 堆叠状的高截止的InGaAs半导体功率二极管 |
| CN111863971B (zh) * | 2019-04-30 | 2023-10-31 | 阿聚尔斯佩西太阳能有限责任公司 | 堆叠状的高截止的InGaAs半导体功率二极管 |
| CN111863972B (zh) * | 2019-04-30 | 2023-12-08 | 阿聚尔斯佩西太阳能有限责任公司 | 堆叠状的高截止的iii-v族半导体功率二极管 |
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|---|---|
| JP3670130B2 (ja) | 2005-07-13 |
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