CN1155353A - 半导体衬底的制备 - Google Patents

半导体衬底的制备 Download PDF

Info

Publication number
CN1155353A
CN1155353A CN95194628A CN95194628A CN1155353A CN 1155353 A CN1155353 A CN 1155353A CN 95194628 A CN95194628 A CN 95194628A CN 95194628 A CN95194628 A CN 95194628A CN 1155353 A CN1155353 A CN 1155353A
Authority
CN
China
Prior art keywords
substrate
resilient coating
inp
iron
preparation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN95194628A
Other languages
English (en)
Other versions
CN1092839C (zh
Inventor
P·C·斯佩登斯
M·A·沙尔特
M·J·哈劳
D·J·纽森
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
British Telecommunications PLC
Original Assignee
British Telecommunications PLC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by British Telecommunications PLC filed Critical British Telecommunications PLC
Publication of CN1155353A publication Critical patent/CN1155353A/zh
Application granted granted Critical
Publication of CN1092839C publication Critical patent/CN1092839C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02505—Layer structure consisting of more than two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02387—Group 13/15 materials
    • H01L21/02392—Phosphides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02461—Phosphides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02463—Arsenides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/02546—Arsenides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02581—Transition metal or rare earth elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02658—Pretreatments

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

磷化铟半导体衬底(10)是为随后生长外延层(12到16)生长而制备的，以形成一个半导体器件(5)。在制备中，首先对衬底(10)进行退火来促进来自衬底扩散的杂质原子的表面堆积趋势，并有助于衬底表面杂质原子的消除。然后对衬底(10)进行表面腐蚀来进一步消除杂质，并为随后的外延层生长提供一个干净、平整的表面。制备的最后阶段包括在衬底上生长一个半绝缘缓冲层(11)将衬底与器件外延层(12到16)隔离开。

Description

半导体衬底的制备
本发明是关于半导体器件的生产，特别是磷化铟(InP)半导体衬底的制备，可用于使用MOVPE技术的半导体器件的生产中。
MOVPE(金属有机物气相外延)通常用于生长种类广泛的半导体器件，这类半导体器件包含要求精确的材料组成和厚度的多个外延层。在一些材料系统中，当从一种化合物转换成另一种时，实际上使用MOVPE可得到单层控制，在某些情况下这种转换对于精确的、可重复性的器件制造很主要。使用MOVPE获得的淀积层的纯度可能会很高，但会受到初始产品纯度的影响。一旦初始产品不完全纯，器件生产商就要采取措施，避免或消除生产过程中杂质引起的意料不到的影响，否则会降低成品率。
我们知道，外延淀积的III-V族半导体通常在衬底界面处都会存在导电的界面层[1]。
这个现象使生长在掺铁的Inp基衬底上的InP场效应晶体管(FETs)面临特殊的问题，因为这样会产生一个不能由门极电压控制的平行导电通路，从而阻止夹断。这样也会使输出电导、器件对器件间的漏电流增大，并且会增加一个寄生电容，影响高频特性。
导电界面层的产生有许多成因，然而，目前最有说服力的证据表明在衬底/外延层界面Si原子的堆积是罪魁祸首[1]。界面杂质分别来源于衬底的扩散，衬底制备溶解物的残留和环境空气的沾污。此外，清洗开关导管后，发明人用了几个星期的时间观察一个MOVPE装置内Si堆积的情况。即使在生长层中低于检测限，在晶片加热过程中这是另外一个潜在表面沾污源。实际上，很有可能产生沾污的几种机制同时起作用，严重程度的不同取决于一些因素，如衬底批次或制造厂，操作或制备过程，化学配料和生长装置的情况。
随着器件复杂程度的增加，堆积硅的影响也显著地变大，因为制备时间变长使得硅堆积的时间也相应增加。因此，高集成单片半导体包括，例如，HFET(异质结场效应晶体管)，激光器和传感器，HEMTs(高电子迁移率晶体管)和OEICs(光电集成电路)的制造已急需克服这些困难。
许多工作人员已就FETs和HEMTs中减少平行导电的问题开发了一些方法。近来，H.Ishikawa等在“外延生长层和Inp衬底界面的n型导电原因及在磷化氢气氛中加热消除”(“origin of n-type conductionat the interface between epitaxial-grown layer and InP substrate and itssuppression by heating in phosphine atmosphere”)，J.Appl.phys71(8)，1992年4月15日，PP 3839-3903，介绍了关于外延层—衬底界面Si原子导致n型导电的原因的研究。在研究中Ishikawa等理论上认为Si原子最初起源于空气中，可能来自干净房间使用的过滤器，后来被吸收到InP中。吸收的Si随后堆积在外延层—衬底界面并表现为n型杂质从而导致在界面n型导电。要解决这个问题，Ishikawa等提出一个方法即在PH3气氛中退火从而消除InP衬底中的这些原子。该过程包括将InP加热到700℃左右20分钟的同时通入流速为1200sccm的PH3气体流。结果显示吸收到InP表面的大部分Si原子被消除，这样减少了n型Si导电的影响。
在另一篇论文中，“有机金属化学气相淀积生长的高阻性掺铁AlInAs层”(“Highly Resistive Iron-doped AlIn As layers grown byMetalorganic Chemical Vapour Deposition”)，J.Appl.Phys.Vol.31(1992)pp L376-L378，Ishikawa等介绍了一种在淀积进一步的外延层之前在InP衬底上制备一个半绝缘掺铁AlInAs缓冲层的方法。使用该方法，衬底对外延生长层的影响减轻了。
虽然认识到存在平行导电机制已至少十年了，近来查出了更多的机制起因，例如硅原子引起的n型导电，但另人惊奇的是，提出克服或消除该机制的影响的方法没有一个证明完全另人满意的。象III-V族半导体器件制造这样快速发展和重要的领域，一种成功地且可重复制造没有平行电导机制的器件的方法，将具有极为重要的商业意义。
因此，着眼于这个方面，本发明为随后生长的外延层的半导体衬底的制备提供了一种方法。该方法包括的步骤有，将衬底退火以减少出现在衬底上或衬底内的杂质原子浓度，此后，在衬底上生长一个或多个缓冲层，该缓冲层或至少一个缓冲层中包含掺金属原子的半导体材料。
退火步骤促进了杂质例如硅原子通过在衬底体材料内扩散而趋于表面堆积。同样，退火也有助于消除衬底表面的杂质原子。
例如，退火InP衬底，杂质原子，例如硅原子，在衬底内或衬底上被磷原子代替。退火的温度要足以提高衬底表面原子的迁移率。磷原子是由磷化氢气体或其他适合的含磷化合物携带的，该化合物能提供磷原子，气体流速应足够维持过压，以防止因加热产生磷原子的净损耗。已验证[2]，消除硅杂质原子的速度是与加热时间、加热温度和磷化物的流速成正比，因此，在退火工序中，使之达到最大值，可得到退火的最佳效果。然而，在实践中上述值应根据实际情况而设定，也就是，退火步骤不必花费很长时间，磷化物流速不必很高，以免过滤器被堵塞，等等。可以预料，温度降为600℃，时间缩短为5分钟，最小磷化物流速足以保持退火温度下的InP表面稳定，即可收到一些效果。
除InP以外的其他衬底通常在包含其他适宜条件的气氛中退火。例如，对GaAs衬底，退火步骤通常在包含砷的气氛中进行。
很显然退火过程不必严格遵守规定的数值，而数值间也需进行调整。例如，较高的温度需要较短的加热时间。
缓冲层(或多个缓冲层)在衬底和随后生长的外延层间提供了一个半绝缘阻挡层，这样可减少衬底对随后生长的外延层的性质和性能的影响。
对III-V族化合物如掺杂的GaAs或掺杂的GaAlAs，可使用MOVPE通过改变III/V族的比率外延生长半绝缘层。增加III/V族比率可将掺杂的p型GaAs或GsAlAs变为n型的GaAs或GaAlAs，反之亦然。靠近反型处，GaAs或GaAlAs显示出高阻性，这样就可作为半绝缘层。
对于未掺杂的InP，由MOVPE生长的层通常显示n型导电，这表明改变III-V族比率，未掺杂的AlInAs层不能形成高阻性的(半绝缘)缓冲层。然而，已证实用掺铁的InP可减少InP中的n型导电。这也同样适用于掺铁的AlInAs的情况。
已证实铁原子可形成“载流子陷阱”从而消除n型载流子的影响，而且铁的浓度越大，掺铁的InP或AlInAs的绝缘性质越好[3]。
使用MOVPE生长技术在半导体衬底上至少淀积一层缓冲层。对于InP，缓冲层掺杂铁，电激活的铁原子对n型载流子来说象个深载流子陷阱，从而增加了缓冲层的电阻。同样，其它半绝缘掺杂剂如钴(Co)和铑(Rh)可作为有效的替换铁的掺杂剂成为n型载流子陷阱，虽然，大多数情况下InP的电阻率较低。
其它的掺杂剂，例如铬，已证实在InP和GaAs中作为p型载流子陷阱。一般来说，对作为有效的载流子陷阱的掺杂剂，要求它的位置尽可能的靠进它掺杂的基体材料的能带间隙的中心。然后，掺杂剂，和被捕获的载流子，尽可能的远离基体材料的价带和导带，使载流子很难通过热激发或电激发逃脱。其结果为，掺杂的基体材料的电阻率显著增加。很明显，掺杂剂的选择取决于导电类型从而作为p型载流子陷阱或n型载流子陷阱，例如这种导电类型是因基底材料中的杂质引起的。
发明人表示将退火和随后生长的半绝缘缓冲层结合起来，在大多数情况下，是一种减少导电界面层影响的有效的方法。然而，在一些情况下，例如衬底单晶对平行导电机构特别敏感的情况，在衬底制备阶段还进一步包括一个步骤，针对衬底质量难以预料的变化给予更好的预防。
该步骤是一个腐蚀步骤，是在退火步骤和生长缓冲层步骤间进行。腐蚀可去除衬底的任何表面沾污，例如从单晶存储或运输环境中沾污衬底的氧气或氧化物，并为随后生长的外延层提供一个干净、平整的表面。发明人指出任何腐蚀过程，实际上任何腐蚀剂，例如用三氯化磷来腐蚀InP，研究显示它可以提供非择优腐蚀(即抛光腐蚀)，不会使衬底表面过分粗糙不平，都适于腐蚀步骤。发明者同时也指出气相腐蚀比湿法腐蚀结果要好，因为气相腐蚀是在原位进行的，可以去除可能重新沾污衬底表面的杂质。更可取的是不超过1mm(也就是说，前几个单层)的衬底表面被去除，从而提供所需清洁度的衬底表面。
现在将就发明通过例子进行详细介绍，至于例子可参考以下图，其中：
图1显示的是典型的HFET结构；
图2显示的在实验过程中测试HFETs得到的典型的电容/电压与深度的剖面分布；
图3显示的是依照本发明加工的衬底制造的HEFT的一套典型的特性曲线。
掺铁InP衬底是为随后外延的HFET器件生长而制备的，其过程如下。
掺铁InP衬底放置在常压MOVPE反应器中。在退火步骤，在磷化氢和高纯度氢气的气氛中，衬底在反应器中加热到750℃左右。
在400℃左右InP衬底表面变得很不稳定，除非气氛中存在磷化氢或类似气体类稳定表面。因此，通常在整个衬底的加热过程中都应有磷化氢气流，或至少在内400℃左右和400℃以上应该有。
据报导，在退火步骤中，从衬底上去除杂质硅原子的速度与加热时间和衬底温度成正比[2]。
衬底在750℃退火30分钟，磷化氢流速为46sccm(标准立方厘米每分钟)，用以提供7×10-3atm的局部过压。这个温度、时间和磷化氢流速都设置为MOVPE反应器可承受的最大实际水平，这样可最大程度地促进来自衬底体内杂质的表面堆积的趋势，同时通过衬底表面和磷化氢之间的杂质原子的交换促进清除硅原子。最佳的结果是在750℃，46sccm磷化氢(100％)稀释于流速为6.3升/分钟的H2中时得到的。制备的下一阶段包括气体腐蚀衬底，同样为常压，在三氯化磷和高纯度氢气的混合物中，400℃的腐蚀温度下腐蚀25分钟。腐蚀步骤紧接着退火步骤进行，不用将衬底从MOVPE反应器中取出。反应器内的温度由750℃降为400℃，同时要保持退火时磷化氢的流速以便保持衬底表面的稳定性。达到腐蚀温度时，关闭磷化氢气流，取而代之的是50sccm的三氯化磷，它用高纯度的氢气做稀释气体，流速为6.3升/分钟。三氯化磷放置在0℃的容器中，它的蒸汽(气化物)以每分钟9.5×10-5摩尔的速度由氢气(载体)输入到反应器内。流速和腐蚀温度由校准而定，并且研究发现在每小时1mm的可控制且可重复的速度下进行非择优腐蚀，两者的值达到最优化。
三氯化磷气氛下腐蚀步骤完成后，重新输入磷化氢，以使衬底由400℃加热到650℃期间，衬底表面保持在一种稳定状态下。缓冲层是使用传统的MOVPE工艺在650℃生长的。
允许淀积半绝缘AlInAs合金(和InP晶格匹配达±1000ppm)和半绝缘InP的任何一组MOVPE生长条件都适用。
有三个缓冲层一底层为掺铁的AlInAs，中层为掺铁InP，顶层，那覆盖层，为未掺杂的InP。
掺铁的AlInAs生长温度为650℃，生长气氛为：三甲基铝@6.7×10-6mol/cm3；
三甲基铟@2.4×10-5mol/cm3；和砷(100％)@3×10-3mol/cm3，生长速度为每小时3.0μm。
将不同材料的底层和中层组合在一起，其优点在于可得到较宽的AlInAs能带间隙和较高电阻率的Fe-InP。前者在大多数情况下不必需要。掺杂源为二茂铁和硫化氢。使用优化的Al和AsH3源，装置能在650℃的温度下生长未掺杂的AlInAs，它的本底掺杂级别为1-2×1015cm3。在AlInAs层和InP层的铁浓度均为2×1017cm-3，这是铁在衬底中可得到的最大溶解度。选择该浓度使电激活的深载流子陷阱的浓度最大。也可使用较低的浓度，但对于给定层厚度的情况下，陷阱的效果明显下降。而更高的浓度也不会增加陷阱的效果。
HFET结构是生长在衬底上的，而该衬底的制备既依照了传统的方法也参照了本方法。然后测试了HFETs的夹断特性。
测试的HFETs的典型结构显示在图1中。HFET结构是在常压下进行MOVPE生长的，使用传统的甲基III族金属和V族氢化物。基本的HFET结构5，在缓冲层11的顶部生长，晶格与半绝缘掺铁(100)InP衬底10相匹配，由以下层组成：0.3mm未掺杂的InP12，70nm掺S的GaInAs(2×1017cm-3n型)13，5nm未掺杂的GaAlAs 14，50nm未掺杂的AlInAs 15，5nm未掺杂的InP16。元素比例应使与InP的晶格匹配达到±1000ppm。
HFETs的门极1mm长，100mm宽，使用的工艺在D.J.Newson等的论文中进行了详细的介绍，该论文题目为“使用ECR淀积SiN的InAlAs/InGaAs HFETs的保护钝化”(“Damage-free passivation ofInAlAs/InGaAs HFETs by use of ECR-deposited SiN”，Eleetronicsletters，1993，29)，电子通讯1993，29，pp472-474，在此引入其内容作为参考。
实验性的夹断测试结果对应在表1中。表中也显示了得出结果的条件。设计的器件应在-2V门极偏置前完全夹断。表中使用的判据是在-5V前夹断，就这一点而论，总偏差远远超过使用的MOVPE装置的掺杂控制限，并且肯定与衬底界面有关。第一个测试方法(批次1到9)把提供的衬底直接装入，因为经验表明几乎对掺铁材料的任何做法都会导致外延层形貌变差。然而，该方法，即使将不同种类的缓冲层组合时，仅有一次产生良好的夹断(批次6)，这也不具有重复性。
在每种情况中，当该系列中的晶片或对应的测试结构显示电化学的电容/电压(CV)与深度的剖面分布时，发现介于5×1016和5×1017cm-3之间的大的n型界面尖峰，见图2(实线)。这个n型尖峰的深度正好对应于衬底/外延层界面的位置，很好地说明了由这个尖峰引起了平行电导机制和因而较差的夹断特性。
批次 单晶 衬底制备             缓冲层  测试数 良好夹断数R
1 C 没有 0.3mm u-InP     5     0
2 K 没有 0.3mm u-InP     1     0
3 K 没有 0.1mm Fe-InP，0.3mm u-InP     3     0
4 K 没有 0.1mm u-AlInAs，0.3mm u-InP     1     0
5 S 没有 0.1mm u-AlInAs，0.3mm u-InP     2     0
6 S 没有 5nm  u-GaInAs，0.1mm  u-AlInAs，0.3mm u-InP     2     1
7 S 没有 5nm      u-InP，    5nm    u-GaInAs，100nm u-AlInAs     1     0
8 S 没有 0.1mm Fe-InP，0.3m u-InP     2     0
9 S 没有 0.4mm u-InP     1     0
10 S 温法腐蚀 0.1mm Fe-InP，0.3mm u-InP     5     3
11 S 湿法腐蚀 0.1mm Fe-AlInAs，0.3mm u-InP     1     1
12 S 退火&气体腐蚀 0.1mm Fe-InP，0.3mm u-InP     1     1
13 S 退火&气体腐蚀 0.1mm Fe-AlInAs，0.3mm Fe-InP，0.3mm u-InP     2     2
14 Z 退火&气体腐蚀 0.1mm Fe-AlInAs，0.3mm Fe-InP，0.3mm u-InP     1     1
15 F 退火 0.1mm Fe-AlInAs，0.3mm Fe-InP，0.3mm u-InP     1     1
16 F 退火&气体腐蚀 0.1mm Fe-AlInAs，0.3mm Fe-InP，0.3mm u-InP     2     2
表1：显示的是在衬底上制造的不同HFETs的夹断特性，而衬底又是用不同方式制备的。(u 代表未掺杂，Fe 代表掺杂铁)
InP测试层实验表明包括一个溴代甲醇步骤的温法腐蚀，和生长一个薄的、半绝缘掺铁InP或AlInAs反尖峰层一起配合，能够在大多数情况下基本上减少或消除CVn型尖峰。当在HFET工艺(批次10和11)中实行时，获得了较高的成功率，6个晶片中的4个良好。然而遗憾的是，既使同一衬底批次内仍有失败存在。
使用按照本发明制备的衬底生长的HFETs做实验(批次12到16)，成功率为100％。通过CV剖面分布(图2，虚线)看出，这样生长的衬底界面层都是半绝缘或低n型。再一次提出的是虽然批次12到16都使用了气体腐蚀，但是发明可以推广到使用湿法或其它类型的腐蚀。
虽然没有采用腐蚀步骤，(批次15)一个晶片性能也良好，但是这种做法的可重复性不必再研究，因为一般认为腐蚀步骤可针对不可预料的衬底质量提供更多的保护。(报告显示来自源的单晶Z对平行导电问题特别敏感)。
图3显示在衬底上制造的HFETs的一套特性曲线，而衬底是依照本发明的方法制备的。从图中可以看出夹断电压都小于2V。
尽管以上介绍的衬底制备方法特别适用于InP衬底上制造的HFET的领域，很明显该技术在半导体器件制备的一般领域中也会有重要的应用。特别是，该方法不局限于以上介绍的制备标准的HFET。该方法也同样能应用于其它类型的半导体器件制造中，例如HEMTs(高电子迁移率晶体管)和光学器件如激光器，和光探测器，或需要高质量InP衬底制备的任何类型的半导体器件。因此关于层组份、掺杂、厚度和器件的外形尺寸的精确数据都仅以例子方式给出。其它器件，不管是HFETs还是其它器件，依照本发明通常都会有与以上介绍差别很大的特性。然而，对本领域的技术人员来说，本发明的应用对半导体器件的制备是显而易见的。
参考资料：
1.N.Pan et al.，“使用三甲基砷和砷通过有机金属化学气相沉积低温InAlAs缓冲层”(“Low temperature InAlAs buffer layers usingtrimethylarsenic and arsine by metalorganic chemical Vapourdeposition”)，Appl.Phys.Lett.，1993，63，pp3029-3031
2.H.Ishikawa et al.，“外延生长层和InP衬底间界面的n型导电原因和在磷化氢气氛中加热来消除”(“origin of n-type conduction atthe interface between epitaxial layer and InP substrate and itssuppression by heating in phosphine atmosphere”)，J.Appl.Phys 71(8)，1992年4月15日，pp 3898-3903
3.Ishikawa et al.“金属有机物化学气相沉积生长的较高电阻性的掺铁AlInAs层”(“Highly Resistive Iron-doped AlInAs layers grown byMetalorganic chemical Vapour Deposition”)，J.Appl.Phys.Vol.31(1992)pp L376-L378

Claims (21)

1.一种用于随后生长的外延层的衬底的制备方法，该方法包括以下步骤：
(a)将衬底退火以减少衬底上或衬底内的杂质浓度；此后
(b)在衬底上生长一个或多个缓冲层，该缓冲层或至少一个缓冲层包含掺金属原子的半导体材料。
2.根据权利要求1的方法，其中衬底包含磷化铟。
3.根据权利要求2的方法，其中退火步骤是在包含磷化氢的气氛中进行。
4.根据以上权利要求中任何一个的方法，其中至少一个缓冲层包含掺铁原子的半导体材料。
5.根据以上任一权利要求的方法，其中至少一个缓冲层包含掺铁的InP。
6.根据权利要求1～4中任一权利要求的方法，其中至少一个缓冲层包含掺铁的AlInAs。
7.根据权利要求1～4中任一权利要求的方法，其中生长了一个以上缓冲层，在其中至少一个缓冲层包含掺铁的InP，并且其中至少另一个缓冲层包含掺铁的AlInAs。
8.根据权利要求4到7中任何一个的方法，其中铁掺杂水平数量级介于1016到1017cm-3之间。
9.根据任一前述权利要求的方法，还包括腐蚀衬底表面以去除表面杂质的步骤，其中该步骤在退火步骤后、在缓冲层生长步骤前进行。
10.根据权利要求9的方法，依赖于权利要求2，其中腐蚀步骤包括在包含三氯化磷的气氛中加热衬底。
11.根据权利要求10的方法，其中气氛中还包含高纯度的氢气。
12.一种在衬底上制造半导体器件的方法，其中衬底是根据以上权利要求中任何一个方法制备的。
13.一种包含一个衬底和淀积在其上的多个外延的器件层的半导体器件，其中衬底是根据权利要求1到12中任何一个方法制备的。
14.一种在衬底上形成的异质结场效应晶体管，而衬底的制备是依照权利要求1，其中第一个缓冲层包含掺铁的AlInAs，第二个缓冲层包含掺铁的InP；并且第三个缓冲层，即覆盖层，包含不掺杂的InP。
15.一种在衬底上形成的高电子迁移率晶体管，而衬底的制备是依照权利要求1，其中第一个缓冲层包含掺铁的AlInAs，第二个缓冲层包含掺铁的InP，并且第三个缓冲层，即覆盖层，包含不掺杂的InP。
16.一种光电子集成回路包含至少一个半导体光学元件并且是在衬底上形成的，而衬底是根据权利要求1到12中任何一个方法制备的。
17.一种用于随后制造半导体器件的半导体衬底的制备方法，该方法包括使用退火工艺减少该衬底内或衬底上杂质原子的浓度，腐蚀衬底表面去除堆积在表面的杂质，而杂质堆积是由该退火和为隔离半导体衬底和器件层而在该衬底上生长一个或多个缓冲层造成的，其中在该半导体衬底和该随后的器件层间该缓冲层或至少一个缓冲层可提供载流子陷阱用来减少导电。
18.根据权利要求17的方法，其中至少一个缓冲层包含III/V族半导体，其中调整III/V族的比率可得到基本电中性的材料。
19.根据权利要求17的方法，其中至少一个缓冲层包含半导体材料，当未掺杂时半导体材料显示n型或p型特性，可用能提供载流子陷阱的电激活的原子掺杂该半导体材料。
20.根据权利要求19的方法，其中当未掺杂时半导体材料显示n型特性，该电激活的原子为铁。
21.根据权利要求19的方法，其中当未掺杂时半导体材料显示p型特性，该电激活的原子为铬。
CN95194628A 1994-06-29 1995-06-29 半导体衬底的制备方法 Expired - Fee Related CN1092839C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP94304754.8 1994-06-29
EP94304754 1994-06-29

Publications (2)

Publication Number Publication Date
CN1155353A true CN1155353A (zh) 1997-07-23
CN1092839C CN1092839C (zh) 2002-10-16

Family

ID=8217756

Family Applications (1)

Application Number Title Priority Date Filing Date
CN95194628A Expired - Fee Related CN1092839C (zh) 1994-06-29 1995-06-29 半导体衬底的制备方法

Country Status (6)

Country Link
EP (1) EP0767969A1 (zh)
JP (1) JPH10504685A (zh)
KR (1) KR970704246A (zh)
CN (1) CN1092839C (zh)
CA (1) CA2193098C (zh)
WO (1) WO1996000979A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106972058A (zh) * 2016-12-15 2017-07-21 苏州能讯高能半导体有限公司 一种半导体器件及其制备方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6462361B1 (en) 1995-12-27 2002-10-08 Showa Denko K.K. GaInP epitaxial stacking structure and fabrication method thereof, and a FET transistor using this structure
TW522574B (en) * 1999-09-28 2003-03-01 Showa Denko Kk GaInP epitaxial stacking structure, a GaInP epitaxial stacking structure for FETs and a fabrication method thereof
US6956237B2 (en) 2002-12-28 2005-10-18 Lg.Philips Lcd Co., Ltd. Thin film transistor array substrate and method for manufacturing the same
CN100364063C (zh) * 2004-06-21 2008-01-23 中国科学院半导体研究所 电化学腐蚀制备多孔磷化铟半导体材料的方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01226796A (ja) * 1988-03-04 1989-09-11 Sumitomo Electric Ind Ltd インジウムリン基板の処理方法
CN1040401A (zh) * 1989-04-14 1990-03-14 吉林大学 砷化镓/磷化铟异质气相外延技术
JPH03161922A (ja) * 1989-11-20 1991-07-11 Nec Corp 異種基板上への３―５族化合物半導体のヘテロエピタキシャル成長法
CN1053146A (zh) * 1991-02-04 1991-07-17 中国科学院西安光学精密机械研究所 砷化镓衬底上的混合并质外延

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106972058A (zh) * 2016-12-15 2017-07-21 苏州能讯高能半导体有限公司 一种半导体器件及其制备方法
CN106972058B (zh) * 2016-12-15 2020-02-11 苏州能讯高能半导体有限公司 一种半导体器件及其制备方法

Also Published As

Publication number Publication date
EP0767969A1 (en) 1997-04-16
CA2193098C (en) 2001-02-20
KR970704246A (ko) 1997-08-09
WO1996000979A1 (en) 1996-01-11
CN1092839C (zh) 2002-10-16
CA2193098A1 (en) 1996-01-11
JPH10504685A (ja) 1998-05-06

Similar Documents

Publication Publication Date Title
US5760426A (en) Heteroepitaxial semiconductor device including silicon substrate, GaAs layer and GaN layer #13
KR101359094B1 (ko) 반도체 에피택셜 결정 기판의 제조 방법 및 반도체 에피택셜 결정 기판
EP0497350A1 (en) Crystal growth method for gallium nitride-based compound semiconductor
US8872231B2 (en) Semiconductor wafer, method of producing semiconductor wafer, and electronic device
US5856209A (en) Method of making compound semiconductor device having a reduced resistance
CN113193038B (zh) p型沟道的III-V族材料异质结构和HEMT器件及制备方法
CN1092839C (zh) 半导体衬底的制备方法
JP3158651B2 (ja) 化合物半導体及びその製造方法
EP0573270B1 (en) Method of preparing compound semiconductor
US6043518A (en) Multiple-function GaAs transistors with very strong negative differential resistance phenomena
JP3326704B2 (ja) Ｉｉｉ／ｖ系化合物半導体装置の製造方法
US6036769A (en) Preparation of semiconductor substrates
JP3214505B2 (ja) 半導体装置の製造方法
KR100944883B1 (ko) Ｐｎ 접합을 갖는 박막 결정 웨이퍼 및 그 제조 공정
JP2000068497A (ja) ＧａＮ系化合物半導体装置
US20030151051A1 (en) High performance active and passive structures based on silicon material grown epitaxially or bonded to silicon carbide substrate
CN102881568A (zh) 一种制造pn结的方法及其pn结
JP3416051B2 (ja) Ｉｉｉ−ｖ族化合物半導体装置の製造方法
JP3592922B2 (ja) 化合物半導体基板
Kim et al. Epitaxial Ge solar cells directly grown on Si (001) by MOCVD using isobutylgermane
US7397062B2 (en) Heterojunction bipolar transistor with improved current gain
US11887848B2 (en) Nucleation layer deposition method
McClure et al. Gallium Arsenide Solar Cells Grown on Polycrystalline Germanium Substrates by Aluminum-Induced Crystallization
Lee et al. Highly manufacturable silicon vertical diode switches for new memories using selective epitaxial growth with batch-type equipment
JP5021585B2 (ja) 化合物半導体装置とその製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C19 Lapse of patent right due to non-payment of the annual fee
CF01 Termination of patent right due to non-payment of annual fee