CN106972058A - 一种半导体器件及其制备方法 - Google Patents
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Abstract
本发明涉及半导体及半导体制备技术领域，具体而言，涉及一种半导体器件及其制备方法。所述半导体器件包括：衬底、位于所述衬底一侧的缓冲层、位于所述缓冲层远离所述衬底一侧的沟道层，以及位于所述沟道层远离所述缓冲层一侧的势垒层。其中，所述缓冲层包括位于所述衬底一侧且含有掺杂杂质的高阻缓冲层，所述高阻缓冲层包括刻蚀掉富集于所述高阻缓冲层远离所述衬底一侧的掺杂杂质后形成的刻蚀区。在本发明提供的半导体器件，通过对含有掺杂杂质的高阻缓冲层表面进行刻蚀，解决了掺杂杂质在高阻缓冲层一侧的表面生长的非掺杂沟道层中的拖尾效应，抑制了半导体器件特性退化。
Description
技术领域
本发明涉及半导体及半导体制备技术领域，具体而言，涉及一种半导体器件及其制备方法。
背景技术
半导体材料GaN由于具有禁带宽度大、电子饱和漂移速度高、击穿场强高、导热性能好等特点，已经成为目前的研究热点。在电子器件方面，GaN材料比Si和GaAs更适合于制备高温、高频、高压和大功率器件，因此GaN基电子器件具有很好的应用前景。在横向器件中，为了抑制缓冲层泄漏电流，得到较好的器件开关特性，要求GaN缓冲层半绝缘或者高阻。在垂直器件中，为了更好的限制电流需要，同样要求GaN缓冲层半绝缘或者高阻。
要获得高阻氮化物材料，一种方法是生长本征材料，费米能级位于禁带中央；另一种方法是采用补偿的办法减小背景电子浓度，使费米能级接近中央。对GaN材料来说，生长本征材料，工艺上极难实现，分子束外延(Molecular Beam Epitaxy，MBE)和有机金属化学汽相淀积(Metal Organic Chemical Vapor Deposition，MOCVD)工艺生长的非故意掺杂GaN薄膜一般为N型，背景电子浓度很高，所以只能采用补偿的方法降低背景电子浓度，得到高阻GaN外延材料。常用的方法有：通过引入高密度的穿透位错，这些位错能够形成陷阱，俘获背景电子或者控制生长条件实现高浓度C掺杂，C杂质在GaN体内替代N原子作为受主杂质，补偿一部分由氧杂质引入的背景电子。但是高密度位错对于生长在GaN高阻层之上的外延层通常是不希望看到的，不仅仅会直接影响输运特性，而且会影响表面形貌以及异质结构界面的粗糙度，另外还可能使器件可靠性降低。此外，实现高浓度C掺杂需要低压、低温等生长条件，通常也会引入大量位错。
因此，通过向GaN体内掺入补偿性的杂质形成稳定受主无疑是一种好的选择，这种杂质要么能够在GaN内部形成空穴，中和多余的电子，要么就是能够在GaN体内形成深能级陷阱，俘获背景电子。通过掺杂引入受主杂质，例如Fe和Mg。由于Mg的激活效率远低于Fe，因此最常用的掺杂杂质为Fe。Fe在GaN中形成深受主能级成为电子陷阱，可以补偿未掺杂生长的GaN中的自由电子形成半绝缘材料。在生长Fe掺杂GaN高阻缓冲层生长过程中Fe原子具有很强的驱动力替代Ga原子在表面富集。Fe源关闭后，开始生长非掺杂GaN沟道层时富集在表面的Fe一部分并入晶格一部分继续偏析到表面，随着厚度增加Fe掺杂浓度逐渐降低，即Fe在非掺杂GaN沟道层中的拖尾效应。在停止Fe源(浓度2E18cm-3)通入腔体后，至少需要继续生长厚度为1.2μm的uGaN将Fe掺杂浓度降至背景浓度(1E16cm-3)以下，不然，当Fe进入沟道层中形成深能级陷阱俘获电子将减少二维电子气(Two Dimensional Electron Gas，2DEG)浓度以及形成杂质散射降低迁移率。也就是说，缓冲层掺Fe最初针对改善器件的特性可能会与预期的结果相反，降低器件的特性。
实现Fe掺杂高阻缓冲层，需要找到合适的方法来降低Fe掺杂拖尾效应给器件性能带来的影响。一种方法为调制掺杂，即高浓度Fe掺杂缓冲层靠近衬底侧，远离沟道层，中间通过非故意掺杂缓冲层厚度调节浓度，但是这部分非故意掺杂缓冲层并不能保持高阻的特性。在此基础上发展的通过Fe和C共掺的方法能够使非故意掺杂缓冲层保持高阻，即在Fe源关闭后，随着非故意掺杂缓冲层中Fe浓度缓慢下降的同时逐渐增加C掺杂浓度，但是如何实现Fe、C共掺浓度的精确控制是一大难题。另一种方法是设置阻挡层，阻挡Fe原子进入上层GaN沟道层，包括设置AlN阻挡层、低温GaN阻挡层等。但是，AlN晶格与缓冲层晶格失配产生较大的张应力，很难获得所希望厚度的没有裂纹的高质量AlN薄膜，而低温(900度)条件下生长的GaN阻挡层晶体质量同样较差，会引起器件性能的下降和可靠性问题。
发明内容
有鉴于此，本发明的目的在于，提供一种半导体器件及其制备方法，以解决上述问题。
为实现上述目的，本发明提供如下技术方案：
一种半导体器件，所述半导体器件包括：
衬底；
位于所述衬底一侧的缓冲层；
位于所述缓冲层远离所述衬底一侧的沟道层；以及
位于所述沟道层远离所述缓冲层一侧的势垒层；
其中，所述缓冲层包括：
位于所述衬底一侧且含有掺杂杂质的高阻缓冲层，所述高阻缓冲层包括刻蚀掉富集于所述高阻缓冲层远离所述衬底一侧的掺杂杂质后形成的刻蚀区。
进一步地，所述缓冲层还包括：
从所述高阻缓冲层远离所述衬底一侧的表面生长而成的外延层，所述外延层填充于所述刻蚀区，或所述外延层填充于所述刻蚀区并覆盖所述高阻缓冲层远离所述衬底一侧的表面。
进一步地，所述刻蚀区的刻蚀深度在5nm至50nm之间，所述外延层的厚度在50nm至500nm之间。
进一步地，所述高阻缓冲层的厚度在0.5μm至2μm之间。
进一步地，所述掺杂杂质为Fe，所述Fe的浓度在1E17cm-3至2E20cm-3之间。
进一步地，所述外延层由氮化物材料生长而成，该氮化物材料包括GaN、AlN、InAlN、AlGaN、InAlGaN中的至少一种。
进一步地，所述半导体器件还包括位于所述衬底和高阻缓冲层之间的成核层。
进一步地，所述半导体器件还包括位于所述势垒层远离所述沟道层一侧的帽层。
本发明还提供一种半导体器件的制备方法，所述半导体器件的制备方法包括：
提供一衬底；
在衬底一侧形成含有掺杂杂质的高阻缓冲层；
对所述高阻缓冲层远离所述衬底的一侧进行刻蚀，去除富集的掺杂杂质形成刻蚀区；
在位于外延层远离衬底一侧形成沟道层；
在位于沟道层远离外延层一侧形成势垒层。
进一步地，对所述高阻缓冲层远离所述衬底的一侧进行刻蚀，去除富集的掺杂杂质形成刻蚀区的步骤之后，所述方法还包括：
从所述高阻缓冲层的刻蚀区一侧生长形成外延层，使所述外延层填充于所述刻蚀区，或使所述外延层填充于所述刻蚀区并覆盖所述高阻缓冲层远离所述衬底一侧的表面；
进一步地，在衬底一侧形成含有掺杂杂质的高阻缓冲层的步骤之前，所述方法还包括：
在衬底一侧形成成核层，所述成核层位于所述衬底和高阻缓冲层之间；
在位于沟道层远离外延层一侧形成势垒层之后，所述半导体器件的制备方法的步骤还包括：
在势垒层远离所述沟道层一侧形成帽层。
进一步地，所述在衬底一侧形成含有掺杂杂质的高阻缓冲层的步骤，包括：
向制备炉反应腔室内通入NH3、TMGa和CP2Fe源，生长形成高阻缓冲层，其中，Fe的浓度在1E17cm-3至2E20cm-3之间，生长温度在900℃至1100℃之间；
高阻缓冲层生长形成之后，关闭TMGa和CP2Fe源，并对所述高阻缓冲层进行降温。
进一步地，所述对所述高阻缓冲层远离所述衬底的一侧进行刻蚀，去除富集的掺杂杂质形成刻蚀区的步骤，包括：
向制备炉反应腔室通入HCl和N2气体，对高阻缓冲层表面进行刻蚀形成刻蚀区，所述刻蚀区深度在5nm至50nm之间，其中，HCl气体和N2气体的摩尔量之比在0.001至1之间，反应腔室的压力在100Torr至760Torr之间；
刻蚀区刻蚀形成之后，关闭HCl和N2源，向制备炉反应腔室通入NH3和H2气体，并将温度控制在900℃至1100℃之间。
进一步地，所述对所述高阻缓冲层远离所述衬底的一侧进行刻蚀，去除富集的掺杂杂质形成刻蚀区的步骤，包括：
将所述高阻缓冲层放入感应耦合等离子体反应腔室内，并向所述感应耦合等离子体反应腔室内通入刻蚀气体，所述刻蚀气体包括Cl2、HCl；
开启所述感应耦合等离子体反应腔室的激励电源，激发感应耦合等离子体反应腔室内的刻蚀气体形成等离子体；
开启所述感应耦合等离子体的偏压电源，对所述高阻缓冲层进行刻蚀。
进一步地，所述对所述高阻缓冲层远离所述衬底的一侧进行刻蚀，去除富集的掺杂杂质形成刻蚀区的步骤，包括：
将所述高阻缓冲层放入湿法刻蚀机台反应腔室内且配比为3:1的H2SO4和H3PO4溶液进行腐蚀，腐蚀时间在3min至5min之间；
使用氨水、稀HCl、CH3COCH3、酒精和去离子水依次对腐蚀后的高阻缓冲层进行清洗。
在本发明中，通过对含有掺杂杂质的高阻缓冲层表面进行刻蚀，解决了掺杂杂质在高阻缓冲层一侧的表面生长的非掺杂沟道层中的拖尾效应，抑制了半导体器件特性退化。
进一步地，通过刻蚀去除高阻缓冲层表面掺杂杂质在其表面形成刻蚀区，并在所述刻蚀区生长形成外延层以合并所述刻蚀区，从而降低后续生长外延层的位错密度，提升了半导体器件的稳定性和可靠性。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍。应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1为本发明实施例提供的一种半导体器件的结构示意图。
图2为本发明实施例提供的半导体器件制备方法的流程图。
图3为本发明实施例提供的半导体器件另一种制备方法的流程图。
图4A～4C为本发明实施例提供的一种缓冲层制备方法的步骤示意图。
图5为本发明实施例提供的半导体器件的部分MOCVD工艺生长过程控制示意图。
图6为本发明实施例提供的半导体器件所含掺杂杂质的浓度分布图。
图7为现有技术中半导体器件所含掺杂杂质的浓度分布图。
图标：100-半导体器件；110-衬底；120-成核层；130-缓冲层；131-高阻缓冲层；132-外延层；140-沟道层；150-势垒层；160-帽层。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明的实施例，本领域技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。
请参阅图1，本发明实施例提供的一种半导体器件100包括衬底110、缓冲层130、沟道层140以及势垒层150。
所述衬底110可以是由蓝宝石、Si、SOI、SiC、GaN、AlN、LiNbO3、稀土氧化物或者本领域的技术人员公知的任何其它适合生长氮化物的材料所制成。
所述缓冲层130位于所述衬底110一侧，起到粘合接下来需要生长的半导体材料层的作用，又可以保护衬底110不被金属离子侵入。本实施例中，所述缓冲层130包括位于所述衬底110一侧且含有掺杂杂质的高阻缓冲层131。所述高阻缓冲层131的制备材料包括氮化物。例如，包括GaN、AlN、InAlN、AlGaN、InAlGaN或其它半导体材料中的至少一种材料。优选地，所述高阻缓冲层131由GaN制成。可选地，所述高阻缓冲层131的厚度在0.5μm至2μm之间。所述掺杂杂质可以为Fe，也可以为Mg。本实施例中，所述掺杂杂质优选为激活效率较高的Fe，并且所述Fe的浓度在1E17cm-3至2E20cm-3之间。所述高阻缓冲层131包括刻蚀掉富集于所述高阻缓冲层131远离所述衬底110一侧的掺杂杂质后形成的刻蚀区。由于晶体表面缺陷处的刻蚀速率较快，刻蚀后在高阻缓冲层131一侧形成许多位错坑或六棱锥微结构组成的所述刻蚀区。所述刻蚀区深度在1nm至300nm之间，为了获得良好的生长界面，优选地，刻蚀区深度在5nm至50nm之间。
本实施例中，所述缓冲层130还包括从所述高阻缓冲层131远离所述衬底110一侧的表面生长而成的外延层132。所述外延层132填充于所述刻蚀区，或所述外延层132填充于所述刻蚀区并覆盖所述高阻缓冲层131远离所述衬底110一侧的表面，使得该高阻缓冲层131在远离所述衬底110一侧的表面形成一平坦化层。可选地，所述外延层132的厚度在50nm至500nm之间。
所述沟道层140位于所述缓冲层130远离所述衬底110一侧用以提供二维电子气(Two Dimensional Electron Gas，2DEG)运动的沟道，所述势垒层150位于所述沟道层140远离所述缓冲层130一侧。可选地，所述沟道层140是厚度在50nm至1000nm之间的GaN层，所述势垒层150为厚度在10nm至50nm之间的AlGaN层。所述沟道层140和势垒层150组合形成异质结结构。
可选地，本实施例中，所述半导体器件100还包括位于所述衬底110和缓冲层130之间的成核层120。所述成核层120随着不同的衬底材料而变化，用于影响异质结结构的晶体质量、表面形貌以及电学性质等参数，进而起到匹配衬底材料和异质结结构中的半导体材料层的作用。所述成核层120的制备材料可以包括GaN、AlN、AlGaN或其它半导体材料中的至少一种材料。可选地，所述成核层120厚度为在10nm至200nm之间。
本实施例中，所述半导体器件100还可以包括位于所述势垒层150远离所述沟道层140一侧的帽层160。所述帽层160可以为用于钝化所述势垒层150表面、降低栅电流并且使金属/半导体欧姆接触变得容易的钝化层。可选地，所述帽层160为厚度在1nm至10nm之间的GaN层。
本发明实施例提供的半导体器件100，通过对含有掺杂杂质的高阻缓冲层131表面进行刻蚀，解决了掺杂杂质(如，Fe)在高阻缓冲层131一侧的表面生长的非掺杂沟道层140中的拖尾效应，抑制了半导体器件100特性退化。
进一步地，通过刻蚀去除高阻缓冲层131表面掺杂杂质的同时在其表面形成刻蚀区，并在所述刻蚀区生长形成外延层132以合并所述刻蚀区，从而降低后续生长外延层132的位错密度，提升了半导体器件100的稳定性和可靠性。
请参阅图2，本发明实施例还提供了一种半导体器件100的制备方法，所述方法包括：
步骤S110，提供一衬底110；
步骤S120，在衬底110一侧形成含有掺杂杂质的高阻缓冲层131；
步骤S130，对所述高阻缓冲层131远离所述衬底110的一侧进行刻蚀，去除富集的掺杂杂质形成刻蚀区；
步骤S140，在位于外延层132远离衬底110一侧形成沟道层140；
步骤S150，在位于沟道层140远离外延层132一侧形成势垒层150。
请参阅图3，为了提升了半导体器件100的稳定性和可靠性，可选地，在步骤S130之后，所述方法还包括：
步骤S160，从所述高阻缓冲层131的刻蚀区一侧生长形成外延层132，使所述外延层132填充于所述刻蚀区，或使所述外延层132填充于所述刻蚀区并覆盖所述高阻缓冲层131远离所述衬底110一侧的表面。
可选地，在步骤S120之前，所述方法还可以包括：
步骤S170，在衬底110一侧形成成核层120，所述成核层120位于所述衬底110和高阻缓冲层131之间。成核层120形成之后，所述高阻缓冲层131形成于所述成核层120远离所述衬底110一侧。
在形成势垒层150之后，所述方法还可以包括：
步骤S180，在势垒层150远离所述沟道层140一侧形成帽层160。
基于以上方法步骤，本发明所述的半导体器件100的具体制备方法可以有多种，以下将举例对所述方法进行进一步说明。
例如，在利用有机金属化学汽相淀积(Metal Organic Chemical VaporDeposition，MOCVD)工艺生长氮化物外延层132的过程中，可以采用原位刻蚀高阻缓冲层131形成刻蚀区的制备方法。请参阅图4A～4C，当采用原位刻蚀高阻缓冲层131形成刻蚀区时，所述方法包括：
提供6H-SiC衬底110，在H2环境中升温至1050℃至1200℃对衬底110进行热处理10min至20min。然后，在衬底110一侧生长形成厚度在10nm至200nm之间的AlN成核层120。紧接着，在AlN成核层120远离所述衬底110一侧生长形成厚度在0.5μm至2μm之间的Fe掺杂的高阻缓冲层131。
另外，请参阅图5，首先，可向制备炉反应腔室内通入NH3、TMGa和CP2Fe源，Fe的浓度在1E17cm-3至2E20cm-3之间，生长温度在900℃至1100℃之间。在高阻缓冲层131生长形成之后，关闭TMGa和CP2Fe源，适当降低制备炉反应腔室内温度，将制备炉反应腔室内温度控制在500℃至1000℃之间。紧接着，对高阻缓冲层131表面进行刻蚀，关闭H2和NH3源，向制备炉反应腔室内通入HCl和N2气体，对高阻缓冲层131的表面进行刻蚀以形成位错坑或六棱锥微结构的刻蚀区，如图4A和4B所示。其中，HCl气体和N2气体的摩尔量之比在0.001至1之间，反应腔室的压力在100Torr至760Torr之间。刻蚀区深度控制在1nm至300nm之间。为了获得良好的生长界面，优选地，刻蚀区深度控制在5nm至50nm之间。此后，关闭HCl和N2源，通入NH3和H2气体，升高温度，将温度控制在900℃至1100℃之间。
刻蚀完成之后，打开TMGa源，通过控制压力、温度和Ⅴ/Ⅲ比实现外延层132的侧向生长，进而将刻蚀区形成的位错坑或六棱锥微结构合并形成位于所述刻蚀区上方的外延层132，如图4C所示。所述外延层132的厚度在50nm至500nm之间。
在MOCVD工艺生长氮化物外延层132的过程中，还可以采用其他刻蚀方法对高阻缓冲层131表面进行刻蚀，例如，采用干法刻蚀或湿法刻蚀。
采用干法刻蚀时，可以将由蓝宝石制成的衬底110在H2环境中升温至1050℃至1200℃对衬底110进行热处理5min至20min。然后，降温到500℃至900℃之间，在所述衬底110一侧生长形成厚度在20nm至40nm之间的GaN、AlN或AlGaN等材料形成的成核层120。最后，在成核层120远离所述衬底110的一侧生长形成厚度在0.5μm至2μm之间的Fe掺杂高阻缓冲层131。
详细地，可首先向制备炉反应腔室通入NH3、TMGa和CP2Fe源，Fe的浓度控制在1E17cm-3至2E20cm-3之间，生长温度控制在950℃至1100℃之间。高阻缓冲层131生长形成之后，关闭TMGa和CP2Fe源，在NH3保护下待所述高阻缓冲层131降温至制备炉反应腔室室温后，将其取出。将掺杂Fe高阻缓冲层131转移至感应耦合等离子体(Inductively CoupledPlasma，ICP)干法刻蚀机台内进行表面刻蚀，刻蚀方法如下。
首先，将待刻蚀的高阻缓冲层131放入ICP反应腔室，并向所述ICP反应腔室内输入Cl2、HCl等刻蚀气体。在实际应用中，为避免产生杂质离子污染，可不使用氯化物，例如BCl3或SiCl4。此外，还可以在输入刻蚀气体的同时，向反应腔内输入少量的Ar，即向ICP反应腔室内通入Cl2和少量Ar的混合气体，在刻蚀过程中Ar可以起到增强物理刻蚀的作用，从而提高刻蚀速率，进而提高工艺效率。接着，开启ICP的激励电源，例如射频电源，激励电源向反应腔室施加激励功率，使ICP反应腔室内的刻蚀气体激发形成等离子体。再开启ICP的偏压电源，偏压电源向所述高阻缓冲层131施加偏压功率，对所述高阻缓冲层131进行刻蚀。
刻蚀完成之后，将刻蚀后的高阻缓冲层131清洗后重新放置在MOCVD机台进行生长以形成外延层132。打开TMGa源，通过控制压力、温度和Ⅴ/Ⅲ比实现侧向生长，将缓冲层130表面刻蚀区形成的位错坑或六棱锥微结构合并以形成厚度在50nm至500nm之间的外延层132。
采用湿法刻蚀与采用干法刻蚀的方法大致相同，不同之处在于，湿法刻蚀是将待刻蚀的高阻缓冲层131放入湿法刻蚀机台的反应腔室内进行刻蚀，具体方法如下。
首先，将待刻蚀的高阻缓冲层131放入湿法刻蚀机台反应腔室内容设的配比为3:1的H2SO4和H3PO4溶液进行腐蚀，腐蚀时间在3min至5min之间。腐蚀结束后，使用氨水、稀HCl、CH3COCH3、酒精和去离子水依次清洗。
本发明根据Fe掺杂GaN生长过程中在其表面偏析而富集的现象，通过干法刻蚀过程中与Fe离子反应生成气态FeCl3、FeCl2，或湿法刻蚀过程中被酸腐蚀生成可溶性亚铁盐或铁盐，从而除去富集在表面Fe离子。根据本发明提供的制备方法制备的半导体器件100，其中掺杂杂质Fe浓度分布如图6所示，与图7中所示的现有技术中半导体器件100所含掺杂杂质Fe浓度分布相比，本发明可有效地抑制Fe在缓冲层130之上生长的i-GaN沟道层140中的拖尾现象(图6中假设的Fe离子出现在i-GaN沟道层140中是由于热扩散造成)。此外，刻蚀后在缓冲层130表面形成的位错坑或六棱锥微结构(刻蚀区)，通过侧向生长合并然后在合并后的薄膜层上继续生长GaN外延层132，进一步提高了氮化物晶体质量。
在本发明的描述中，还需要说明的是，除非另有明确的规定和限定，术语“设置”应做广义理解，例如，可以是直接设置，也可以通过中间媒介间接设置。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (15)
1.一种半导体器件，其特征在于，包括：
衬底；
位于所述衬底一侧的缓冲层；
位于所述缓冲层远离所述衬底一侧的沟道层；以及
位于所述沟道层远离所述缓冲层一侧的势垒层；
其中，所述缓冲层包括：
位于所述衬底一侧且含有掺杂杂质的高阻缓冲层，所述高阻缓冲层包括刻蚀掉富集于所述高阻缓冲层远离所述衬底一侧的掺杂杂质后形成的刻蚀区。
2.根据权利要求1所述的半导体器件，其特征在于，所述缓冲层还包括：
从所述高阻缓冲层远离所述衬底一侧的表面生长而成的外延层，所述外延层填充于所述刻蚀区，或所述外延层填充于所述刻蚀区并覆盖所述高阻缓冲层远离所述衬底一侧的表面。
3.根据权利要求2所述的半导体器件，其特征在于，所述刻蚀区的刻蚀深度在5nm至50nm之间，所述外延层的厚度在50nm至500nm之间。
4.根据权利要求1-3任意一项所述的半导体器件，其特征在于，所述高阻缓冲层的厚度在0.5μm至2μm之间。
5.根据权利要求1-3任意一项所述的半导体器件，其特征在于，所述掺杂杂质为Fe，所述Fe的浓度在1E17cm-3至2E20cm-3之间。
6.根据权利要求1-3任意一项所述的半导体器件，其特征在于，所述外延层由氮化物材料生长而成，所述氮化物材料包括GaN、AlN、InAlN、AlGaN、InAlGaN中的至少一种。
7.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括位于所述衬底和高阻缓冲层之间的成核层。
8.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括位于所述势垒层远离所述沟道层一侧的帽层。
9.一种半导体器件的制备方法，其特征在于，所述方法包括：
提供一衬底；
在衬底一侧形成含有掺杂杂质的高阻缓冲层；
对所述高阻缓冲层远离所述衬底的一侧进行刻蚀，去除富集的掺杂杂质形成刻蚀区；
在位于外延层远离衬底一侧形成沟道层；
在位于沟道层远离外延层一侧形成势垒层。
10.根据权利要求9所述的半导体器件的制备方法，其特征在于，对所述高阻缓冲层远离所述衬底的一侧进行刻蚀，去除富集的掺杂杂质形成刻蚀区的步骤之后，所述方法还包括：
从所述高阻缓冲层的刻蚀区一侧生长形成外延层，使所述外延层填充于所述刻蚀区，或使所述外延层填充于所述刻蚀区并覆盖所述高阻缓冲层远离所述衬底一侧的表面。
11.根据权利要求9或10所述的半导体器件的制备方法，其特征在于，在衬底一侧形成含有掺杂杂质的高阻缓冲层的步骤之前，所述方法还包括：
在衬底一侧形成成核层，所述成核层位于所述衬底和高阻缓冲层之间；
在位于沟道层远离外延层一侧形成势垒层的步骤之后，所述半导体器件的制备方法还包括：
在势垒层远离所述沟道层一侧形成帽层。
12.根据权利要求9或10所述的半导体器件的制备方法，其特征在于，所述在衬底一侧形成含有掺杂杂质的高阻缓冲层的步骤，包括：
向制备炉反应腔室内通入NH3、TMGa和CP2Fe源，生长形成高阻缓冲层，其中，Fe的浓度在1E17cm-3至2E20cm-3之间，生长温度在900℃至1100℃之间；
高阻缓冲层生长形成之后，关闭TMGa和CP2Fe源，并对所述高阻缓冲层进行降温。
13.根据权利要求12所述的半导体器件的制备方法，其特征在于，所述对所述高阻缓冲层远离所述衬底的一侧进行刻蚀，去除富集的掺杂杂质形成刻蚀区的步骤，包括：
向制备炉反应腔室通入HCl和N2气体，对高阻缓冲层表面进行刻蚀形成刻蚀区，所述刻蚀区深度在5nm至50nm之间，其中，HCl气体和N2气体的摩尔量之比在0.001至1之间，反应腔室的压力在100Torr至760Torr之间；
刻蚀区刻蚀形成之后，关闭HCl和N2源，向制备炉反应腔室通入NH3和H2气体，并将温度控制在900℃至1100℃之间。
14.根据权利要求12所述的半导体器件的制备方法，其特征在于，所述对所述高阻缓冲层远离所述衬底的一侧进行刻蚀，去除富集的掺杂杂质形成刻蚀区的步骤，包括：
将所述高阻缓冲层放入感应耦合等离子体反应腔室内，并向所述感应耦合等离子体反应腔室内通入刻蚀气体，所述刻蚀气体包括Cl2、HCl；
开启所述感应耦合等离子体反应腔室的激励电源，激发感应耦合等离子体反应腔室内的刻蚀气体形成等离子体；
开启所述感应耦合等离子体的偏压电源，对所述高阻缓冲层进行刻蚀。
15.根据权利要求12所述的半导体器件的制备方法，其特征在于，所述对所述高阻缓冲层远离所述衬底的一侧进行刻蚀，去除富集的掺杂杂质形成刻蚀区的步骤，包括：
将所述高阻缓冲层放入湿法刻蚀机台反应腔室内且配比为3:1的H2SO4和H3PO4溶液进行腐蚀，腐蚀时间在3min至5min之间；
使用氨水、稀HCl、CH3COCH3、酒精和去离子水依次对腐蚀后的高阻缓冲层进行清洗。
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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