JPH10105288A - データ処理システムおよび柔軟なリセット設定方法 - Google Patents

Abstract

(57)【要約】 【課題】 リセットの間に容易に構成可能なデータ・プ
ロセッサを提供する。 【解決手段】 マスクプログラム可能レジスタ（４０）
は、リセット動作の間、データ・プロセッサのデフォル
ト構成を決定する。デフォルト構成は、弱いドライバ
（５２８，５３４，５４０，５４６）によって、データ
・プロセッサの複数の外部集積回路ピン（４８）に送り
込まれる。次に、個々のピン毎に、外部ユーザ（１１）
は選択を行い、各集積回路ピンを、デフォルト状態のま
ま維持するか、または外部構成値で駆動するかを選択す
ることができる。外部ユーザが集積回路ピンをデフォル
ト状態に維持させる選択を行った場合、内部マスク可能
レジスタによって供給される内部デフォルト構成データ
値が、集積回路ピンによって出力される。逆に、外部ユ
ーザがデフォルト状態を無効化する選択を行った場合、
ユーザは、外部データ源を使用して、外部構成値を集積
回路ピンに送り込むことができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般的に不揮発性
メモリ・レジスタを有するデータ・プロセッサに関し、
更に特定するれば、かかるデータ・プロセッサのリセッ
ト設定(reset configuration) を決定するマスク・プロ
グラム・レジスタ(mask programmed register)を有する
データ・プロセッサに関するものである。

【０００２】

【従来の技術】データ・プロセッサをリセットすると
き、このデータ・プロセッサを予め選択されているリセ
ット設定に構成するが、かかるリセット設定はデータ・
プロセッサによって実行されるアプリケーションによっ
て異なる。データ・プロセッサの中には、システム統合
モジュール(system integration module) を用いてリセ
ット時の構成を行うものがある。多数の動作モードを有
する他のデータ・プロセッサには、特定のアプリケーシ
ョンに対するリセット設定を決定するために、多数の外
部集積回路のピンを必要とするものがある。外部集積回
路のピンに送り込まれる論理値にしたがって、リセット
時にデータ・プロセッサを構成する場合、集積回路ピン
上に論理値を送り込むために外部回路が必要となる。更
に、リセット処理を実行した後、通常の動作モードを考
慮して、論理値即ち構成値を集積回路ピンから除去しな
ければならない。

【０００３】加えて、リセット動作直後のデータ処理動
作は、異なるデータ・プロセッサ構成において異なる結
果をもたらす可能性があるので、リセット動作後の素子
の動作のための構成は、リセット動作の間に確定しなけ
ればならない。例えば、データ・リセット後の最初の命
令を取り込むのは、データ・プロセッサ内の内部記憶装
置またはデータ・プロセッサ外部の素子のどちらからな
のかをプロセッサに「命令する」ために、構成データを
必要とする場合がある。他の例では、動作モードが、ア
ドレス信号、データ信号およびオプションの制御信号が
異なる時点に同一バス端子に供給される多重化モード、
またはアドレス信号、データ信号、および制御信号が異
なるバス端子上に供給される非多重化モードをデータ・
プロセッサに「命令する」ために、構成データを必要と
する場合もある。リセット動作の間に構成を特定してお
かないと、データ・プロセッサは通常デフォルト設定と
される。

【０００４】データ・プロセッサのデフォルト設定を無
効化(override)したい外部ユーザは、通常、外部回路を
用いて、データ・プロセッサの外部集積回路ピン上に適
切なリセット設定データを送り込み、データ・プロセッ
サを所望の通りに構成する。しかしながら、外部回路を
設けることにより、データ・プロセッサに関連するオー
バーヘッド・コストが大幅に上昇し、データ処理環境に
よっては不可能な場合もある(prohibitive) 。したがっ
て、データ・プロセッサの外部リセット設定を、価格効
率的に与えるための新たな解決案が必要とされている。
今述べたことは、特に、大量のデータ・プロセッサを必
要とするユーザにとって重要である。なぜなら、リセッ
ト動作の間に外部集積回路ピン上にリセット設定データ
を送り込むのに現在必要とされている外部回路を選択的
に不要とすることができれば、大幅な競争力強化を図る
ことができるからである。

【０００５】

【発明が解決しようとする課題】かかるユーザは、通
常、データ・プロセッサの製造者に、ユ−ザの仕様に合
わせたデータ・プロセッサの開発および製造を依頼し、
量的な問題を解決していた。このような個別の解決策で
は、製造者は、データ・プロセッサを選択的に別の設定
にする回路を、提供しなければならない。それどころか
デフォルト設定(default configuration) にする回路を
提供する場合もある。というのは、個々の仕様に合うデ
−タプロセッサを個別に依頼する余裕のない小規模ユ−
ザからの多様な用途に応じるためである。折衷案とし
て、プログラミングによってデータ・プロセッサをある
動作モードで動作するように構成可能な、電気的消去可
能プログラム可能リード・オンリー・メモリでレジスタ
を製造することがある。しかしながら、このＥＥＰＲＯ
Ｍレジスタは、通常検査が難しく、プログラムに長時間
を要し、しかも実施にかかる費用も増大する。更に、Ｅ
ＥＰＲＯＭレジスタをプログラムするには、別の製造工
程を必要とするため、大規模ユーザにとってはオーバー
ヘッド・コストが大幅に上昇する可能性がある。

【０００６】したがって、リセットの間に容易に構成可
能であり、データ・プロセッサのオーバーヘッド・コス
トを最小に抑えるデータ・プロセッサが必要とされてい
る。

【課題を解決するための手段】本発明は、リセット動作
の間にデータ・プロセッサの内部デフォルト設定を決定
する内部マスク・プログラム可能レジスタを提供する。
このデフォルト設定は、弱いドライバを用いて、データ
・プロセッサの複数の外部集積回路ピンに送り込まれ
る。こうして、外部ユーザは、個々のピン毎に、各集積
回路ピンをデフォルト状態のまま残すのか、あるいは外
部構成値で駆動するのかを選択することができる。外部
ユーザが、集積回路ピンをデフォルト状態のまま残す選
択を行った場合、内部マスク・プログラム可能レジスタ
によって供給される内部デフォルト設定データ値が、集
積回路ピンによって出力される。逆に、外部ユーザがデ
フォルト状態を無効化する選択を行った場合、ユーザは
外部データ源を用いて、外部構成値を集積回路ピンに送
り込む。デフォルト設定データは、内部マスク・プログ
ラム可能レジスタによって供給されるか、あるいは外部
ユーザによってピン毎に選択的に無効化されるが、外部
バス構成、クロック構成、チップ・セレクト構成、およ
びポート構成を含む。

【０００７】本発明が実施される環境を説明する。リセ
ット動作の間に、データ・プロセッサの構成が決定され
る。これは、リセット後最初の動作が、データ・プロセ
ッサを異なる構成で異なる機能を実行させる場合がある
ためである。本発明では、データ・プロセッサのデフォ
ルト・リセット設定が、プログラム可能マスク・レジス
タからアクセスされる。更に、デフォルト・リセット設
定は、外部ユーザによって送り込まれる外部構成値によ
って、全体的にまたは単に部分的に無効化することがで
きる。

【０００８】また、本発明では、データ・プロセッサの
デフォルト・リセット設定が外部データ源によって全体
的にまたは部分的に無効化されなければ、このデフォル
ト・リセット設定はプログラム可能マスク・レジスタか
ら取り込まれる。

【０００９】このデータ・プロセッサを使用する顧客
（ユ−ザ）は、データ・プロセッサの製造プロセスの間
に、マスク・レジスタにプログラムすべき値を指定す
る。オプションとして、生産検査、開発システム、プロ
トタイプのような用途や、アプリケーションのためにデ
フォルト・リセット設定を必要としないユーザがデータ
・プロセッサを購入する場合のために、デフォルト・リ
セット設定を、外部集積回路ピンから送り込むことがで
きる。データ・プロセッサのシステム統合回路内に実施
される回路によって、外部ユーザは、ピン毎に、内部マ
スク・レジスタによって提供されるデフォルト設定を選
択的に無効化することができる。したがって、ユーザ
は、リセット設定値の一部を、内部マスク・レジスタに
記憶されているデフォルト値から供給させ、リセット設
定値の残りの部分を外部ユーザによって外部から送り込
むように選択を行うことができる。

【００１０】マスク・プログラム可能レジスタを、ユー
ザがマスク・プログラム可能レジスタによって決定され
るデフォルト設定の全体またはその一部を無効化できる
機能とを組み合わせたことにより、本発明は従来技術に
よる実施形態よりもコスト的に有利である。例えば、大
規模ユーザは、リセット処理の実行の間に構成データを
送り込むために必要な外部回路を不要とし、彼等のデー
タ処理システムのコスト削減を図ることができる。更
に、マスク・プログラム可能レジスタは、プロセッサの
製造者が既知の技術を用いて実施し、データ・プロセッ
サをかかる大規模ユーザの仕様に合わせて製造すること
ができる。加えて、特殊なシステムまたは少規模ユーザ
のために、製造者は外部データ源を追加し、データ・プ
ロセッサのマスク・プログラム可能レジスタ内に記憶さ
れているリセット設定の全体または一部を選択的に無効
化することも可能である。

【００１１】本発明は、データ・プロセッサを、デフォ
ルト設定、または検査目的やデフォルト設定を無効化す
ることその他の動作に必要とされることのいずれかの構
成に、選択的に構成可能とするものである。本発明を実
施するデータ・プロセッサによって具体化される選択性
は、特に小規模ユーザにとって、彼らの仕様に合わせた
データ・プロセッサの設計を製造者に依頼する余裕がな
い場合に有用である。加えて、本発明のデータ・プロセ
ッサを選択的に構成できる機能は、既存のデータ・プロ
セッサを、プロトタイプとしてまたはシステム開発のた
めに使用したいユーザには有用である。

【００１２】尚、本発明を実施するデータ・プロセッサ
の接続状態(connectivity)および動作についての以下の
説明では、「リセットの間」とはリセット信号がアサー
トされている期間を意味する。また、「通常動作」とい
う用語は、リセット信号がニゲート(negate)されている
ときのデータ・プロセッサの動作モードを意味する。更
に、以下の説明では、「上書きされる(overwritten)
」、「無効化される(overriden) 」および「オーバー
ドライブされる(overdriven)」は全て、同一の意味を示
唆するものである。

【００１３】尚、本願に関連する出願に、Oded Yishay
et al.により１９９５年６月２６日に出願された、"Res
et Configuration in a Data Processing System and M
ethod Therefor" と題する米国特許出願番号第０８／４
９４，６６４号がある。

【００１４】

【発明の実施の形態】以下、本発明の実施形態における
構成を説明する。本発明の接続状態に関する以下の説明
では、「バス」という用語は、デ−タ、アドレス、制
御、ステータスのような１つ以上の様々なタイプの情報
を転送するために用いられる、複数の信号または導体を
意味するために使用するものとする。また、「アサート
(assert)」および「ニゲート」という用語は、それぞ
れ、信号、状態ビット、または同様の装置がその論理真
状態または論理虚状態になることに言及する場合に使用
する。論理真状態が論理レベル１の場合、論理虚状態は
論理レベル０となる。一方、論理正状態が論理レベル０
の場合、論理虚状態は論理レベル１となる。

【００１５】更に、数の直前にある記号「＄」は、その
数が１６進数即ち基数を１６とした形態で表されている
ことを示す。また、数の直前にある記号「％」は、その
数が二進数即ち基数を２とした形態で表されていること
を示す。

【００１６】図１は、データ処理システム１０を示す。
データ処理システム１０は、バス２８を通じて、外部素
子１１と通信を行う。バス２８は、本明細書において
は、複数の集積回路端子２８と相互交換可能に用いられ
るものとする。データ処理システム１０は、中央演算装
置（ＣＰＵ）１２、タイマ回路１４、システム統合回路
１６、直列通信回路１８、アナログ−デジタル（Ａ／
Ｄ）変換器２０、およびスタティック・ランダム・アク
セス・メモリ（ＳＲＡＭ）２２を含む。ＣＰＵ１２、タ
イマ回路１４、システム統合回路１６、直列通信回路１
８、Ａ／Ｄ変換器２０、およびＳＲＡＭ２２の各々は、
バス２８を通じて内部的に通信を行う。

【００１７】図２は、本発明を利用したデータ処理シス
テム１０のシステム統合回路１６の一部を示す。システ
ム統合回路１６は、マスク・レジスタ４０、バス・イン
ターフェース部４２、外部バス制御部４４、リセット回
路４６、複数のバス端子４８、構成レジスタ５０、およ
び端子制御回路５２を含む。システム統合回路１６のバ
ス・インターフェース部４２は、バス３６を通じて、デ
ータ処理システム１０の残りの部分に結合されている。
バス・インターフェース部４２は、内部アドレス・バス
５２、内部データ・バス５４、および内部制御バス５６
を通じて、外部バス制御部４４に結合されている。

【００１８】構成レジスタ５０はリセット回路４６に結
合され、内部リセット信号を受信する。また、構成レジ
スタ５０はバス・インターフェース部４２にも接続さ
れ、構成データバスを供給する。構成レジスタ５０は、
外部アドレス・バス６６、外部データ・バス６４、およ
び外部制御バス６２を通じて、複数のバス端子４８に結
合されている。

【００１９】マスク・レジスタ４０は外部バス制御部４
４に結合され、マスク・データ・バスを供給する。外部
バス制御部４４は端子制御部５２に結合され、アドレス
・バス２０２、制御出力イネーブル・バス２０４、デー
タ・バス２０６、制御バス２１０、およびデータ出力イ
ネーブル信号２０８を供給する。リセット回路４６は、
外部バス制御部４４と端子制御部５２とに結合され、内
部リセット信号を供給する。また、リセット回路４６は
複数のバス端子４８にも結合され、外部リセット信号を
双方向的に通信する。複数のバス端子４８は端子制御部
５２に結合され、外部アドレス・バス６６、外部データ
・バス６４、および外部制御バス６２を通じて、情報を
双方向的に通信する。複数のバス端子４８は、複数の集
積回路ピン２８を通じて、情報を供給する。

【００２０】複数のバス端子４８の一部を図３により詳
細に示す。複数のバス端子４８は、リセット端子７０、
フリーズ端子(Freeze terminal) ７２、サイズ端子７
４、複数のモード・ストローブ端子(Mode Strobe termi
nal)７７、およびモード選択端子７８から成る。複数の
モード・ストローブ端子７７は、Ｄ［１０」信号、Ｄ
［１］信号、およびＤ［０］信号を外部データ・バス６
４に供給する。モード選択端子７８は、モード選択信号
を外部制御バス６２に供給する。フリーズ端子７２は、
フリーズ信号を外部制御バス６２に供給する。加えて、
サイズ端子７４はサイズ信号を外部制御バス６２に供給
する。リセット端子７０は、外部リセット信号をリセッ
ト回路４６に供給する。複数のバス端子４８は、複数の
集積回路端子２８を通じて、外部素子１１にも結合され
ている。

【００２１】図４は、端子制御部５２の一部をより詳細
に示す。図示した端子制御部５２の部分は、反転器５２
２、ＡＮＤゲート５２４、バッファ５２６、バッファ５
２８、ＡＮＤゲート５３０、バッファ５３２、バッファ
５３４、ＡＮＤゲート５３６、バッファ５３８、バッフ
ァ５４０、ＡＮＤゲート５４２、バッファ５４４、およ
びバッファ５４６から成る。

【００２２】反転器５２２はリセット回路４６に結合さ
れ、その第１入力において内部リセット信号を受信す
る。内部リセット信号は、バッファ５２８、バッファ５
３４、バッファ５４０、およびバッファ５４６の各々の
制御入力にも供給される。反転器５２２の出力は、ＡＮ
Ｄゲート５２４、ＡＮＤゲート５３０、ＡＮＤゲート５
３６、およびＡＮＤゲート５４２の各々の第１入力に結
合されている。

【００２３】ＡＮＤゲート５２４の第２入力は、制御出
力イネーブル・バス２０４に結合されている。ＡＮＤゲ
ート５２４の出力は、バッファ５２６の制御入力に結合
されている。制御バス２１０は、フリーズ信号を、バッ
ファ５２６の入力およびバッファ５２８の入力に供給す
る。バッファ５２６の出力およびバッファ５２８の出力
は、外部制御バス６２に結合されている。

【００２４】ＡＮＤゲート５３０の第２入力は、データ
出力イネーブル信号２０８に結合されている。ＡＮＤゲ
ート５３０の出力は、バッファ５３２の制御入力に結合
されている。データ・バス２０６は、Ｄａｔａ［３］信
号を、バッファ５３２の入力およびバッファ５３４の入
力に供給する。バッファ５３２の出力およびバッファ５
３４の出力は、外部データ・バス６４に結合されてい
る。

【００２５】ＡＮＤゲート５３６の第２入力は、データ
出力イネーブル信号２０８に結合されている。ＡＮＤゲ
ート５３６の出力は、バッファ５３８の制御入力に結合
されている。データバス２０６は、Ｄａｔａ［１］信号
を、バッファ５３８の入力およびバッファ５４０の入力
に供給する。バッファ５３８の出力およびバッファ５４
０の出力は、外部データ・バス６４に結合されている。

【００２６】ＡＮＤゲート５４２の第２入力は、制御出
力イネーブル・バス２０４によって供給されるサイズ出
力イネーブル信号に結合されている。ＡＮＤゲート５４
２の出力は、バッファ５４４の制御入力に結合されてい
る。制御バス２１０は、サイズ信号を、バッファ５４４
の入力およびバッファ５４６の入力に供給する。バッフ
ァ５４４の出力およびバッファ５４６の出力は、外部制
御バス６２に結合されている。

【００２７】図８は、外部バス制御部４４の一部をより
詳細に示す。図示した外部バス制御部４４の部分は、Ｏ
Ｅ（出力イネーブル）発生器４４０、マルチプレクサ４
４２、およびマルチプレクサ４４４から成る。

【００２８】マスク・データ・バスは、シャドウ・デー
タ(shadow data) を、複数のマルチプレクサ４４２ない
し４４４の各々に供給する。明確化のために、２つのマ
ルチプレクサのみを用いて、本発明に実際に実施してあ
る複数のマルチプレクサを表わすことにする。したがっ
て、シャドウ・データ１信号がマルチプレクサ４４２に
供給され、シャドウ・データＮ信号がマルチプレクサ４
４４に供給される。発生バスが、内部制御バス５６を通
じて、ＯＥ発生器４４０に供給されている。内部データ
・バス５４を通じて、マルチプレクサ４４２にデータ値
が供給される。内部制御バス５６を通じて、マルチプレ
クサ４４４に制御値が供給される。内部リセット信号
は、マルチプレクサ４４２ないし４４４の各々の制御入
力に供給される。ＯＥ発生器４４０は、制御出力イネー
ブル・バス２０４およびデータ出力イネーブル信号２０
８を供給する。マルチプレクサ４４２は、Ｄ［１０］デ
ータ値をデータ・バス２０６に供給する。マルチプレク
サ４４４は、フリーズ信号を制御バス２１０に供給す
る。

【００２９】次に、本発明の実施形態における動作を説
明する。図１に示したデータ処理システム１０の動作の
間、ＣＰＵ１２は、バス３６を通じて転送される複数の
アドレス、データ、および制御信号によって、タイマ回
路１４、システム統合回路１６、直列回路１８、Ａ／Ｄ
変換回路２０、およびＳＲＡＭ２２の各々の動作を制御
する。ＣＰＵ１２は、データ処理システム１０の動作の
間に必要とされる命令の各々を実行する。バス３６は、
ＣＰＵ１２とデータ処理システム１０のその他の部分と
の間で情報の通信を行う。更に、タイマ１４がタイミン
グ制御および割り込み構造を与える。タイミング制御お
よび割り込み構造はデータ処理技術では一般的に既知で
あるので、これ以上詳しく論じないことにする。直列回
路１８は直列データを通信する。Ａ／Ｄ変換器２０は、
外部集積回路ピン３２を通じて外部データ源から供給さ
れるデータに応答して、アナログ／デジタル変換動作を
実行する。ＳＲＡＭ２２は、データ処理システム１０の
動作の間実行される機能のためにメモリ記憶部を提供す
る。加えて、システム統合回路１６は、データ処理シス
テム１０と、外部素子１１を含む複数のその他の外部素
子との間の相互作用を可能にする。

【００３０】図２により詳細に示したシステム統合回路
１６の一部は、データ処理システム１０を、マスク・レ
ジスタに記憶されているデフォルト・リセット設定にし
たがって構成すべきか、あるいはバス２８を通じて複数
のバス端子によって供給される外部データにしたがって
構成すべきかを決定する。データ処理システム１０の動
作の間、リセット動作は、システム統合回路１６の内部
または外部のどちらからでも発生させることができる。
外部から発生されるリセット動作は、外部素子１１が
（図３の）複数のバス端子４８のリセット集積回路端子
７０をアサートしたときに開始する。リセット集積回路
端子７０は、それに応答して、外部リセット信号を発生
する。続いて、外部リセット信号はリセット回路４６に
転送され、リセット回路４６は内部リセット信号をアサ
ートする。同様に、内部から発生されるリセット動作
は、データ処理システム１０のいずれかのモジュールに
よって発生することができる。かかる内部リセット要求
は、バス３６を通じて、バス・インターフェース部４２
に供給される。あるいは、内部離リセット要求は、直
接、データ処理システム１０の要求元モジュールまたは
サブモジュールによって発生することもできる。かかる
内部リセット要求（ここでは図示しない）に応答して、
リセット回路４６は、内部リセット信号および外部リセ
ット信号双方をアサートする。外部および内部リセット
動作双方が開始されると、内部リセット信号、外部リセ
ット信号、およびリセット集積回路端子７０がアサート
される。

【００３１】動作中、データ処理システム１０は、外部
リセット集積回路ピン７０がアサートされるときに、所
望の動作モードに構成される。これらのモードは、スレ
ーブ工場検査モード、マスタ検査モード、エミュレータ
・モード、マスタ・モード、および単一チップ・モード
を含む。動作モードに加えて、データ処理システム１０
のＰＬＬ（位相ロック・ループ）モード、サイズ・モー
ド、クロック・モードも、外部リセット集積回路ピン７
０がアサートされるときに決定される。データ処理シス
テム１０は、２：１ＰＬＬモードまたは１：１ＰＬＬモ
ードで動作するように構成することができる。同様に、
データ処理システム１０は、１６ビットまたは８ビット
・サイズ・モードで動作するようにも構成可能である。
更に同様に、予め選択された集積回路ピンをイネーブル
し、ポート(PＯＲＴ［４］ )として、またはクロック入
力として動作させるクロック・モードも、外部リセット
集積回路ピン７０がアサートされるときに決定される。
尚、上述のモードは、本発明の一実施例を単に例示する
ものに過ぎず、動作モードの追加や各動作モードにおい
て異なる構成を追加することによるモードの補強も可能
であることは十分に理解されよう。

【００３２】データ処理システム１０の動作モードおよ
び構成を決定するために、外部ユーザは、内部マスク・
レジスタ４０によって供給されるデフォルト・リセット
設定を用いてもよいし、あるいは個々の集積回路ピン毎
に選択を行い、外部データ源から当該集積回路ピンに代
替データを送り込むことによって、そのピンに供給され
たデフォルト・リセット設定データを無効化することも
可能である。言い替えると、外部ユーザが、内部マスク
・レジスタ４０によって供給されるデータによって実施
されるデフォルト・リセット設定状態を使用したい場
合、なにも操作は要求されない。データ処理システム１
０の動作の属性を構成するのには、内部マスク・レジス
タ４０によって供給されるデフォルト・リセット設定が
用いられる。しかしながら、外部ユーザが、マスク・レ
ジスタ４０に記憶されているデフォルト・リセット設定
データによって指定される構成の全体または一部を変え
たい場合、外部ユーザは、複数の集積回路ピンの全てま
たは指定したものに代替データを送り込むことによっ
て、デフォルト・データを無効化することができる。

【００３３】第１例において、リセット動作が実行中で
あり、構成データをマスク・レジスタ４０から読み出
し、マスク・データ・バスを通じて外部バス制御部４４
に転送すると仮定する。図８に示すように、外部バス制
御部４４は、内部制御バス５６から発生バスを読み出
す。第１制御信号を読み出したなら、それをOE（出力イ
ネーブル）発生器４４０に供給し、制御出力イネーブル
・バス２０４を発生する。加えて、外部バス制御部４４
は、第１データ・ビット、即ち、シャドウ・データ１を
マスク・データ・バスから読み出す。シャドウ・データ
１は、マルチプレクサ４４２の第１入力に供給される。
加えて、対応するデータ・ビットが、内部データ・バス
５４によって、マルチプレクサ４４２の第２入力に供給
される。リセット回路によって発生される内部リセット
信号は、シャドウ・データ１ビットおよび対応するデー
タ・ビットのどちらを、データ・バス２０６を通じて供
給するのかを決定するために供給される。内部リセット
信号がアサートされることによって、データ処理システ
ム１０がリセットされておりこれを構成する必要がある
ことが示されると、マルチプレクサ４４２は、シャドウ
・データ１を、データ・バス２０６を通じて、端子制御
部５２に供給する。内部リセット信号がニゲートされて
いる他の全時点では、マルチプレクサ４４２は対応する
データ・ビットをデータ・バス２９６に供給する。

【００３４】同様に、外部バス制御部４４は、最後のデ
ータ・ビット、即ち、シャドウ・データＮをマスク・デ
ータ・バスから読み出す。シャドウ・データＮビット
は、マルチプレクサ４４４の第１入力に供給される。加
えて、対応する制御ビットが、内部制御バス５６によっ
て、マルチプレクサ４４４の第２入力に供給される。リ
セット回路４６によって発生される内部リセット信号
は、シャドウ・データＮビットおよび対応する制御ビッ
トのどちらを、データ・バス２０６を通じて供給するの
かを決定するために供給される。内部リセット信号がア
サートされることによって、データ処理システム１０が
リセットされておりこれを構成する必要があることが示
されると、マルチプレクサ４４４はシャドウ・データＮ
ビットをフリーズ信号として、制御バス２１０を通じて
端子制御部５２に供給する。内部リセット信号がニゲー
トされている他の全時点では、マルチプレクサ４４４は
対応する制御ビットを制御バス２１０に供給する。

【００３５】具体的に図８には詳細に示していないが、
外部バス制御部４４には追加のマルチプレクサが設けら
れており、データ処理システムの残りの部分に構成デー
タを供給することは理解されよう。この場合、追加のマ
ルチプレクサは、データ処理システム１０の動作モー
ド、ＰＬＬモード、サイズ・モード、およびクロック・
モードを決定するために設けられる。外部バス制御部４
４の効果は、内部リセット信号がアサートされたとき
に、マスク・レジスタ４０によって供給される全てのデ
フォルト設定データを、制御出力イネーブル・バス２０
４、データ・バス２０６、制御バス２１０、およびデー
タ出力イネーブル信号２０８を通じて、端子制御部５２
に供給することである。

【００３６】デフォルト設定データが端子制御部５２に
供給されると、端子制御部５２は、マスク・レジスタ４
０および外部バス制御部４４によって供給されるデフォ
ルト・データを弱く送り出す。この弱く送り出されるデ
フォルト・データは、当該デフォルト・データの部分が
データ処理システム１０外部のデータ源によって供給さ
れる外部構成データによって無効化されない場合に、デ
ータ処理システム１０に構成データを供給するために用
いられる。

【００３７】先に説明したように、端子制御部５２は、
外部バス制御部４４から内部構成データを受信する。内
部構成データは、フリーズ信号、Ｄａｔａ［３］信号、
Ｄ［１０］信号、Ｄ［１］信号、Ｄ［０］信号、および
サイズ信号を含む。再び、これらの信号は各々、外部バ
ス制御部４４内に設けられているマルチプレクサによっ
て供給されることを注記しておく。更に、外部構成デー
タは、外部アドレス・バス６６、外部データ・バス６４
および外部制御バス６２を通じて、複数のバス端子４８
から読み出すことができる。外部構成データは、図３に
示した複数のバス端子４８に供給される。複数のバス端
子４８の各々は、次に、外部制御バス６２および外部デ
ータ・バス６４の内適切な一方と接続される。リセット
端子７０は外部リセット信号をリセット回路４６に供給
する。

【００３８】バッファ５２６，５３２，５３６，５４４
の各々は、外部アドレス・バス６６、外部データ・バス
６４、および制御バス６２の１つに情報を送り込むこと
ができる強いドライバであることを注記するのは重要な
ことである。同様に、バッファ５２８，５３４，５４
０，５４６の各々は弱いドライバであり、外部アドレス
・バス６６、外部データ・バス６４、および外部制御バ
ス６２の１つに情報を弱く供給し、複数のバス端子４８
によって外部から供給される情報によって無効化され得
ることを注記するのも重要なことである。

【００３９】本発明の動作の間、内部リセット信号は端
子制御部５２に供給される。内部リセット信号を供給す
ることによりは、バッファ５２８，５３４，５４０，５
４６の各々をイネーブルし、データを転送させる。加え
て、内部リセット信号は反転され、ＡＮＤゲート５２
４，５３０，５３６，５４２の各々に供給される。内部
リセット信号がニゲートされると、ＡＮＤゲート５２４
はバッファ５２６をディゼーブルする。同様に、内部リ
セット信号がニゲートされると、ＡＮＤゲート５３０は
バッファ５３２をディゼーブルし、ＡＮＤゲート５３６
はバッファ５３８をディゼーブルし、ＡＮＤゲート５４
２はバッファ５４４をディゼーブルする。内部リセット
信号がニゲートされ、バッファ５２６，５３２，５３
６，５４４によって設けられた強力なドライバがディゼ
ーブルされると、外部バス制御部４４によって供給され
るデフォルト設定情報が、外部アドレス・バス６６、外
部データ・バス６４、および外部制御バス６２の１つ
に、バッファ５２８，５３４，５４０，５４６によって
形成される弱いドライバの各々によって送り込まれる。
このような弱いドライバによってデフォルト設定情報が
送り込まれた場合、複数のバス端子４８の１つに送り込
まれた値によって容易に無効化することができる。

【００４０】次に、本発明の一実施例の動作例について
詳細に説明する。図７を参照すると、本発明において実
施される可能性のある構成を表わす表が示されている。
図７に示すように、データ処理システムのモードは、デ
フォルトによって、リセット時にマスタ・モードで動作
するように構成されているものと仮定する。この場合、
マスク・レジスタ４０は、ビット０ないし２に％１０１
の二進数を記憶する。内部リセット信号がアサートされ
ることによって、データ処理システム１０がリセットさ
れておりこれを構成すべきことが示されると、二進数％
１０１は、マスク・データ・バスを通じて、外部バス制
御部４４に供給される。内部リセット信号がアサートさ
れているので、二進数％１０１は、対応する複数のマル
チプレクサ（図８には示されていない）に供給され、次
いでそこから出力される。本発明の実施例では、マルチ
プレクサは、この二進数をデータ・バス２０６に供給す
る。

【００４１】対応する複数のマルチプレクサから、二進
数％１０１が、データ・バス２０６を通じて、端子制御
部５２に供給される。尚、データ処理システム１０の動
作モードを決定する二進数は、外部素子１１のような外
部素子によって、モード・ストローブ集積回路端子７７
に送り込まれる情報によって無効化され得ることを注記
しておく。外部素子１１が複数のモード・ストローブ集
積回路端子７７にデータを供給しない場合、二進数％１
０１は出力され、端子制御部５２内に設けられているバ
ッファから弱く送り出される。続いて、二進数％１０１
は、外部データ・バス６４を通じて、２つの構成レジス
タ５０を介し、ビット０に供給され記憶される。構成レ
ジスタ５０から、この値を用いて、データ処理システム
をマスタ動作処理で動作するように構成する。

【００４２】逆に、外部素子１１が情報を複数のモード
・ストローブ集積回路端子７７に供給し、外部ユーザが
データ処理システム１０を、マスタ・モードではなく単
一チップ・モードで動作させたいことを示していると仮
定する。この場合、モード・ストローブ集積回路端子７
７は二進数％１１０を発生し、データ処理システムが単
一チップ動作モードで動作すべきことを示す。この場
合、二進値％１０１も未だ出力され、端子制御部５２内
に設けられているバッファから弱く送り出されている。
しかしながら、弱く送り出されている値％１０１は、モ
ード・ストローブ集積回路端子７７によって供給される
二進値％１１０によって上書きされる。モード・ストロ
ーブ集積回路端子７７によって供給される値は、端子制
御部５２内に設けられているバッファによって送り出さ
れた弱い値を無効化する。その後、二進数％１１０は、
外部データ・バス６４を通じて、構成レジスタ５０のビ
ット０ないし２に供給され、記憶される。構成レジスタ
５０から、この値を用いて、データ処理システムを単一
チップ動作モードで動作するよう構成する。

【００４３】一実施例の第２動作例として、デフォルト
によって、リセット時にデータ処理システムの位相ロッ
ク・ループを２：１モードで動作するように構成すると
仮定する。この場合、マスク・レジスタ４０は、マスク
・レジスタ４０のＰＬＬモード・ビットに、二進値％０
を記憶する。内部リセット信号がアサートされることに
よって、データ処理システム１０がされておりこれを構
成すべきことが示されると、二進値％０はマスク・デー
タ・バスを通じて外部バス制御部４４に供給される。内
部リセット信号がアサートされているので、二進値％０
はマルチプレクサ４４を通じて供給され、続いて出力さ
れる。マルチプレクサ４４４は、本発明の実施例では、
フリーズ信号を通じて制御バス２１０にこの二進値を供
給する。尚、データ処理システム１０のＰＬＬ動作モー
ドを決定する二進値は、外部素子１１のような外部素子
によって、フリーズ集積回路端子７２に書き込まれる値
によって上書きされ得ることを注記しておく。外部素子
１１がフリーズ集積回路端子７２に値を供給しない場
合、二進値％０は出力され、バッファ５２８から弱く送
り出される。続いて、二進値％０は、外部制御バス６２
を通じて、構成レジスタ５０のＰＬＬモード・ビットに
供給され、記憶される。構成レジスタ５０から、この値
を用いて、データ処理システム１０を２：１ＰＬＬ動作
モードで動作するように構成する。

【００４４】逆に、外部素子１１がフリーズ集積回路端
子７２に値を供給し、外部ユーザがデータ処理システム
１０を２：１ＰＬＬモードではなく、１：１ＰＬＬモー
ドで動作させたいことを示していると仮定する。この場
合、フリーズ集積回路端子７２は二進値％１を供給し、
データ処理システムは１：１ＰＬＬ動作モードで動作す
べきことを示す。この場合、二進値％０も未だ出力さ
れ、バッファ５２８から弱く送り出されている。しかし
ながら、弱く送り出されている値％０は、フリーズ集積
回路端子７２によって供給される二進値％１によって上
書きされる。フリーズ集積回路端子７２によって供給さ
れた値は、弱いバッファ、即ち、バッファ５２８によっ
て送り出されている値を無効化する。続いて、二進値％
１が、外部制御バス６２を通じて、構成レジスタ５０の
ＰＬＬモード・ビットに供給され、記憶される。構成レ
ジスタ５０から、この値を用いて、データ処理システム
１０を１：１ＰＬＬ動作モードで動作するように構成す
る。

【００４５】一実施例の第３動作例として、データ処理
システム１０は、デフォルトとして、リセット時に１６
ビット・サイズ・モードで動作するように構成すると仮
定する。この場合、マスク・レジスタ４０は、二進値％
０をマスク・レジスタ４０のサイズ・モード・ビットに
記憶する。内部リセット信号がアサートされることによ
って、データ処理システム１０がリセットされておりこ
れを構成すべきことが示されると、二進値％０はマスク
・データ・バスを通じて、外部バス制御部４４に供給さ
れる。内部リセット信号がアサートされているので、二
進値％０は、外部バス制御部４４の複数のマルチプレク
サ（ここでは詳細には説明しない）の１つを通じて供給
され、次いで出力される。本発明の実施例では、このマ
ルチプレクサは、続いて、この二進値をサイズ信号を通
じて制御バス２１０に供給する。尚、データ処理システ
ム１０の動作のサイズ・モードは、外部素子１１のよう
な外部素子によってサイズ集積回路端子７４に書き込ま
れる値によって、上書きされ得ることを注記しておく。
外部素子１１が値をサイズ集積回路端子７４に供給しな
い場合、二進値％０が出力され、バッファ５２８から弱
く送り出される。続いて、二進値％０は、外部制御バス
６２を通じて、構成レジスタ５０のサイズ・モード・ビ
ットに供給され記憶される。構成レジスタ５０から、こ
の値を用いて、データ処理システムを１６ビット・サイ
ズ動作モードで動作するように構成する。

【００４６】逆に、外部素子１１が値をサイズ集積回路
端子７４に供給し、外部ユーザが、データ処理システム
１０を、１６ビット・サイズ・モードではなく、８ビッ
ト・サイズ・モードで動作させたいことを示すと仮定す
る。この場合、サイズ集積回路端子７４は二進値％１を
発生し、データ処理システムが８ビット・サイズ動作モ
ードで動作すべきことを示す。この場合、二進値％０も
未だ出力され、バッファ５４６から弱く送り出されてい
る。しかしながら、弱く送り出されている値％０は、サ
イズ集積回路端子７４によって供給される二進値％１に
よって上書きされる。サイズ集積回路端子７４によって
供給される値は、弱いドライバ、即ち、バッファ５４６
によって送り出される値を無効化する。続いて、二進値
％１は、外部制御バス６２を通じて、構成レジスタ５０
のサイズ・モード・ビットに供給され、記憶される。構
成レジスタ５０から、この値を用いて、データ処理シス
テムを８ビット・サイズ動作モードで動作するように構
成する。

【００４７】一実施例の第４動作例として、リセット時
にデータ処理システムの出力の１つが、デフォルトとし
て、ポート端子（ポートＥ［４］）として動作するよう
に構成すると仮定する。この場合、マスク・レジスタ４
０は、二進値％０をマスク・レジスタ４０のクロック・
ビットに供給する。内部リセット信号がアサートされる
ことによって、データ処理システム１０がリセットされ
ておりこれを構成すべきことが示されると、二進値％０
はマスク・データ・バスを通じて外部バス制御部４４に
供給される。内部リセット信号がアサートされているの
で、二進値％０は、複数のマルチプレクサ（ここでは詳
しく説明しない）の１つを通じて供給され、続いて出力
される。本発明の実施例では、この複数のマルチプレク
サの１つは、この二進値をデータ・バス２０６に供給す
る。

【００４８】データ処理システム１０のポート／クロッ
ク動作モードを決定する二進値は、外部素子１１のよう
な外部素子によって、Ｄ［３］集積回路端子７５に書き
込まれるデータによって上書きされ得ることを注記して
おく。外部素子１１が値をＤ［３］集積回路端子７５に
供給しない場合、二進数％０が出力され、バッファ５３
４から弱く送り出される。続いて、二進数％０は、外部
制御バス６２を通じて、構成レジスタ５０のクロック・
モード・ビットに供給され、記憶される。構成レジスタ
５０から、この値を用いてデータ処理システムを構成
し、予め選択されている集積回路端子をポート端子（ポ
ートＥ［４］）として動作するように構成する。

【００４９】逆に、外部素子１１が値をＤ［３］集積回
路端子７５に供給し、外部ユーザがデータ処理システム
１０が、予め選択されている集積回路端子を、ポート端
子ではなく、クロック出力端子として構成させたいこと
を示すと仮定する。すると、Ｄ［３］集積回路端子７５
は二進値％１を発生し、データ処理システムはクロック
出力端子として構成すべきことを示す。この場合、二進
値％０も未だに出力され、バッファ５３４から弱く送り
出されている。しかしながら、弱く送り出されている値
％０は、Ｄ［３］集積回路端子７５によって供給される
二進値％１によって上書きされる。Ｄ［３］集積回路端
子７５によって供給される値は、弱いドライバ、即ち、
５３４によって送り出される値を無効化する。続いて、
二進値％１は、外部データ・バス６４を通じて、構成レ
ジスタ５０のクロック・モード・ビットに供給され、記
憶される。構成レジスタ５０から、この値を用いてデー
タ処理システムを構成し、予め選択されている回路端子
をクロック出力端子として構成する。

【００５０】

【発明の効果】本発明は、マスク・レジスタ４０によっ
て供給されるデフォルト設定データの全てまたは一部の
みの上書きを行ったり、かかるデータの上書きを行わな
い選択を、ユーザに可能にするものである。かかる柔軟
性によって、外部ユーザが望むシステムを実現するため
に外部から駆動すべき集積回路ピンの一部についての
み、外部ユーザが外部回路を設ければすむことになる。
また、本発明は、マスク・レジスタ４０内にプログラム
されたデフォルト設定値を、外部ユーザが使用可能とす
ることを強調すべきであろう。加えて、デフォルト設定
値の一部は、外部から供給された構成値で上書きするこ
とも可能である。しかしながら、デフォルト設定値の全
てを上書きしなければならない訳ではないことは強調す
べきであろう。

【００５１】したがって、ユーザが内部マスク・レジス
タ４０でデータ処理システム１０を構成したい場合、ユ
ーザはデータを複数のバス端子４８に供給せず、マスク
・レジスタ４０によって供給されたデフォルト設定値を
上書きしなければよい。外部素子によって駆動されない
場合、構成レジスタ５０は、マスク・レジスタ４０に記
憶されているデフォルト設定値に対応するように内部で
設定される。マスク・レジスタ４０の内容は、データ処
理システム１０の製造プロセスの製作段階の間に記憶さ
れる。データ処理システム１０を使用する顧客が、デー
タ・プロセッサの製作プロセスの間に、マスク・レジス
タ４０にプログラムすべき値を指定する。デフォルト設
定値を使用する場合、データ処理システム１０のユーザ
は、外部素子を設けリセットの間にリセット設定データ
を複数のバス端子４８に設定する必要はなく、したがっ
て、ハードウエアのオーバーヘッド・コストおよび時間
が節約される。

【００５２】あるいは、ユーザが、複数のバス端子４８
を通じて外部バス２８によって供給されるデータを用い
て、データ処理システム１０を部分的に構成したい場
合、ユーザは、リセット動作の間に、複数のバス端子４
８の適切な１つを、所定の論理状態に設定すればよい。
かかるデータ処理システム１０を構成するための代替方
法によって、ユーザは、リセットの間にあらゆる所望の
リセット設定を確定する柔軟性を有することができる。
オプションとして、デフォルト・リセット設定は、生産
検査、開発システム、プロトタイプのような用途のため
に、およびデータ・プロセッサを購入するユーザが彼ら
の用途のためにデフォルト・リセット設定を必要としな
い場合に、デフォルト・リセット設定を、外部集積バス
端子４８から送り込むことができる。

【００５３】更に、本発明では、複数の集積回路端子２
８上で、構成レジスタ５０の内容を外部ユーザに見せる
ことができる。これは、開発システムおよび検査の用途
には特に有用である。

【００５４】本発明は、リセット動作の間に、データ・
プロセッサのデフォルト設定を決定する内部マスク・プ
ログラム可能レジスタを提供する。リセット動作の間、
リセット後最初の動作が、データ・プロセッサに異なる
構成で異なる機能を実行可能とするので、データ・プロ
セッサの構成が決められる。本発明では、データ処理シ
ステムの集積回路ピンに書き込まれる値によってデフォ
ルト・リセット設定が無効化されなければ、データ・プ
ロセッサのデフォルト・リセット設定はプログラム可能
マスク・レジスタから得られる。デフォルト・リセット
設定は、動作モード、クロック構成、サイズ構成、およ
びポート構成を制御するための情報を含む。

【００５５】マスク・プログラム可能レジスタを、当該
マスク・プログラム可能レジスタによって決定されるデ
フォルト設定を無効化する機能と組み合わせて使用する
ことによって、本発明のコスト効率は従来技術の実施形
態よりも高まることになる。例えば、大規模ユーザは、
リセット動作の実行の間に構成データを送り込むために
必要な外部回路を除去することができ、これにより彼ら
のデータ処理システムのコストを削減することができ
る。更に、マスク・プログラム可能レジスタは、既知の
技術を用いて、プロセッサの製造者によって実施可能で
あり、かかる大規模ユーザの仕様に合わせてデータ・プ
ロセッサを作成することができる。

【００５６】更に、ユーザは、複数のバス端子４８の予
め選択した部分に外部から構成値の所望部分を送り込む
ことによって、内部マスク・レジスタおよび外部構成値
の双方を用いて、容易にデータ・プロセッサを構成する
ことができる。これによって、データ・プロセッサをデ
フォルト設定や、デフォルト設定を無効化する必要があ
る検査目的またはその他のあらゆる動作に必要とされる
他のあらゆる構成に、選択的に構成することが可能とな
る。本発明を実施するデータ・プロセッサによって具体
化される選択性は、特に、小規模ユーザにおいて、彼ら
の仕様に合わせたデータ・プロセッサの設計を製造者に
依頼する費用を捻出することができないような場合、特
に有用である。加えて、本発明のデータ・プロセッサを
選択的に構成できる機能は、既存のデータ・プロセッサ
をプロトタイプとしてまたはシステム開発のために使用
したいユーザには有用である。

【００５７】ここに記載した本発明の実施形態は、一例
として提示したに過ぎない。しかしながら、ここに記載
した機能を実行するための実施形態は、他にも数多く存
在し得る。例えば、本発明の別の実施例では、マスク・
レジスタ４０によって供給されるデータは、リセット動
作の間にのみ供給してもよいし、あるいは、かかるデー
タはマスク・データ・バス上に継続的に送り込んでもよ
い。加えて、リセット信号以外の別の信号を、多重化の
機能のために使用してもよい。同様に、図４に示した論
理回路は、同様の機能を行う別の論理素子で置き換える
ことができる。更に、リセット信号がニゲートされるの
を待つ代わりに、プログラム・フロー制御は、リセット
信号がニゲートされるまで、リセット動作を繰り返して
もよい。この場合、複数の構成レジスタ５０にラッチさ
れる値は、リセット信号がニゲートされる前に最後にラ
ッチされた値となる。加えて、別の実施例では、同一の
信号を内部リセットおよび外部リセットに使用してもよ
い。更にまた、別の実施例では、データ・プロセッサは
チェックを行い、実行を開始する前に、リセット値がニ
ゲートされているか否かを判定する。リセットがニゲー
トされている場合、構成レジスタの内容に基づいた実行
を開始する。リセットがアサートされている場合、プロ
グラミング・フローは戻って、外部から供給される信号
の状態を検査する。

【図面の簡単な説明】

【図１】本発明の一実施例によるデータ処理システムを
示すブロック図。

【図２】図１のデータ処理システムのシステム統合回路
の一部を示すブロック図。

【図３】図２に示すシステム統合回路の複数のバス端子
を示すブロック図。

【図４】図２に示すシステム統合回路の端子制御回路を
示すブロック図。

【図５】図２に示すシステム統合回路の構成レジスタを
示すブロック図。

【図６】図２に示すシステム構成回路のマスク・レジス
タを示すブロック図。

【図７】図１のデータ処理システムにおけるリセット動
作の間のデフォルト設定を示す図表。

【図８】図２に示すシステム統合回路の外部バス制御回
路を示すブロック図。

【符号の説明】

１０ データ処理システム １１ 外部素子 １２ 中央演算装置 １４ タイマ回路 １６ システム統合回路 １８ 直列通信回路 ２０ アナログ−デジタル（Ａ／Ｄ）変換器 ２２ スタティック・ランダム・アクセス・メモリ
（ＳＲＡＭ） ２８ バス ４０ マスク・レジスタ ４２ バス・インターフェース部 ４４ 外部バス制御部 ４６ リセット回路 ４８ 複数のバス端子 ５０ 構成レジスタ ５２ 端子制御回路 ６２ 外部制御バス ６４ 外部データ・バス ６６ 外部アドレス・バス ７０ リセット端子 ７２ フリーズ端子 ７４ サイズ端子 ７７ モード・ストローブ端子 ７８ モード選択端子 ２０２ アドレス・バス ２０４ 制御出力イネーブル・バス ２０６ データ・バス ２０８ データ出力イネーブル信号 ２１０ 制御バス ４４０ ＯＥ（出力イネーブル）発生器 ４４２，４４４ マルチプレクサ ５２２ 反転器 ５２４，５３０，５３６，５４２ ＡＮＤゲート ５２６，５２８，５３２，５３４，５３６，５４０，５
４４，５４６ バッファ

フロントページの続き (72)発明者 ジョセフ・ジェレメンスカイ アメリカ合衆国テキサス州オースチン、パ ーラセイド・ドライブ4604

Claims (2)

【特許請求の範囲】
1. 【請求項１】データ処理システム（１０）であって：第
   １設定値を記憶するマスク・レジスタ（４０）；複数の
   バス端子（４８）であって、該複数のバス端子の第１部
   分が第２設定値を受信する、複数のバス端子（４８）；
   内部リセット信号を発生し、前記データ処理システム
   （１０）がリセット動作を実行中であることを示すリセ
   ット回路（４６）；前記リセット回路（４６）に結合さ
   れ前記内部リセット信号を受信し、前記マスク・レジス
   タ（４０）に結合され前記第１設定値を受信する外部バ
   ス制御回路（４４）であって、前記第１設定値を発生す
   る前記外部バス制御回路（４４）；および前記リセット
   回路（４６）に結合され前記内部リセット信号を選択的
   に受信し、前記外部バス制御回路（４４）に結合され前
   記第１設定値を受信し、前記複数のバス端子（４８）に
   結合され前記第２設定値を選択的に受信する端子制御回
   路（５２）；から成り、 該端子制御回路（５２）は修正した設定値を発生し、該
   修正した設定値の各ビットは、前記複数のバス端子（４
   ８）の対応する部分により与えられる前記第２設定値の
   対応するビットによって上書きされていない、前記第１
   設定値の各ビットに対応することを特徴とするデータ処
   理システム（１０）。
2. 【請求項２】データ・プロセッサ（１０）に設定値を与
   える方法であって：リセット回路（４６）をイネーブル
   し、リセット信号をアサートする段階；前記モード制御
   信号が第１論理状態にあるとき、マスク・レジスタ（４
   ０）からマスク設定値を読み出す段階；前記モード制御
   信号が第２論理状態にあるとき、複数の集積回路端子
   （４８）から外部設定値を読み出す段階；端子制御回路
   （５２）をイネーブルし、前記マスク設定値および前記
   外部設定値双方に応答して修正設定値を発生する段階で
   あって、前記修正設定値の各ビットが、前記外部設定値
   の対応するビットによって上書きされていない、前記マ
   スク設定値の各ビットに対応する前記修正設定値を発生
   する段階；および前記修正設定値を設定レジスタ（５
   ０）に記憶する段階；から成ることを特徴とする方法。