JPH0916292A - データ処理システムおよびそのための方法 - Google Patents

Abstract

(57)【要約】 【課題】 リセットの間に容易に構築できかつオーバヘ
ッドコストを最少化できるデータプロセッサを提供す
る。 【解決手段】 データ処理システム１０がリセットされ
たとき、構成値は複数の外部集積回路ピンに与えられる
外部構成値またはシステムの内部メモリ３０，６０に格
納された内部値により決定される。外部構成値が与えら
れずかつ内部値が内部メモリに格納されていなければ、
データ処理システムはデフォールトの構成値を提供す
る。デフォールトの構成値はシステム統合ユニット２０
のメモリに格納される。構成データはまたオクタルパケ
ットで外部集積回路ピンから取り出される。各オクタル
パケットの最後のビットは構成データの次の８ビットが
複数の集積回路ピンを介して取り出すべきかまたはデー
タ処理システムのシステム統合ユニットに記憶されたデ
フォールト構成値から取り出すべきかを決定する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般的には、マス
クプログラム式レジスタを有するデータプロセッサに関
し、かつより特定的には、データプロセッサのリセット
構成（ｒｅｓｅｔｃｏｎｆｉｇｕｒａｔｉｏｎ）を決定
するためのマスクプログラム式レジスタを有するデータ
プロセッサに関する。

【０００２】

【関連出願の相互参照】この出願はこの出願と同じ譲受
人に譲渡されかつオデド・イシェイ（ＯｄｅｄＹｉｓｈ
ａｙ）他による「データ処理システムにおけるリセット
構成およびその方法（ＲＥＳＥＴ ＣＯＮＦＩＧＵＲＡ
ＴＩＯＮ ＩＮ Ａ ＤＡＴＡ ＰＲＯＣＥＳＳＩＮＧ
ＳＹＳＴＥＭ ＡＮＤ ＭＥＴＨＯＤ ＴＨＥＲＥＦ
ＯＲ）」と題する、代理人整理番号第ＳＣ−０２２１６
Ａ号の米国出願に関連している。

【０００３】

【従来の技術】データプロセッサがリセットされた場
合、該データプロセッサは該データプロセッサによって
実行されるアプリケーションに依存するあらかじめ選択
されたリセット構成に構築される。複数の動作モードを
有するいくつかのデータプロセッサは特定のアプリケー
ションに対するリセット構成を決定するために多数の外
部集積回路ピンを必要とする。データプロセッサが外部
集積回路ピンへドライブされる論理値に従ってリセット
のために構築されたとき、外部回路は該論理値を集積回
路ピンにドライブすることを要求される。さらに、前記
論理値、または構成データ（ｃｏｎｆｉｇｕｒａｔｉｏ
ｎ ｄａｔａ）、はリセット動作が実行された後に通常
の動作モードを可能にするため集積回路ピンから除去さ
れなければならない。

【０００４】リセット動作の実行後の装置の動作のため
の構成はリセット動作の間に確立されるべきであり、そ
れはリセット動作の直後のデータ処理動作は異なるデー
タプロセッサ構成においては異なる結果を与えるからで
ある。例えば、データ処理のリセット／構成（ｒｅｓｅ
ｔ ｃｏｎｆｉｇｕｒａｔｉｏｎ）命令はデータプロセ
ッサに対しリセット後の最初の命令がデータプロセッサ
内の内部記憶装置からフェッチされるかあるいはデータ
プロセッサの外部の装置からフェッチされるべきかを
「通知（ｔｅｌｌ）」することを要求される。他の例で
は、前記命令はデータプロセッサに対し１つの動作モー
ドがアドレス信号、データ信号、および任意選択的な制
御信号が異なる時間に同じバス端子によって提供される
多重化モード（ｍｕｌｔｉｐｌｅｘｅｄ ｍｏｄｅ）で
あるか、あるいはアドレス信号、データ信号、および制
御信号が異なるバス端子によって提供される非多重化モ
ード（ｎｏｎ−ｍｕｌｔｉｐｌｅｘｅｄ ｍｏｄｅ）で
あるかを「通知」することを要求されるかもしれない。
リセット動作の間に何らの構成も特定されなければ、デ
ータプロセッサは典型的にはデフォールト構成にされ
る。

【０００５】データプロセッサのデフォールト構成をオ
ーバライドすることを希望する外部ユーザは一般にデー
タプロセッサを所望の様式に構築するために該データプ
ロセッサの外部集積回路ピンへ適切なリセット構成デー
タをドライブするのに外部回路を使用する。しかしなが
ら、外部回路を設けることはデータプロセッサに関連す
るオーバヘッドのコストを大幅に増大しかついくつかの
データ処理環境においては許容できない。データプロセ
ッサの外部リセット構成をコスト効率のよい方法で可能
にするために新しい解決方法が必要とされる。このこと
は特に多量または高容量のデータプロセッサを求めるユ
ーザにとって当てはまり、それはそのようなデータプロ
セッサはもしそれらがリセット動作の間に外部集積回路
ピンに対しリセット構成データをドライブするために現
在必要とされる外部回路を除去することができるため大
幅により競争力のあるものとなるからである。

【０００６】

【発明が解決しようとする課題】このようなユーザは一
般にデータプロセッサの製造者に彼らの仕様にあつらえ
られたデータプロセッサを開発しかつ製造することを要
求することによって彼らの量の必要性を満たす。このあ
つらえによる解決方法はまた製造者が、製造者に彼らの
仕様にそったデータプロセッサをあつらえることを要求
する余裕がない低容量のユーザにとって必要とされる数
の目的のために、たとえデフォールト構成であっても、
データプロセッサを他の構成に選択的に構築するための
回路を提供することを要求する。１つの妥協として、製
造者はデータプロセッサをある動作モードで動作させる
よう構成するためにプログラムできる電気的に消去可能
なプログラム可能リードオンリメモリ（ＥＥＰＲＯＭ）
にレジスタを構成することができる。しかしながら、こ
のＥＥＰＲＯＭレジスタは一般に試験するのが困難であ
り、プログラムするのに長い時間を必要とし、かつ実施
するのがより高価になる。さらに、ＥＥＰＲＯＭレジス
タをプログラミングすることは高容量のユーザに関連す
るオーバヘッドコストを大幅に増大し得る他の製造工程
となる。

【０００７】従って、リセットの間に容易に構成できか
つデータプロセッサのオーバヘッドコストを最小にする
データプロセッサが必要である。

【０００８】

【課題を解決するための手段】上に述べた必要性は本発
明によって満たされる。従って、第１の態様で、データ
処理システムが提供される。該データ処理システムは第
１の有効ビットおよび第１の構成データ値を記憶するた
めの第１のメモリを含む。該第１のメモリは第１のドラ
イブ構成信号が第１の論理状態にあるときにリセットシ
ステム構成値として第１の構成データ値を提供する。第
１のインタフェース回路が前記第１のメモリに接続され
て前記第１の有効ビットおよび前記第１の構成データ値
を受信しかつ第１のドライブ構成信号を提供する。前記
第１のインタフェース回路は内部構成指示信号を提供し
かつ内部ドライブ構成信号を受信する。前記データ処理
システムはまた外部構成データ値を選択的に通信する外
部バスインタフェースを含む。外部バスインタフェース
は前記第１のインタフェース回路に接続されて前記内部
構成指示信号を受信する。前記外部バスインタフェース
はモード選択信号および前記内部構成指示信号に応じて
内部ドライブ構成信号を発生する。前記外部バスインタ
フェースはモード選択信号が第２の論理状態にあるとき
にリセットシステム構成値として外部構成データ値を提
供する。

【０００９】第２の態様では、データプロセッサを構成
する方法が提供される。該方法はリセット信号を肯定す
る段階およびモード選択信号を読み出す段階を含む。第
１の構成信号は第１の有効内部構成値が第１のメモリ回
路に記憶されているかを指示するために提供される。内
部構成信号が前記第１の構成信号に応じて発生される。
第１のドライブ外部リセット構成信号が前記モード選択
信号および前記リセット信号に応じて発生される。内部
ドライブ構成信号が前記第１のメモリ回路が前記第１の
有効内部構成信号をリセット構成値として提供すべきこ
とを指示するために発生される。内部ドライブ構成信号
は前記第１の構成信号および前記第１のドライブ外部リ
セット構成信号に応じて発生される。外部バスインタフ
ェース回路が前記内部ドライブ構成信号が第１の論理状
態にある場合に外部データ値の第１の部分を前記リセッ
ト構成値の第１の部分として提供するためにイネーブル
される。

【００１０】これらおよび他の特徴、および利点は添付
の図面とともに以下の詳細な説明を参照することによっ
てさらに明瞭に理解できる。図面は本発明の唯一の態様
を表すものでないことに注目することが重要である。

【００１１】

【発明の実施の形態】本発明は外部ユーザが柔軟性ある
様式でリセット構成を決定できるようにするデータ処理
システムを提供する。該データ処理システムがリセット
されるとき、リセット構成は複数の外部集積回路ピンに
提供される外部構成値またはデータ処理システムの内部
メモリに記憶された内部値によって決定できる。さら
に、外部構成値が提供されずかつ内部値が内部メモリに
記憶されていなければ、本発明のデータ処理システムは
デフォールト構成値を提供する。該デフォールト構成値
はデータ処理システムのシステム統合ユニットにおける
メモリに記憶される。

【００１２】デフォールト値、内部メモリに記憶された
構成データ、および外部集積回路ピンを介して構成デー
タを受信する能力を組み合わせ使用することにより本発
明は従来技術の構成よりもずっとコスト効率がよい。例
えば、高容量のユーザはリセット動作の実行の間に構成
データをドライブするために必要とされる外部回路を除
去するために内部メモリに構成データを格納するかもし
れない。従って、データ処理システムのコストは大幅に
低減できる。

【００１３】本発明はまたデータプロセッサがデフォー
ルト構成および試験の目的またはデフォールト構成がオ
ーバライドされることを必要とする任意の他の動作のた
めに必要とされる任意の他の構成へと選択的に構成でき
るようにする。本発明を採用したデータプロセッサによ
って実施される選択性は製造者にデータプロセッサを彼
らの仕様にあつらえさせる費用の余裕がない低容量のユ
ーザにとって特に有用である。さらに、データプロセッ
サを選択的に構成できる本発明の能力は現存するデータ
プロセッサをプロトタイプとしてまたはシステム開発の
目的で使用することを希望するユーザにとって有用であ
る。

【００１４】さらに、本発明の他の独自の特徴では、前
記構成データはオクタルパケット（ｏｃｔａｌ ｐａｃ
ｋｅｔ）と称される８ビットのグループ分けで外部集積
回路ピンから取り出される。おのおののオクタルパケッ
トの最後のビットは該構成データの次の８ビットが複数
の集積回路ピンを介して取り出されるべきかあるいはデ
ータ処理システムのシステム統合ユニットに記憶された
デフォールト構成値から取り出されるべきかを決定す
る。この特徴はまたアプリケーションがデフォールトリ
セット構成から少しだけ変わっているユーザにとってか
なりのコスト節約を与える。変更されたビット値のみを
関連する集積回路ピンによってドライブする外部装置を
提供することにより、そのような外部装置を提供するこ
とに関連するオーバヘッドコストは構成データ値のすべ
てのビットに対して外部装置を必要とする伝統的な構成
のものから低減される。

【００１５】本発明を実施する環境につき引き続き説明
する。 ＜接続の説明＞図１は本発明を実施するデータ処理シス
テム５を示す。データ処理システム５はデータプロセッ
サ１０および外部装置１００を具備する。データプロセ
ッサ１０はシステム統合ユニット（ｓｙｓｔｅｍ ｉｎ
ｔｅｇｒａｔｉｏｎ ｕｎｉｔ：ＳＩＵ）２０、Ｌバス
内部不揮発メモリ３０、周辺制御ユニット４０、中央処
理ユニット（ＣＰＵ）５０、およびＩバス内部不揮発メ
モリ６０を含む。Ｌバス内部不揮発メモリ３０は構成デ
ータレジスタ（ｃｏｎｆｉｇｕｒａｔｉｏｎ ｄａｔａ
ｒｅｇｉｓｔｅｒ）３２および有効ビット３４を含
む。Ｉバス内部不揮発メモリ６０は構成データレジスタ
６２および有効ビット６４を含む。外部装置１００はオ
クタルラッチ（ｏｃｔａｌ ｌａｔｃｈ）Ａ １０２、
オクタルラッチＢ １０４、オクタルラッチＣ １０
６、およびオクタルラッチＤ １０８を含む。

【００１６】データプロセッサ１０においては、モジュ
ール間バス（Ｉｎｔｅｒ Ｍｏｄｕｌｅ ｂｕｓ：ＩＭ
Ｂ）は周辺制御ユニット４０をここでは示されていない
他のデータプロセッサおよび他の装置へ接続する。周辺
制御ユニット４０はＬバス７０を介して中央処理ユニッ
ト５０およびシステム統合ユニット２０に接続されてい
る。Ｌバス内部不揮発メモリ３０はＬバスデータ信号を
通信するために双方向的にＬバス７０に結合されてい
る。Ｌバス内部不揮発メモリ３０の有効ビット３４はＬ
ハズ（Ｈａｓ）構成信号（Ｌ Ｈａｓ Ｃｏｎｆｉｇｕ
ｒａｔｉｏｎ ｓｉｇｎａｌ）を介してシステム統合ユ
ニット２０に結合されている。さらに、構成レジスタ３
２がＬバスデータ信号を介してシステム統合ユニット２
０に結合されている。ＣＰＵ５０はＩバス８０を介して
システム統合ユニット２０に結合されている。Ｉバス内
部不揮発メモリ６０はＩバスデータ信号を受けるために
Ｉバス８０に結合されている。Ｉバス内部不揮発メモリ
６０の有効ビット６４はＩハズ（Ｈａｓ）構成信号を介
してシステム統合ユニット２０に結合されている。さら
に、構成レジスタ６２はＩバスデータ信号を介してシス
テム統合ユニット２０に結合されている。本発明のこの
実施形態におけるすべてのアドレスおよびデータ信号は
多ビット（ｍｕｌｔｉ−ｂｉｔ）バスとして構成されて
いることに注目すべきである。

【００１７】システム統合ユニット（ＳＩＵ）２０はデ
ータバス９０を介して外部装置１００に結合されてい
る。ＳＩＵ２０は外部リセットソース（ここには示され
ていない）からリセットイン（Ｒｅｓｅｔ Ｉｎ）信号
を受ける。さらに、ＳＩＵ２０はリセットアウト（Ｒｅ
ｓｅｔ Ｏｕｔ）信号を外部装置１００のオクタルラッ
チＡ １０２、オクタルラッチＢ １０４、オクタルラ
ッチＣ １０６、およびオクタルラッチＤ １０８のお
のおのの出力イネーブル（ＯＥ）信号に提供する。オク
タルラッチＡ １０２はＤＳＤＩ（ディベロップメント
・シリアルデータイン：Ｄｅｖｅｌｏｐｍｅｎｔ Ｓｅ
ｒｉａｌ Ｄａｔａ Ｉｎ）信号をＳＩＵ２０に提供す
る。さらに、オクタルラッチＡ １０２はデータバス９
０を介してＳＩＵ２０にＤ０信号〜Ｄ５信号を提供す
る。オクタルラッチＢ １０４はデータバス９０を介し
てＳＩＵ２０にＤ６信号〜Ｄ１３信号を提供する。同様
に、オクタルラッチＣ １０６はデータバス９０を介し
てＤ１４信号〜Ｄ２１信号を提供しかつオクタルラッチ
１０８はＤ２２信号〜Ｄ３１信号をＳＩＵ２０に提供す
る。図１はオクタルラッチＤ １０８が１０のデータ信
号を提供するものとして示しているが、これら１０のデ
ータ信号の内の最初の１つは実際にはオクタルラッチＡ
１０２の未使用ビットによって提供されかつこれら１
０のデータ信号の内の第２の１つは外部装置１００上に
構成された単一のドライバ回路によって提供される。本
発明の他の実施形態では、余分のオクタルラッチを構成
することができる。

【００１８】ＳＩＵ２０は図２により詳細に示されてい
る。ＳＩＵ２０は外部バスインタフェース１２０、ＳＩ
Ｕコントローラ１３０、リセット制御回路１４０、アド
レスマルチプレクサ１５０、データマルチプレクサ１６
０、Ｉバスインタフェース１７０、およびＬバスインタ
フェース１８０から構成される。Ｌバス７０、Ｌハズ
（Ｈａｓ）構成信号、およびＬバスドライブ構成はＬバ
スインタフェース１８０によって通信される。Ｌバスイ
ンタフェース１８０はＬアドレス信号をアドレスマルチ
プレクサ１５０およびＬデータ信号をデータマルチプレ
クサ１６０に提供する。さらに、Ｌバスインタフェース
１８０はハズ（Ｈａｓ）構成信号を外部バスインタフェ
ース１２０に提供しかつドライブ構成信号を外部バスイ
ンタフェース１２０から受信する。Ｉバス８０、Ｉハズ
（Ｈａｓ）構成信号、およびＩバスドライブ構成はＩバ
スインタフェース１７０によって通信される。Ｉバスイ
ンタフェース１７０はＩアドレス信号をアドレスマルチ
プレクサ１５０に提供しかつＩデータ信号をデータマル
チプレクサ１６０に提供する。ＳＩＵコントローラ１３
０はデータ制御信号をデータマルチプレクサ１６０に提
供する。Ｉバスインタフェース１７０はＬバスインタフ
ェース１８０からＩバスドライブ構成信号を受信しかつ
Ｉハズ（Ｈａｓ）構成信号をＬバスインタフェース１８
０に提供する。ＳＩＵコントローラ１３０はまたアドレ
ス制御信号をアドレスマルチプレクサ１５０に提供す
る。データマルチプレクサ１６０は外部バスインタフェ
ース１２０とデータ信号を通信する。同様に、アドレス
マルチプレクサ１５０はアドレス信号を外部バスインタ
フェース１２０と通信する。

【００１９】リセット制御回路１４０は前記リセットイ
ン信号を受信しかつリセットアウト信号を提供する。リ
セット制御回路１４０はまたＲＳＴＩＮ５信号および＊
リセット（＊Ｒｅｓｅｔ）信号を外部バスインタフェー
ス１２０に提供する。外部バスインタフェース１２０は
データバス９０に結合されかつまた前記ＤＳＤＩ信号を
受信する。なお、ここで記号＊は信号の反転を示し、い
わゆるオーバーバーに対応する。

【００２０】Ｌバスインタフェース１８０の一部が図３
により詳細に示されている。図３に示されるＬバスイン
タフェース１８０の一部はＡＮＤゲート１８２、ＡＮＤ
ゲート１８４、インバータ１８６、およびＯＲゲート１
８８を備えている。Ｌハズ（Ｈａｓ）構成信号はＡＮＤ
ゲート１８２の第１の入力、インバータ１８６の入力、
およびＯＲゲート１８８の第１の入力に提供される。前
記Ｉハズ（Ｈａｓ）構成信号はＯＲゲート１８８の第２
の入力に提供される。ドライブ構成信号はＡＮＤゲート
１８２の第２の入力およびＡＮＤゲート１８４の第１の
入力に与えられる。前記ドライブ構成信号は外部バスイ
ンタフェース１２０によってＬバスインタフェース１８
０の一部に与えられる。インバータ１８６の出力はＡＮ
Ｄゲート１８４の第２の入力に結合される。ＡＮＤゲー
ト１８２の出力はＬバスドライブ構成信号を提供する。
同様に、ＡＮＤゲート１８４の出力はＩバスドライブ構
成信号を提供する。ＯＲゲート１８８の出力はハズ（Ｈ
ａｓ）構成信号を提供する。該ハズ（Ｈａｓ）構成信号
はＬバスインタフェース１８０から受信される。

【００２１】外部バスインタフェース１２０が図４によ
り詳細に示されている。外部バスインタフェース１２０
は、それぞれ０〜３１と名付けられた、複数のビットス
ライス９００、ＡＮＤゲート１９０、ラッチ１９２、Ａ
ＮＤゲート１９４、およびインバータ１９６を具備す
る。前記複数のビットスライス９００のおのおのはデー
タバス９０からデータ信号を受ける。例えば、ビットス
ライス０はデータバス９０からＤ０信号を受ける。同様
に、ビットスライス５はＤ５信号を受け、ビットスライ
ス６はＤ６信号を受け、ビットスライス１３はＤ１３信
号を受け、ビットスライス１４はＤ１４信号を受け、ビ
ットスライス２１はＤ２１信号を受け、ビットスライス
２２はＤ２２信号を受け、かつビットスライス３１はＤ
３１信号をデータバス９０から受ける。前記ＤＳＤＩ信
号はラッチ１９２の入力に与えられる。ラッチイネーブ
ルがＲＳＴ ＩＮ５信号を介してラッチ１９２に与えら
れる。ラッチ１９２はＡＮＤゲート１９０の第１の入力
に出力を与える。ＤＳＤＩ信号は第２の入力をＡＮＤゲ
ート１９０およびビットスライス９００に提供する。Ａ
ＮＤゲート１９０の出力はインバータ１９６の入力に提
供される。インバータ１９６の出力はＡＮＤゲート１９
４の第１の入力に与えられる。前記ハズ（Ｈａｓ）構成
信号はＡＮＤゲート１９４の第２の入力に与えられる。
ＡＮＤゲート１９０の出力はドライブ構成信号を提供す
る。ＡＮＤゲート１９０の出力は前記複数のビットスラ
イス０〜５の第１の部分のおのおのにドライブ外部リセ
ット構成（Ｄｒｉｖｅ Ｅｘｔｅｒｎａｌ Ｒｅｓｅｔ
Ｃｏｎｆｉｇｕｒａｔｉｏｎ）（グループＡ）信号を
提供する。前記複数のビットスライス０〜５の第１の部
分のおのおのはＩＤ０信号〜ＩＤ５信号を介して内部バ
スにそれぞれの内部データ値を提供する。アドレスおよ
びデータ信号が内部バスを介してシステム統合ユニット
２０の残りの部分に提供される。図５はリセット動作の
間にアクティブになる論理回路の一部のみを示している
ことに注目すべきである。

【００２２】さらに、ビットスライス５はドライブ外部
リセット構成（グループＢ）信号を複数のビットスライ
ス６〜１３の第２の部分のおのおのに提供する。前記複
数のビットスライス６〜１３の第２の部分のおのおのは
ＩＤ６信号〜ＩＤ１３信号を介して内部バスにそれぞれ
の内部データ値を提供する。ビットスライス１３はドラ
イブ外部リセット構成（グループＣ）信号を前記複数の
ビットスライス１４〜２１の第３の部分のおのおのに提
供する。前記複数のビットスライス１４〜２１の第３の
部分のおのおのはＩＤ１４信号〜ＩＤ２１信号を介して
それぞれの内部データ値を内部バスに提供する。ビット
スライス２１はドライブ外部リセット構成（グループ
Ｄ）信号を前記複数のビットスライス２２〜３１の第４
の部分のおのおのに提供する。前記複数のビットスライ
ス２２〜３１の部分の第４の部分のおのおのはＩＤ２２
信号〜ＩＤ３１信号を介してそれぞれの内部データ値を
内部バスに提供する。＊リセット信号およびドライブ構
成信号もまた前記複数のビットスライス９００のおのお
のに提供されることに注目すべきである。

【００２３】前記複数のビットスライス９００の１つが
図５により詳細に示されている。前記複数のビットスラ
イス９００のおのおのはインバータ２０１、インバータ
２０２、ＡＮＤゲート２０４、バッファ２０６、バッフ
ァ２０８、デフォールトリセット構成値用ラッチ２１
０、インバータ２１２、バッファ２１４、およびデータ
ラッチ２１６を具備する。本発明のこの実施形態では、
インバータ２０１、インバータ２０２、ＡＮＤゲート２
０４、バッファ２０６、バッファ２０８、デフォールト
リセット構成値用ラッチ２１０、インバータ２１２、バ
ッファ２１４およびデータラッチ２１６は同じ集積回路
基板上に構成される。

【００２４】集積回路端子がデータラッチ２１６に情報
を提供する。ラッチイネーブル信号がデータラッチ２１
６のイネーブル入力に提供される。データラッチ２１６
の出力はバッファ２１４の第１の入力に与えられる。バ
ッファ２１４は本発明のこの構成ではスリーステイト
（ｔｈｒｅｅ−ｓｔａｔｅ）バッファである。ドライブ
外部リセット構成信号がバッファ２１４のイネーブル入
力に与えられかつインバータ２１２の入力に与えられ
る。バッファ２１４の出力はバッファ２０６の第１の入
力に与えられる。バッファ２０６は本発明のこの構成で
はスリーステイトバッファであることに注目すべきであ
る。バッファ２０８の出力はまたバッファ２０６の第１
の入力に与えられる。インバータ２１２の出力はバッフ
ァ２０８のイネーブル入力に与えられる。バッファ２０
８は本発明のこの構成ではスリーステイトバッファであ
ることに注目すべきである。デフォールトリセット構成
値用ラッチ２１０はバッファ２０８の入力にデータ値を
提供する。さらに、ドライブ構成信号はインバータ２０
１の入力に与えられる。インバータ２０１の出力はＡＮ
Ｄゲート２０４の第１の入力に結合されている。インバ
ータ２０２の出力はＡＮＤゲート２０４の第１の入力に
結合されている。前記リセット信号はＡＮＤゲート２０
４の第２の入力に提供される。ＡＮＤゲート２０４の出
力はバッファ２０６のイネーブル入力に結合されてい
る。バッファ２０６の出力はデータ信号を介して提供さ
れる。該データ信号はＩＤ０〜ＩＤ３１信号の内の１つ
である。

【００２５】本発明の実施形態に関する以下の説明で
は、用語「肯定する（ａｓｓｅｒｔ）」および「否定す
る（ｎｅｇａｔｅ）」、およびその種々の文法的形態が
使用されて「アクティブハイ」および「アクティブロ
ー」論理信号の混合を扱う上での混乱を回避する。「肯
定する」は論理信号またはレジスタビットをそのアクテ
ィブな、または論理的に真の、状態にすることに言及す
るために使用される。「否定する」は論理信号またはレ
ジスタビットをそのインアクティブな、または論理的に
偽の状態にすることに言及するために使用される。ま
た、ある値に先行する“＄”はその値が１６進であるこ
とを示すことに注目すべきである。

【００２６】＜動作の説明＞図１に示されるデータ処理
システムの動作の間に、データはデータバス９０を形成
する複数の集積回路ピンを介してデータプロセッサ１０
と外部装置１００との間で転送される。データプロセッ
サ１０の動作は中央処理ユニット（ＣＰＵ）５０によっ
て制御される。ＣＰＵ５０は別個の命令およびロード／
ストアバスを含むハーバード（Ｈａｒｖａｒｄ）アーキ
テクチャを有する。図１において、命令バスはＩバス８
０と名付けられかつロード／ストアバスはＬバス７０と
名付けられている。さらに、本発明では、Ｉバス８０は
ＣＰＵ５０によって提供されるアドレスおよび属性信号
とＣＰＵ５０と双方向的に通信されるデータ信号の双方
を導く。ＣＰＵ５０はＩバス８０のアドレス部にアドレ
スを提供することによりＩバス８０のアクセスを行いＩ
バス内部不揮発メモリ６０またはシステム統合ユニット
（ＳＩＵ）２０からフェッチされるべき次の命令を識別
する。ＣＰＵ５０はまた対応する組の属性をＩバス８０
に提供する。該属性は前記アクセスがスーパバイザであ
るかユーザアクセスであるか、前記アクセスがバースト
サイクルであるか否か、および前記アクセスが読出し動
作であるか書込み動作であるかのようなアクセスの他の
特性を規定する。同様に、ＣＰＵ５０はＬバス７０にア
ドレスおよび属性を提供することによりＬバス７０のア
クセスを行う。さらに、ＣＰＵ５０はＬバス内部不揮発
メモリ３０およびＳＩＵ２０によってロードまたはスト
アされるべきデータを双方向的に通信する。

【００２７】一般的な動作の間に、ＣＰＵ５０は典型的
にはＩバス内部不揮発メモリ６０から命令をアクセスし
かつＬバス内部不揮発メモリ３０からデータをアクセス
する。ＣＰＵ５０はまた周辺制御ユニット４０およびモ
ジュール間バスを介して周辺装置（図１には示されてい
ない）からのデータ値をアクセスすることができる。さ
らに、もしＣＰＵ５０がＬバス内部不揮発メモリ３０ま
たはＩバス内部不揮発メモリ６０のアドレス範囲内にな
いメモリロケーションをアクセスすれば、ＳＩＵ２０は
外部装置１００のような外部装置をアクセスする。

【００２８】ＳＩＵ２０は図２により詳細に示されてお
りかつその接続は前に説明した。動作においては、Ｌバ
ス７０はＬバスインタフェース１８０と情報を通信す
る。さらに、Ｌハズ（Ｈａｓ）構成信号もまたＬバスイ
ンタフェース１８０に提供されて構成データがＬバス内
部不揮発メモリ３０の構成データレジスタ３２に格納さ
れているかを指示する。Ｌバスインタフェース１８０は
Ｌアドレス信号をアドレスマルチプレクサ１５０に提供
しかつＬデータ信号をデータマルチプレクサ１６０に提
供する。同様に、動作の間に、Ｉバス８０はＩバスイン
タフェース１７０と情報を通信する。Ｉハズ（Ｈａｓ）
構成信号はまたＩバスインタフェース７０に提供されて
構成データがＩバス内部不揮発メモリ６０の構成データ
レジスタ６２に格納されているか否かを指示する。Ｉバ
スインタフェース１７０はＩアドレス信号をアドレスマ
ルチプレクサ１５０に提供しかつＩデータ信号をデータ
マルチプレクサ１６０に提供する。本発明の動作の間に
は、データマルチプレクサ１６０はリセット動作の間内
部データバスに双方向的に結合されることに注目すべき
である。

【００２９】ＳＩＵコントローラ１３０はデータマルチ
プレクサ１６０にデータ制御信号を提供して外部バスイ
ンタフェース１２０に提供されるデータがＩバスインタ
フェース１７０またはＬバスインタフェース１８０のい
ずれによって提供されるかを指示する。さらに、データ
制御信号は外部バスインタフェース１２０によって提供
されるデータがＬバスインタフェース１８０に提供され
るかあるいはＩバスインタフェース１７０に提供される
かを決定する。ＳＩＵコントローラ１３０はまたアドレ
ス制御信号をアドレスマルチプレクサ１５０に提供して
外部バスインタフェース１２０に提供されるアドレス情
報がＩバスインタフェース１７０によって提供されるか
あるいはＬバスインタフェース１８０によって提供され
るかを指示する。

【００３０】リセット制御回路１４０は前記「リセット
イン」信号を受けかつ「リセットアウト」信号、「ラッ
チイネーブル」信号、および「＊リセット」信号を提供
する。該ラッチイネーブルおよび＊リセット信号はとも
に外部バスインタフェース１２０に提供される。前記＊
リセット信号はデータプロセッサ１０の残りの部分に与
えられる。

【００３１】前のパラグラフはデータ処理システム後の
一般的な動作につき説明しているが、本発明はリセット
動作の間のデータ処理システム５の動作を含んでいる。
該リセット動作はデータプロセッサ１０の外部の装置か
らのリセットイン信号の受信によりまたは周辺制御ユニ
ット４０に結合された周辺装置（ここでは示されていな
い）のような、内部ソースからの内部リセット信号の受
信により開始できる。本発明では、内部リセット信号は
クロックの喪失、位相同期ループのクロックの喪失、ソ
フトウエアのウォッチドッグのタイムアウト、データプ
ロセッサ１０のチェックストップ（ｃｈｅｃｋｓｔｏ
ｐ）状態へのエントリ、またはＪＴＡＧリセット要求の
肯定がある場合に肯定される。もちろん、本発明の別の
実施形態では、内部リセット信号の他のソースも使用で
きる。

【００３２】前記リセットイン信号または内部リセット
信号のいずれかが受信されたとき、データプロセッサ１
０はＳＩＵ２０のリセット制御回路１４０をイネーブル
してリセットアウト信号を肯定しデータプロセッサ１０
がリセット動作を実行していることを指示する。前記リ
セットアウト信号が肯定されたとき、データプロセッサ
１０は５クロックサイクルの間待機しかつ次に外部バス
インタフェース１２０をイネーブルして前記複数の集積
回路端子を介して提供されるデータをラッチする。前記
５クロックサイクルは複数の集積回路端子にリセット構
成データを提供する外部装置にリセットアウト集積回路
端子が肯定された後に構成データを提供するのに十分な
時間を与えるために設けられている。この期間は実行さ
れるべき動作に応じてかつデータプロセッサ１０が実施
されるシステムに応じてより短くまたはより長くするこ
とができる。あるいは、前記複数の集積回路端子はリセ
ットアウト集積回路端子が肯定されている間に連続的に
サンプルすることもできる。データプロセッサ１０は次
にリセット動作および他の引き続く動作を実行するため
にそれ自身を再構成する。本発明では、リセットイン信
号または内部リセット信号の肯定の後のデータプロセッ
サ１０の構成を決定するのに必要なデータはＬバス内部
不揮発メモリ３０の構成データレジスタ３２、Ｉバス内
部不揮発メモリ６２の構成データレジスタ６２、ＳＩＵ
２０に格納されたデフォールト構成値、または外部装置
１００によって提供される外部構成値によって与えられ
る。

【００３３】本発明の動作の間に、データ処理システム
１０のユーザは前記リセットイン信号または内部リセッ
ト信号の肯定の前に構成データをＬバス内部不揮発メモ
リ３０の構成データレジスタ３２に格納することができ
る。リセット動作の間に使用するための構成データが構
成データレジスタ３２に格納されたとき、有効ビット３
４がセットされかつＬハズ（Ｈａｓ）構成信号が肯定さ
れる。Ｌバス内部不揮発メモリ３０がＳＩＵ２０のＬバ
スインタフェース１８０から否定されたＬバスドライブ
構成信号を受信したとき、Ｌバス内部不揮発メモリ３０
は構成データレジスタ３２に格納されたデータをＬバス
７０を介してデータプロセッサ１０の残りの部分に提供
する。同様に、もしＬバスドライブ構成信号が肯定され
れば、ＳＩＵ２０のＬバスインタフェース１８０、構成
データは（図２の）Ｌデータ信号を介してＳＩＵ２０の
残りの部分に与えられる。

【００３４】同様に、ユーザはリセットイン信号または
内部リセット信号の肯定の前に構成データをＩバス内部
不揮発メモリ６０のデータレジスタ６２に格納すること
ができる。リセット動作の間に使用するための構成デー
タが構成レジスタ６２に格納されたとき、有効ビット６
４がセットされかつＩハズ（Ｈａｓ）構成信号が肯定さ
れる。Ｉバス内部不揮発メモリ６０はＳＩＵ２０のＩバ
スインタフェース１７０から否定されたＩバスドライブ
構成信号を受けたとき、Ｉバス内部不揮発メモリ６０は
構成データレジスタ６２に格納されたデータをＩバス８
０を介してデータプロセッサ１０の残りの部分に提供す
る。同様に、Ｉバスドライブ構成信号が肯定されれば、
ＳＩＵ２０のＩバスインタフェース１７０、構成データ
は（図２の）Ｉデータ信号を介してＳＩＵ２０の残りの
部分に提供される。

【００３５】さらに、データプロセッサ１０の周辺制御
ユニット４０はリセット動作の間にデータをモジュール
間バスにドライブする。さらに、本発明の別の実施形態
では、周辺制御ユニット４０は該周辺制御ユニット４０
がＬバスインタフェース１８０と同様に機能するように
Ｌハズ（Ｈａｓ）構成およびＬバスドライブ構成信号を
モジュール間バスに提供することができる。そのような
構成はモジュール間バス上のＥＥＰＲＯＭ（電気的に消
去可能なリードオンリメモリ）が構成ワードを提供でき
るようにする。

【００３６】もし構成データが構成データレジスタ３２
または構成データレジスタ６２に格納されていなけれ
ば、あるいはもしデータ処理システム１０に内部不揮発
メモリが存在しなければ、構成データはＳＩＵ２０に格
納されたデフォールト値によってまたは外部装置１００
によって提供される外部構成値によって与えられる。も
しデータ処理システム１０に不揮発メモリが存在しなけ
れば、Ｉハズ（Ｈａｓ）構成および／またはＬハズ（Ｈ
ａｓ）構成信号は論理ローの値に結合されかつ実際上否
定される。前記デフォールト値はＤＳＤＩ信号が否定さ
れたときにアクセスされかつ前記外部構成値はＤＳＤＩ
信号が肯定されたときにアクセスされる。リセット動作
の間にＤＳＤＩ信号はモードを選択しかつ外部装置から
直列データ入力をドライブしないように機能することに
注目すべきである。従って、他の外部集積回路端子もま
た同じ機能を実施することができる。さらに、本発明の
独自的に柔軟性ある構成では、外部構成値の一部のみが
アクセスされ構成データの残りの部分はデフォールト値
の対応する部分によって提供される。データ処理システ
ム５の動作につきより詳細に説明する。

【００３７】第１の動作において、ユーザは構成データ
値をＬバス内部不揮発メモリ３０に格納するものと仮定
する。さらに、有効ビット３４が肯定されて構成データ
レジスタ３２に格納された構成データ値がリセット動作
の間にデータプロセッサ１０を構成するために使用され
るべきことを指示しているものとする。前記構成データ
値および有効データの双方はユーザによって書き込まれ
かつそれぞれリセット動作の実行前に構成データレジス
タ３２および有効ビット３４に格納される。

【００３８】有効ビット３４が肯定されたとき、Ｌハズ
（Ｈａｓ）構成信号は肯定されかつＳＩＵ２０のＬバス
インタフェース１８０に提供される。有効ビット６４が
肯定されたとき、Ｉハズ（Ｈａｓ）構成信号が肯定され
る。Ｉハズ（Ｈａｓ）構成信号はＳＩＵ２０のＩバスイ
ンタフェース１７０に提供される。Ｉバスインタフェー
ス１７０は次にＩハズ（Ｈａｓ）構成信号をＬバスイン
タフェース１８０に渡す。本発明のこの実施形態では、
Ｌハズ（Ｈａｓ）構成およびＩハズ（Ｈａｓ）構成信号
のおのおのはリセット動作が実行される前に確立される
ことに注意を要する。これに対し、Ｌバスドライブ構成
およびＩバスドライブ構成信号はリセット動作が実行さ
れている間に変更される。

【００３９】前記ドライブ構成信号、Ｌハズ（Ｈａｓ）
構成信号、およびＩハズ（Ｈａｓ）構成信号のおのおの
がＬバスインタフェース１８０に提供されたとき、Ｌバ
スインタフェース１８０は構成データがＬバス内部不揮
発メモリ３０、Ｉバス内部不揮発メモリ６０、またはＳ
ＩＵ２０に格納されたデータによって提供されるべきか
否かを判定する。Ｌバスインタフェース１８０はＯＲゲ
ート１８８を使用してＬハズ（Ｈａｓ）構成信号および
Ｉハズ（Ｈａｓ）構成信号を論理的に組み合わせ前記ハ
ズ（Ｈａｓ）構成信号を発生する。前記ハズ（Ｈａｓ）
構成信号はその後外部バスインタフェース１２０に提供
される。肯定されたとき、前記ハズ（Ｈａｓ）構成信号
は構成データプロセッサ１０のための構成データがＬバ
ス内部不揮発メモリ３０またはＩバス内部不揮発メモリ
６０のいずれを介して提供されるかを指示する。もしＤ
ＳＤＩ信号が否定されてデータが外部装置１００のよう
な外部メモリから読み出されるべきでないことを示して
いれば、ドライブ構成信号は肯定されかつＬバスインタ
フェース１８０に提供される。外部バスインタフェース
１２０はまたドライブ構成信号をＬバスインタフェース
１８０に提供する。

【００４０】もしドライブ構成信号が肯定されかつＬハ
ズ（Ｈａｓ）構成信号が肯定されて構成データがＬバス
内部不揮発メモリ３０によって提供されることを指示す
れば、ＡＮＤゲート１８２はＬバスドライブ構成信号を
肯定する。さらに、図３に示されるＬバスインタフェー
ス１８０を備えた論理回路はＬハズ（Ｈａｓ）構成信号
が肯定されたとき、Ｉバスドライブ構成信号が肯定され
得ないことを保証する。従って、Ｉバス８０およびＬバ
ス７０の双方が肯定される場合は決して生じない。

【００４１】肯定されたＬバスドライブ構成信号がＬバ
ス内部不揮発メモリ３０に提供されたとき、構成データ
レジスタ３２はそこに格納された構成データをＬバス７
０に提供する。Ｌバス７０はその後リセットアウト信号
が肯定されている間に構成ワードをすべての内部バスに
与える。該構成ワードはその後データプロセッサ１０の
すべての周辺および要素によって使用されてリセット動
作が実行された後の動作を確立する。

【００４２】第２の動作において、ユーザは構成データ
値をＩバス内部不揮発メモリ６０の構成データレジスタ
６２に格納するものと仮定する。さらに、有効ビット６
４が肯定されて構成データレジスタ６２に格納された構
成データ値がリセット動作の間にデータプロセッサ１０
を構成するために使用されるものと仮定する。構成デー
タ値および有効ビットはともにユーザによって書き込ま
れかつそれぞれリセット動作の実行前に構成データレジ
スタ６２および有効ビット６４に格納される。

【００４３】有効ビット６４が肯定されたとき、Ｉハズ
（Ｈａｓ）構成信号は肯定されかつＳＩＵ２０のＩバス
インタフェース１７０に提供される。Ｉバスインタフェ
ース１７０は該Ｉハズ（Ｈａｓ）構成信号をＬバスイン
タフェース１８０に渡す。さらに、有効ビット３４およ
び対応する論理状態のＬハズ（Ｈａｓ）構成信号がＬバ
スインタフェース１８０に提供される。さらに、外部バ
スインタフェース１２０はトライブ構成信号をＬバスイ
ンタフェース１８０に提供する。

【００４４】前記ドライブ構成信号、Ｌハズ（Ｈａｓ）
構成信号、およびＩハズ（Ｈａｓ）構成信号のおのおの
がＬバスインタフェース１８０に提供されたとき、Ｌバ
スインタフェース１８０は構成データがＬバス内部不揮
発メモリ３０、Ｉバス内部不揮発メモリ６０、あるいは
ＳＩＵ２０に格納されたデータによって提供されるべき
かを決定する。Ｌバスインタフェース１８０はＯＲゲー
ト１８８を使用してＬハズ（Ｈａｓ）構成信号およびＩ
ハズ（Ｈａｓ）構成信号を論理的に組み合わせハズ（Ｈ
ａｓ）構成信号を発生する。肯定されたとき、ハズ（Ｈ
ａｓ）構成信号はデータプロセッサ１０を構成するため
の構成データがＬバス内部不揮発メモリ３０またはＩバ
ス内部不揮発メモリ６０を介して提供できることを指示
する。もしＤＳＤＩ信号が否定されてデータが外部装置
１００のような外部メモリから読み出されるべきことを
指示すれば、ドライブ構成信号は肯定されかつＬバスイ
ンタフェース１８０に提供される。

【００４５】もしドライブ構成信号が肯定されかつＬハ
ズ（Ｈａｓ）構成信号が否定されて構成データがＬバス
内部不揮発メモリ３０によって提供されないことを指示
すれば、ＡＮＤゲート１８２はＬバスドライブ構成信号
の否定された状態を維持する。さらに、Ｌハズ（Ｈａ
ｓ）構成信号はインバータ１８６によって反転されて肯
定された入力をＡＮＤゲート１８４に提供する。従っ
て、もしＩハズ（Ｈａｓ）構成信号が肯定されれば、Ｉ
バスドライブ構成信号は肯定されて構成データはＩバス
内部不揮発メモリ６０によって提供されるべきことを示
す。

【００４６】肯定されたＩバスドライブ構成信号がＩバ
ス内部不揮発メモリ６０に提供されたとき、構成データ
レジスタ６２はそこに格納された構成データをＩバス８
０に提供する。Ｉバス８０はその後リセットアウト信号
が肯定された状態に留まっている間構成ワードをすべて
の内部バスに与える。該構成ワードは引き続きデータプ
ロセッサ１０のすべての周辺および要素によってリセッ
ト動作が行われた後の動作のための構築を行うために使
用される。

【００４７】上に述べた最初の２つの動作は構成データ
がデータプロセッサ１０の内部のメモリ回路によって提
供される動作を述べている。最初の２つの動作において
Ｌバス内部不揮発メモリ３０およびＩバス内部不揮発メ
モリ６０はＲＡＭ（ランダムアクセスメモリ）、ＲＯＭ
（リードオンリメモリ）、ＥＥＰＲＯＭ（電気的消去可
能ＲＯＭ）、またはフラッシュＥＥＰＲＯＭとして構成
できることに注目すべきである。

【００４８】第３の動作においては、構成データが外部
バスインタフェース１２０に格納されたデフォールト値
によって提供されるものと仮定する。該構成データはデ
ータ処理システム１０に内部不揮発メモリが実施されて
いない場合あるいはＬバス内部不揮発メモリ３０の構成
データレジスタ３２にまたはＩバス内部不揮発メモリ６
０の構成データレジスタ６２に構成データ値が格納され
ていない場合、および外部構成データ値が外部装置１０
０のような外部装置によって提供されない場合に、デフ
ォールト値によって提供される。もしＬバス内部不揮発
メモリ３０が実施されていなければ、前記Ｌハズ（Ｈａ
ｓ）構成信号がＬバスインタフェース１８０の入力にお
いて否定される。何らの構成データ値もＩバス内部不揮
発メモリ６０の構成データレジスタ６２に格納されてい
ない場合、何らの内部不揮発メモリもデータプロセッサ
において実施されていない場合、および外部構成データ
値が外部装置１００のような外部装置によって提供され
ない場合も同様である。もしＩバス内部不揮発メモリ６
０が実施されていない場合、前記Ｉハズ（Ｈａｓ）構成
信号はＩバスインタフェース１７０の入力において否定
され、かつ外部構成データ値が外部装置１００のような
外部装置によって提供されない場合も同様である。第３
の動作においては、リセットイン信号が外部装置（図２
には示されていない）によって肯定されるかあるいは内
部リセット信号がデータプロセッサ１０の周辺装置によ
って肯定されるかが仮定される。さらに、外部装置（図
２には示されていない）によって提供されるＤＳＤＩ信
号は構成データがデータプロセッサ１０の内部のソース
によって提供されなければならないことを指示するため
否定されるものと想定する。

【００４９】データプロセッサ１０の第３の動作の実行
についてのより詳細な説明のため、図４に示される外部
バスインタフェース１２０を参照されたい。ＤＳＤＩ集
積回路端子（図４には示されていない）を介してのＤＳ
ＤＩ信号入力はラッチ１９２に与えられる。ＲＳＴ Ｉ
Ｎ５信号が肯定されてリセット信号が５クロック周期前
に肯定されたことを示している場合は、ラッチ１９２は
ＤＳＤＩ信号をＡＮＤゲート１９０に提供する。ＤＳＤ
Ｉ信号が第３の動作において否定されると、ＡＮＤゲー
ト１９０はドライブ外部リセット構成（グループＡ）信
号を論理ローの値で提供する。ドライブ外部リセット構
成（グループＡ）信号はインバータ１９６に提供され
る。インバータ１９６は引き続き入力をＡＮＤゲート１
９４に提供する。さらに、第３の動作においては、Ｌバ
スインタフェース１８０によって提供される前記ハズ
（Ｈａｓ）構成信号は否定されるが、それはＬバス内部
不揮発メモリ３０もＩバス内部不揮発メモリ６０も構成
データ値を格納していないからである。従って、ＡＮＤ
ゲート１９４によって提供されるドライブ構成信号は否
定されかつＬバス内部不揮発メモリ３０またはＩバス内
部不揮発メモリ６０を構成データを出力するようイネー
ブルしない。インバータ１９６の出力およびハズ（Ｈａ
ｓ）構成信号はともにＡＮＤゲート１９４をドライブ構
成信号を否定するようイネーブルする。

【００５０】前記ドライブ外部リセット構成（グループ
Ａ）信号はデータバス９０によって提供されるデータ入
力値の第１の部分のビットのおのおのに対して提供され
る。該第１の部分のビットはデータビットＤ０〜Ｄ５を
含む。第２の部分のビットはデータビットＤ６〜Ｄ１３
を含む。第３の部分のビットはデータビットＤ１４〜Ｄ
２１を含みかつ第４の部分のビットはデータビットＤ２
２〜Ｄ３１を含む。上に述べたビットのおのおのは図４
に示されるようにして構成される。理解を容易にするた
め、以下の説明ではデータビットＤ０として図４に示さ
れたデータビットを参照する。

【００５１】従って、前記ドライブ外部リセット構成
（グループＡ）信号がデータビットＤ０に提供されたと
き、インバータ２１２は該信号を反転してバッファ２０
８がデフォールトのリセット構成値ラッチ２１０に格納
された第１のデータビットをバッファ２０６に提供する
ようイネーブルする。バッファ２０６はＡＮＤゲート２
０４が前記ドライブ構成信号および前記＊リセット信号
に応じて肯定された出力を提供したときデータ信号（Ｉ
Ｄ０）を介して前記第１のデータビットを内部バスに提
供するようイネーブルされる。さらに、ドライブ外部リ
セット構成信号は論理ゼロの値であるから、バッファ２
１４はデータラッチ２１６に格納されたデータをデータ
プロセッサ１０の外部バスインタフェース１２０に提供
するようイネーブルされない。前記ドライブ外部リセッ
ト構成（グループＡ）信号はデータビットＤ０〜Ｄ５の
おのおのに提供されるから、データビットＤ０〜Ｄ５の
おのおののデフォールト用リセット構成値ラッチはデフ
ォールトのデータ構成値の対応するビットとして提供さ
れる。本発明のこの実施形態では、該デフォールトのリ
セット構成値ラッチは不揮発メモリとして実施されるこ
とに注意を要する。

【００５２】本発明のこの実施形態では、データビット
の先行する部分の最後のビットは次の部分のデータビッ
トに対し前記ドライブ外部リセット構成信号として提供
される。例えば、第１の部分のデータビットのデータビ
ットＤ５はデータビットＤ６〜Ｄ１３のおのおのに対し
ドライブ外部リセット構成（グループＢ）として提供さ
れる。さらに、第２の部分のデータビットの内のデータ
ビットＤ１３はデータビットＤ１４〜Ｄ２１のおのおの
に対しドライブ外部リセット構成（グループＣ）信号と
して提供される。同様に、第３の部分のデータビットの
内のデータビットＤ２１はデータビットＤ２２〜Ｄ３１
のおのおのに対しドライブ外部リセット構成（グループ
Ｄ）信号として提供される。

【００５３】データプロセッサ１０が第３の部分を実行
している場合は、前記構成データは図５のラッチ２１０
によって示されるように複数のデフォールトのリセット
構成値ラッチに格納されたデフォールト構成データによ
って提供される。該デフォールト構成データは前記複数
のデータビットのおのおのに対し前記複数のリセット構
成値ラッチのおのおのから取り出されなければならない
から、データビットＤ５，Ｄ１３およびＤ２１のおのお
のは論理ローの値を提供すべきである。従って、データ
ビットＤ５，Ｄ１３およびＤ２１のおのおのに対応する
ドライブ外部リセット構成信号が図５に示されるものの
ようなデータビットに提供されたとき、インバータ２１
２はデフォールトのリセット構成値ラッチ２１０に格納
されたデータビットをバッファ２０６に提供するためバ
ッファ２０８をイネーブルする。バッファ２０６はＡＮ
Ｄゲート２０４が前記ドライブ構成信号および前記＊リ
セット信号に応じて肯定された出力を提供するときデー
タ信号を介して第１のデータビットを内部バスに提供す
るようイネーブルされる。

【００５４】さらに、前記ドライブ外部リセット構成信
号は論理ゼロの値であるから、バッファ２１４はデータ
ラッチ２１６に格納されたデータをデータプロセッサ１
０の外部バスインタフェース１２０に提供するようイネ
ーブルされない。ドライブ外部リセット構成信号は前記
複数のデータビットのおのおのに提供されるから、前記
おのおののデータビットのデフォールトのリセット構成
値ラッチに格納されたデータはデフォールトデータ構成
値の対応するビットとして提供される。本発明のこの実
施形態では、前記デフォールトのリセット構成値ラッチ
はマスクプログラム可能リードオンリメモリ（ＲＯＭ）
として実施されることに注意を要する。

【００５５】前記第３の動作はユーザがデフォールト構
成値をＬバス内部不揮発メモリ３０の構成データレジス
タ３２あるいはＩバス内部不揮発メモリ６０の構成デー
タレジスタ６２にデフォールトの構成値を格納していな
い場合およびユーザが外部装置１００から外部デフォー
ルト構成値を提供しない場合にリセット動作の間に外部
バスインタフェース１２０に格納されたデフォールトの
構成データ値を使用するようデータプロセッサ１０をイ
ネーブルする。該デフォールトの構成値の使用は高容量
のデータプロセッサを使用するユーザにとっておよびデ
ータ値を外部的に提供するのに必要な回路が受入れ難い
オーバヘッドコストを必要とするものにとって特に有用
である。前記デフォールト構成値は製造プロセスの間に
不揮発メモリに格納できるから、外部装置を提供するこ
とに関連するコストは緩和されあるいは高容量のユーザ
にとっては大幅に低減されることになる。

【００５６】第４の動作においては、データプロセッサ
１０はユーザが外部構成データ値を外部装置１００のよ
うな外部装置を介して提供できるようにするための他の
柔軟性ある選択肢を提供する。ユーザが外部構成データ
値を提供することを希望する場合は、該ユーザは外部装
置１００から外部構成データ値または外部構成データ値
の一部を取り出す。外部装置１００においては、オクタ
ルラッチＡ １０２はデータビット０（Ｄ０）〜データ
ビット５（Ｄ５）に対応するデータ値を格納する。同様
に、オクタルラッチＢ １０４はデータビット６（Ｄ
６）〜データビット１３（Ｄ１３）に対応するデータ値
を格納する。また、オクタルラッチＣ １０６はデータ
ビット１４（Ｄ１４）〜データビット２１（Ｄ２１）に
対応するデータ値を格納し、かつオクタルラッチＤ １
０８はデータビット２２（Ｄ２２）〜データビット３１
（Ｄ３１）に対応するデータ値を格納する。

【００５７】前記リセットアウト信号がシステム統合ユ
ニット２０のリセット制御回路１４０によって肯定され
てデータプロセッサ１０がリセット動作を実行している
ことを示している場合、オクタルラッチＡ １０２、オ
クタルラッチＢ １０４、オクタルラッチＣ １０６、
およびオクタルラッチＤ １０８のおのおのの出力イネ
ーブル（ＯＥ）入力もまた肯定される。オクタルラッチ
Ａ １０２のＯＥ入力が肯定されたとき、オクタルラッ
チＡ １０２はＤＳＤＩ信号をシステム統合ユニット２
０に提供する。さらに、ＯＥ入力が肯定されたとき、オ
クタルラッチＡ１０２はＤ０〜Ｄ５信号をデータバス９
０に提供する。同様に、オクタルラッチＢ １０４のＯ
Ｅ入力が肯定されたとき、オクタルラッチＢ １０４は
Ｄ６〜Ｄ１３信号をデータバス９０に提供する。さら
に、オクタルラッチＣ １０６およびオクタルラッチＤ
１０８のおのおののＯＥ入力が肯定されたとき、オク
タルラッチＣ １０６はＤ１４〜Ｄ２１信号をかつオク
タルラッチＤ １０８はＤ２２〜Ｄ３１信号をデータバ
ス９０に提供する。

【００５８】ＤＳＤＩ信号が肯定されて外部装置１００
がリセット動作の間に使用するために外部構成データ値
を提供していることを示している場合、ＤＳＤＩ信号は
ラッチ１９２にラッチされる。ＲＳＴ ＩＮ５信号か肯
定されているとき、ＤＳＤＩ信号はＡＮＤゲート１９０
に提供される。ＡＮＤゲート１９０は引き続き肯定され
たドライブ外部リセット構成（グループＡ）信号を第１
の複数のビットスライス９００にかつインバータ１９６
に提供する。その後、ＡＮＤゲート１９４は否定された
ドライブ構成信号を提供する。ドライブ構成信号が否定
されたとき、Ｌバス内部不揮発メモリ３０もＩバス内部
不揮発メモリ６０もそれぞれその中に格納された構成デ
ータを提供するようイネーブルされない。

【００５９】ドライブ外部リセット構成（グループＡ）
信号が肯定されかつデータビットＤ０〜Ｄ５の第１の部
分に提供されたとき、バッファ２０８はディスエーブル
されかつラッチ２１０に格納されたデフォールトのリセ
ット構成値を提供しない。さらに、バッファ２１４はイ
ネーブルされてデータラッチ２１６にラッチされたデー
タを提供する。バッファ２１４がこのようにイネーブル
されたとき、データラッチ２１６にラッチされているデ
ータはバッファ２０６に提供される。さらに、ＡＮＤゲ
ート２０４は肯定された信号をバッファ２０６に提供す
る。バッファ２０６はその後前記データをデータ信号を
介してデータバス９０に提供する。ＤＳＤＩ信号および
ドライブ外部リセット構成（グループＡ）信号が肯定さ
れたとき、データビットＤ０〜Ｄ５のおのおのはデータ
バス９０を介してシステム統合ユニット２０に提供され
る。従って、ビットＤ０〜Ｄ５は外部構成データ値のデ
ータビット０〜５として提供される。

【００６０】もしデータビットＤ５が肯定されれば、ド
ライブ外部リセット構成（グループＢ）信号は肯定され
かつデータビットＤ６〜Ｄ１３は外部装置１００のオク
タルラッチＢ １０４から取り出される。ドライブ外部
リセット構成（グループＢ）が肯定されかつデータビッ
トＤ６〜Ｄ１３の第２の部分に提供されたとき、ＯＲゲ
ート２０４は肯定された信号バッファ２０６およびバッ
ファ２１４の双方に提供する。バッファ２１４が従って
イネーブルされたとき、データラッチ２１６にラッチさ
れたデータはバッファ２０６に提供される。バッファ２
０６はその後該データをデータ信号を介してデータバス
９０に与える。前記ＤＳＤＩ信号およびドライブ外部リ
セット構成（グループＢ）信号が肯定されたとき、デー
タビットＤ６〜Ｄ１３のおのおのはデータバス９０を介
してシステム統合ユニット２０に提供される。従って、
ビットＤ６〜Ｄ１３は外部構成データ値のデータビット
６〜１３として提供される。

【００６１】しかしながら、もしデータビット５が否定
されれば、ドライブ外部リセット構成（グループＢ）は
否定される。ドライブ外部リセット構成（グループＢ）
信号がデータビットＤ６〜Ｄ１３のおのおのに提供され
たとき、インバータ２１２は該信号を反転してバッファ
２０８をデフォールトのリセット構成値用ラッチ２１０
に格納された対応するデータビットをバッファ２０６に
提供するようイネーブルする。バッファ２０６がイネー
ブルされてＡＮＤゲート２０４が前記＊リセットおよび
ドライブ構成信号に応じて肯定された出力を提供したと
き前記対応するデータビットをデータ信号（ＩＤ６〜Ｉ
Ｄ１３）を介して内部バスに提供する。さらに、前記ド
ライブ外部リセット構成信号は論理ゼロの値であるか
ら、バッファ２１４はデータラッチ２１６に格納された
データをデータプロセッサ１０の外部バスインタフェー
ス１２０に提供するようイネーブルされない。ドライブ
外部リセット構成（グループＢ）信号はデータビットＤ
６〜Ｄ１３のおのおのに提供されるから、データビット
Ｄ６〜Ｄ１３のおのおののデフォールトのリセット構成
値用ラッチに格納されたデータはデフォールトのデータ
構成値の対応するビットとして提供される。本発明のこ
の実施形態においては、前記デフォールトのリセット構
成値用ラッチは不揮発メモリとして実施されることに注
目すべきである。

【００６２】本発明のこの実施形態においては、前記構
成データ値の一部がシステム統合ユニット１０に格納さ
れたデフォールトのデータ構成値によって提供されたと
き、データ構成値のすべてのその後の部分もシステム統
合ユニット１０におけるデフォールトのデータ構成値に
よって提供される。本発明の別の実施形態では、該デー
タ構成値のその後の部分は外部装置１００のような外部
装置によって提供できる。しかしながら、本発明のこの
実施形態では、データビットＤ５がデータ構成値がＳＩ
Ｕ２０に格納されたデフォールトのデータ構成値によっ
て提供されることを示していれば、ビットＤ１４〜Ｄ３
１のおのおのは前に述べたようにしてＳＩＵ２０に格納
されたデフォールトのデータ構成値によって提供される
べきである。

【００６３】さらに、データビットＤ５〜Ｄ１３が外部
装置１００のオクタルラッチＢ １０４によって提供さ
れれば、データビットＤ１３の論理レベルはデータビッ
トの次の部分、Ｄ１４〜Ｄ２１、がオクタルラッチＣ
１０６によって提供されるかあるいはシステム統合ユニ
ット２０に格納されたデフォールト値によって提供され
るかを決定する。データビットＤ１３が肯定されている
と仮定すると、ドライブ外部リセット構成（グループ
Ｃ）信号が肯定されかつデータビットＤ１４〜Ｄ２１は
外部装置１００のオクタルラッチＣ １０６から取り出
される。ドライブ外部リセット構成（グループＣ）が肯
定されかつデータビットＤ１４〜Ｄ２１の第３の部分に
提供される場合、ＯＲゲート２０４は肯定された信号を
両方のバッファ２０６に提供する。バッファ２１４がこ
のようにしてイネーブルされたとき、データラッチ２１
６にラッチされたデータはバッファ２０６に提供され
る。バッファ２０６は引き続き前記データをデータ信号
を介してデータバス９０に提供する。ＤＳＤＩ信号およ
びドライブ外部リセット構成（グループＣ）信号が肯定
されたとき、データビットＤ１４〜Ｄ２１のおのおのは
データバス９０を介してシステム統合ユニット２０に提
供される。従って、ビットＤ１４〜Ｄ２１は外部構成デ
ータ値のデータビット１４〜２１として提供される。

【００６４】前に説明したように、データビットＤ１３
が否定されれば、ドライブ外部リセット構成（グループ
Ｃ）は否定される。ドライブ外部リセット構成（グルー
プＣ）信号がデータビットＤ１４〜Ｄ２１のおのおのに
提供されたとき、インバータ２１２は該信号を反転して
バッファ２０８がデフォールトのリセット構成値用ラッ
チ２１０に格納された対応するデータビットをバッファ
２０６に提供するようイネーブルする。バッファ２０６
はＡＮＤゲート２０４が前記＊リセットおよびドライブ
構成信号に応じて肯定された出力を提供したときデータ
信号（ＩＤ１４〜ＩＤ２１）を介して内部バスに前記対
応するデータビットを提供するようイネーブルされる。
さらに、ドライブ外部リセット構成信号は論理ゼロの値
であるから、バッファ２１４はデータラッチ２１６に格
納されたデータをデータプロセッサ１０の外部バスイン
タフェース１２０に提供するようイネーブルされない。
前記ドライブ外部リセット構成（グループＣ）信号はデ
ータビットＤ１４〜Ｄ２１のおのおのに提供されるか
ら、データビットＤ１４〜Ｄ２１のおのおののデフォー
ルトのリセット構成値用ラッチに格納されたデータはデ
フォールトのデータ構成値の対応するビットとして提供
される。本発明のこの実施形態においては、デフォール
トのリセット構成値用ラッチは不揮発メモリとして実施
される。さらに、本発明のこの実施形態では、データビ
ットＤ１３が前記データ構成値がＳＩＵ２０に格納され
たデフォールトのデータ構成値によって提供されるべき
ことを示していれば、ビットＤ２２〜Ｄ３１のおのおの
は前に述べたようにしてＳＩＵ２０に格納されたデフォ
ールトのデータ構成値によって提供されるべきである。

【００６５】さらに、もしデータビットＤ１４〜Ｄ２１
が外部装置１００のオクタルラッチＣ １０６によって
提供されれば、データビットＤ２１の論理レベルはデー
タビットの次の部分、Ｄ２２〜Ｄ３１、がオクタルラッ
チＤ １０８によってあるいはシステム統合ユニット２
０に格納されたデフォールト値によって提供されるかを
決定する。データビットＤ２１が肯定されていると仮定
すると、ドライブ外部リセット構成（グループＤ）信号
は肯定されかつデータビットＤ２２〜Ｄ３１は外部装置
１００のオクタルラッチＤ １０８から取り出される。
前記ドライブ外部リセット構成（グループＤ）が肯定さ
れかつデータビットＤ２２〜Ｄ３１の第３の部分に提供
されるとき、ＡＮＤゲート２０４は肯定された信号を両
方のバッファ２０６に提供する。バッファ２１４がこの
ようにイネーブルされたとき、データラッチ２１６にラ
ッチされたデータはバッファ２０６に提供される。バッ
ファ２０６は引き続き該データをデータ信号を介してデ
ータバス９０に提供する。ＤＳＤＩ信号およびドライブ
外部リセット構成（グループＤ）信号が肯定されたと
き、データビットＤ２２〜Ｄ３１のおのおのはデータバ
ス９０を介してシステム統合ユニット２０に提供され
る。従って、ビットＤ２２〜Ｄ３１は外部構成データ値
のデータビット２２〜３１として提供される。

【００６６】しかしながら、もしデータビットＤ２１が
否定されれば、ドライブ外部リセット構成（グループ
Ｄ）は否定される。ドライブ外部リセット構成（グルー
プＤ）信号がデータビットＤ２２〜Ｄ３１のおのおのに
提供されたとき、インバータ２１２は該信号を反転して
デフォールトのリセット構成値用ラッチ２１０に格納さ
れた対応するデータビットをバッファ２０６に提供する
ようバッファ２０８をイネーブルする。バッファ２０６
はＡＮＤゲート２０４が前記否定されたハズ（Ｈａｓ）
構成信号に応じて肯定された出力を提供したときデータ
信号（ＩＤ２２〜ＩＤ３１）を介して内部バスに対応す
るデータビットを提供するようイネーブルされる。さら
に、ドライブ外部リセット構成信号は論理ゼロの値であ
るから、バッファ２１４はデータラッチ２１６に格納さ
れたデータをデータプロセッサ１０の外部バスインタフ
ェース１２０に提供するようイネーブルされない。ドラ
イブ外部リセット構成（グループＤ）信号はデータビッ
トＤ２２〜Ｄ３１のおのおのに提供されるから、データ
ビットＤ２２〜Ｄ３１のおのおののデフォールトのリセ
ット構成値用ラッチ２１０に格納されたデータはデフォ
ールトのデータ構成値の対応するビットとして提供され
る。前に述べたように、本発明のこの実施形態では、デ
フォールトのリセット構成値用ラッチは不揮発メモリと
して実施される。

【００６７】本発明の動作を図６および図７に示される
フローチャートによって要約して説明する。第１のステ
ップ３００において、リセットイン信号または内部リセ
ット信号が肯定される。該リセットインまたは内部リセ
ット信号の肯定に応じて、リセット制御回路１４０はス
テップ３０２においてリセットアウト信号を提供する。
ステップ３０４においてデータプロセッサ１０は次に５
クロックサイクルの間待機する。本発明の別の実施形態
では、より多くのまたはより少ないクロックサイクルと
してもよく、あるいは何らのクロックサイクルも必要と
されないようにすることができる。ステップ３０６にお
いて、ＤＳＤＩ集積回路端子によって提供されるＤＳＤ
Ｉ信号およびデータプロセッサ１０の複数の集積回路端
子に与えられるデータ値が図５のデータラッチ２１６の
ようなラッチにラッチされる。

【００６８】もしＤＳＤＩ信号が否定されれば、
（“１”に等しくなければ）（ステップ３０８）、デー
タプロセッサ１０はデータプロセッサ１０の内部メモリ
がデータ構成値を有するか否かを判定するためテストを
行う（ステップ３２４）。データプロセッサ１０の内部
メモリはＬバス内部不揮発メモリ３０およびＩバス内部
不揮発メモリ６０を含む。もし内部メモリがデータ構成
値を記憶していなければ、システム統合ユニット２０の
外部バスインタフェース１２０はデフォールトの構成デ
ータ値をデータプロセッサ１０の残りの部分にドライブ
する（ステップ３２３）。

【００６９】もし、内部メモリがデータ構成値を記憶し
ていれば、Ｌバスインタフェース１８０はＬハズ（Ｈａ
ｓ）構成信号が肯定されているか否かを判定する（ステ
ップ３２８）。もし該Ｌハズ（Ｈａｓ）構成信号が肯定
されていれば、Ｌバスインタフェース１８０はＬバスド
ライブ構成信号を肯定する（ステップ３３８）。Ｌバス
ドライブ構成信号が肯定されたとき、Ｌバス内部不揮発
メモリ３０は構成データレジスタ３２に格納された構成
データ値をＬバスデータ信号を介してＬバス７０に提供
する（ステップ３４０）。その後、該構成データ値はデ
ータプロセッサ１０のすべての内部バスに与えられる
（ステップ３４２）。

【００７０】もしＬバスインタフェース１８０がＬハズ
（Ｈａｓ）構成信号が肯定されていることを判定すれ
ば、Ｌバスインタフェース１８０はＩハズ（Ｈａｓ）構
成信号が肯定されているかを判定する（ステップ３３
０）。もしＩハズ（Ｈａｓ）構成信号が否定されていれ
ば、エラーがある（ステップ３３２）。しかしながら、
もしＩハズ（Ｈａｓ）構成信号が肯定されていれば、Ｉ
バスインタフェース１７０はＩバスドライブ構成信号を
肯定する（ステップ３３４）。Ｉバスドライブ構成信号
が肯定されたとき、Ｉバス内部不揮発メモリ６０は構成
データレジスタ６２に格納された構成データ値をＩバス
データ信号を介してＩバス８０に提供する（ステップ３
３６）。その後、前記構成データ値はデータプロセッサ
１０のすべての内部バスに与えられる（ステップ３４
２）。

【００７１】さらに、ＤＳＤＩ信号が肯定されれば、外
部バスインタフェース１２０はデータビットＤ０〜Ｄ５
に対応する集積回路端子におけるラッチされたデータを
取り出す。もしデータビットＤ５が論理ローの値であれ
ば、外部バスインタフェース１２０はそこに格納された
デフォールトの構成データ値からビット６〜３１を提供
する（ステップ３１０）。もしデータビットＤ５が論理
ハイの値であれば（ステップ３１２）、データビットＤ
６〜Ｄ１３はデータプロセッサ１０の集積回路端子から
取り出される（ステップ３１４）。もしデータビットＤ
１３が論理ローの値であれば、外部バスインタフェース
１２０はビット１４〜３１をそこに格納されたデフォー
ルトの構成データ値から提供する（ステップ３１４）。
もしデータビットＤ１３が論理ハイの値であれば（ステ
ップ３１６）、データビットＤ１４〜Ｄ２１はデータプ
ロセッサ１０の集積回路端子から取り出される（ステッ
プ３１８）。もしデータビットＤ２１が論理ローの値で
あれば（ステップ３１８）、外部バスインタフェース１
２０はビット２２〜３１をそこに格納されたデフォール
トの構成データ値から提供する（ステップ３１８）。も
しデータビットＤ２１が論理ハイの値であれば（ステッ
プ３２０）、データビットＤ２２〜Ｄ３１はデータプロ
セッサ１０の集積回路端子から取り出される（ステップ
３２２）。その後、該構成データ値はデータプロセッサ
１０のすべての内部バスに与えられる（ステップ３４
２）。

【００７２】

【発明の効果】要するに、本発明は外部ユーザがリセッ
ト構成を柔軟性ある様式で決定できるようにするデータ
処理システムを提供する。データ処理システムがリセッ
トされたとき、リセット構成は複数の外部集積回路ピン
に与えられる外部構成値あるいはデータ処理システムの
内部メモリに格納された内部値によって決定できる。さ
らに、もし外部構成値か提供されずかつもし内部値が内
部メモリに格納されていなれば、本発明のデータ処理シ
ステムはデフォールトの構成値を提供する。該デフォー
ルトの構成値はデータ処理システムのシステム統合ユニ
ットのメモリに格納されている。

【００７３】デフォールト値、内部メモリに格納された
構成データ、および外部集積回路ピンを介して構成デー
タを受ける能力の組み合わされた使用は本発明を従来技
術の構成よりもコスト効率のよいものにする。例えば、
高容量のユーザは構成データを内部メモリに格納してリ
セット動作の実行の間に構成データをドライブするのに
必要とされる外部回路を除去することができる。従っ
て、データ処理システムのコストは大幅に低減できる。

【００７４】本発明はまたデータプロセッサがデフォー
ルトの構成および試験の目的でまたはデフォールト構成
をオーバライドすることが必要な任意の他の動作にとっ
て必要とされる任意の他の構成へと選択的に構築できる
ようにする。本発明を使用したデータプロセッサによっ
て実施される選択可能性は特に製造者に彼らの仕様に従
ってあつらえられたデータプロセッサを設計させる費用
の余裕がない低容量のユーザにとって有用である。さら
に、データプロセッサを選択的に構築できる本発明の能
力は現存するデータプロセッサをプロトタイプとしてま
たはシステム開発のために使用することを希望するユー
ザにとって有用である。

【００７５】さらに、本発明の他の独自の特徴として
は、前記構成データはオクタルパケットと称される８ビ
ットのグループで外部集積回路ピンから取り出される。
該オクタルパケットのおのおのの最後のビットは構成デ
ータの次の８ビットが複数の集積回路ピンを介して取り
出されるべきかあるいはデータ処理システムのシステム
統合ユニットに格納されたデフォールトの構成値から取
り出されるべきかを決定する。この特徴はまたそれらの
アプリケーションのみがデフォールトのリセット構成か
らやや変わっているユーザにとって実質的なコスト節約
を与える。変更されたビット値のみを関連する集積回路
ピンにドライブするための外部装置を設けることによっ
て、そのような外部装置を提供することに関連するオー
バヘッドコストは構成データ値のすべてのビットに対し
外部装置を必要とする伝統的な構成のものから低減され
る。

【００７６】ここで説明した本発明の構成は実例によっ
てのみ与えられている。しかしながら、ここで説明した
機能を実行するために多くの他の構成が存在し得る。例
えば、データプロセッサ１０へのリセット入力はデータ
処理システム１０の動作をリセットするために使用され
る任意の数のソースによって提供できる。さらに、Ｌバ
ス内部不揮発メモリ３０およびＩバス内部不揮発メモリ
６０は任意の形式の不揮発メモリを使用して構成でき
る。そのようなメモリはＲＯＭ、ＥＥＰＲＯＭ、および
フラッシュＥＥＰＲＯＭを含む。さらに、本発明の実施
形態においては、構成データ値の一部がシステム統合ユ
ニット１０に格納されたデフォールトのデータ構成値に
よって提供される場合、データ構成値のすべての後の部
分もまたシステム統合ユニット１０におけるデフォール
トのデータ構成値によって提供される。本発明の別の実
施形態では、データ構成値の後の部分は外部装置１００
のような外部装置によって提供できる。さらに、本発明
の別の実施形態では、内部不揮発メモリは使用しないこ
ともできる。その場合、デフォールトラッチに格納され
たデフォールト値または複数の集積回路端子によって提
供される外部値はリセット構成データ値を提供すること
になる。

【００７７】以上本発明の原理を説明したが、当業者に
はこの説明は実例のみによるものでありかつ本発明の範
囲を制限するものとして行ったものでないことは明瞭に
理解すべきである。従って、添付の特許請求の範囲によ
り、本発明の真の精神および範囲内に入る本発明のすべ
ての変更をカバーするものと考える。

【図面の簡単な説明】

【図１】本発明を実施するためのデータ処理システムを
示すブロック図である。

【図２】図１のデータ処理システムのシステム統合ユニ
ットの一部を示すブロック図である。

【図３】図２のシステム統合ユニットのＬバスインタフ
ェースを示すブロック図である。

【図４】図２のシステム統合ユニットの外部バスインタ
フェースを示すブロック図である。

【図５】図４の外部バスインタフェースのビットスライ
ス部を示すブロック図である。

【図６】本発明に係わる図１のデータ処理システムによ
って実行される一連のステップを示すフローチャートで
ある。

【図７】図６とともに本発明に係わる図１のデータ処理
システムによって実行される一連のステップを示すフロ
ーチャートである。

【符号の説明】

５ データ処理システム １０ データプロセッサ １００ 外部装置 ２０ システム統合ユニット（ＳＩＵ） ３０ Ｌバス内部不揮発メモリ ３２ 構成データレジスタ ３４ 有効ビット ４０ 周辺制御ユニット ５０ 中央処理ユニット（ＣＰＵ） ６０ Ｉバス内部不揮発メモリ ６２ 構成データレジスタ ６４ 有効ビット １０２ オクタルラッチＡ １０４ オクタルラッチＢ １０６ オクタルラッチＣ １０８ オクタルラッチＤ ７０ Ｌバス ８０ Ｉバス ９０ データバス １２０ 外部バスインタフェース １３０ ＳＩＵコントローラ １４０ リセット制御回路 １５０ アドレスマルチプレクサ １６０ データマルチプレクサ １７０ Ｉバスインタフェース １８０ Ｌバスインタフェース １８２，１８４ ＡＮＤゲート １８６ インバータ １８８ ＯＲゲート ９００ ビットスライス １９０，１９４ ＩＮＤゲート １９２ ラッチ １９６ インバータ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 データ処理システムであって、 第１の有効ビットおよび第１の構成データ値を記憶する
   ための第１のメモリ（３８）であって、該第１のメモリ
   は第１のドライブ構成信号が第１の論理状態にあるとき
   前記第１の構成データ値をリセットシステム構成値とし
   て提供するもの、 前記第１のメモリに結合され前記第１の有効ビットおよ
   び前記第１の構成データ値を受け取りかつ前記第１のド
   ライブ構成信号を提供する第１のインタフェース回路
   （１８０）であって、該第１のインタフェース回路は内
   部構成指示信号を提供しかつ内部ドライブ構成信号を受
   信するもの、そして外部構成データ値を選択的に通信す
   る外部バスインタフェース（１２８）であって、該外部
   バスインタフェースは前記第１のインタフェース回路に
   結合され前記内部構成指示信号を受信し、前記外部バス
   インタフェースはモード選択信号および前記内部構成指
   示信号に応じて内部ドライブ構成信号を発生し、かつ前
   記外部バスインタフェースは前記モード選択信号が第２
   の論理状態にあるときリセットシステム構成値として外
   部構成データ値を提供するもの、 を具備することを特徴とするデータ処理システム。
2. 【請求項２】 データプロセッサ（１０）を構成する方
   法であって、 ｉ）リセット信号を肯定する段階、 ｉｉ）モード選択信号を取り出す段階、 ｉｉｉ）第１の有効な内部構成値が第１のメモリ回路
   （３０）に格納されているか否かを指示するために第１
   の構成信号を提供する段階、 ｉｖ）前記第１の構成信号に応じて内部構成信号を発生
   する段階、 ｖ）前記モード選択信号および前記リセット信号に応じ
   て第１のドライブ外部リセット構成信号を発生する段
   階、 ｖｉ）前記第１のメモリ回路がリセット構成値として第
   １の有効な内部構成信号を提供すべきことを指示するた
   めに内部ドライブ構成信号を発生する段階であって、該
   内部ドライブ構成信号は前記第１の構成信号および前記
   第１のドライブ外部リセット構成信号に応じて発生され
   るもの、そして ｖｉｉ）前記内部ドライブ構成信号が第１の論理状態に
   あるとき前記リセット構成値の第１の部分として外部デ
   ータ値の第１の部分を提供するため外部バスインタフェ
   ース回路（１２０）をイネーブルする段階、 を具備することを特徴とするデータプロセッサ（１０）
   を構成する方法。
3. 【請求項３】 データ処理システムであって、 外部データ値を通信するための複数の集積回路端子、 モード選択信号を受信するためのモード選択集積回路端
   子、 デフォールトのデータ値を記憶するための複数のビット
   スライス、そして前記モード選択信号に応答して内部ド
   ライブ構成信号を発生するためのドライブ論理回路（１
   ９０，１９２，１９４，１９６）であって、該ドライブ
   論理回路は第１のドライブ外部リセット構成信号を発生
   して前記複数のビットスライス（９００）の第１の部分
   をイネーブルし前記デフォールトデータ値の第１の部分
   および前記外部データ値の第１の部分の内の１つをリセ
   ット構成データ値の第１の部分として提供し、前記デフ
   ォールトのデータ値の前記第１の部分の所定のビットは
   第２のドライブ外部リセット構成信号を提供して前記複
   数のビットスライスの第２の部分をイネーブルし前記デ
   フォールトのデータ値の第２の部分および前記外部デー
   タ値の第２の部分の内の１つを前記リセット構成データ
   値の第２の部分として提供するもの、 を具備することを特徴とするデータ処理システム。