KR100381074B1 - 데이타처리시스템및데이타프로세서구성방법 - Google Patents

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Abstract

데이타 처리 시스템(10)이 리셋될 때, 구성 값은 다수의 외부 집적 회로핀에 제공된 외부 구성 값 또는 시스템의 내부 메모리(30, 60)에 저장된 내부값에 의해 결정된다. 외부 구성 값이 제공되지 않고 내부값이 내부 메모리에 저장되지 않으면, 데이타 처리 시스템은 디폴트 구성 값을 제공한다. 디폴트 구성 값은 시스템 통합 장치(20)의 메모리내에 저장된다. 구성 데이타는 옥탈 패킷으로 외부 집적 회로 핀으로부터 검색될 수 있다. 각각의 옥탈 패킷의 최종 비트는 다음 8 개 비트의 구성 데이타 다수의 집적 회로 핀을 통해 검색될 것인지 또는 데이타 처리 시스템의 시스템 통합 장치내에 저장된 디폴트 구성 값으로 부터 검색될 것인지를 결정한다.

Description

데이타 처리 시스템 및 데이타 프로세서 구성 방법
본 발명에 대한 관련출원
본 출원은 Oded Yishay et al. Attorney Docket No. SC-02216A의 "RESET CONFIGURATION IN A DATA PROCESSING SYSTEM AND METHOD THEREFOR" 명칭의 양수인이 동일인으로 현재 공동 계류중인 특허출원과 관련된다.
발명의 분야
본 발명은 일반적으로 마스크 프로그램된 레지스터를 구비한 데이타 프로세서에 관한 것으로, 특히 데이타 프로세서의 리셋 구성(configuration)을 결정하는 마스크 프로그램된 레지스터를 구비한 데이타 프로세서에 관한 것이다.
발명의 배경
데이타 프로세서가 리셋될 때, 데이타 프로세서는 자체적으로 행해지는 에플리케이션에 따라 소정의 리셋 구성으로 구성된다(configured). 다중 동작 모드의 몇몇 데이타 프로세서는 특정 에플리케이션용 리셋 구성을 결정하기 위한 다수의외부 집적 회로 핀을 필요로 한다. 데이타 프로세서가 외부 집적 회로 핀으로 인가되는 논리값에 따른 리셋용으로 구성될 때, 외부 회로는 상기 집적 회로 핀상으로 논리값을 인가시키도록 요구된다. 또한, 상기 논리값 또는 구성 데이타는 정상 동작 모드가 되게 리셋 동작이 실행된 후 상기 집적 회로 핀에서 제거되어져야 한다.
또한, 리셋 동작이 실행된 후 장치의 동작 구성은 리셋 동작시에 설정되어야 하는데, 그 이유는 상기 리셋 동작 바로 직후 데이타 처리 동작은 다양한 데이타 프로세서 구성에 다양한 결과를 제공할 수도 있기 때문이다. 가령, 데이타 처리 리셋/ 구성 명령은 리셋후 제 1 명령이 데이타 프로세서내의 내부 저장 장치 또는 데이타 프로세서에 대한 외부 장치로부터 페치 (fetch)되어야 하는지를 데이타 프로세서에 문의하도록 요청될 수도 있다. 다른 실시예에서, 상기 명령은 어드레스 신호, 데이타 신호 및 옵션의 제어 신호가 상이한 시간에 동일 버스 단자에 제공되는 경우 동작 모드가 다중 모드인지를, 또는 어드레스 신호, 데이타 신호 및 제어 신호가 상이한 버스 단자에 제공되는 경우, 동작 모드가 비다중(non- multiplexed) 모드인지를 데이타 프로세서에 문의하도록 요청될 수 있다. 리셋 동작 동안 구성이 지정되지 않은 경우 데이타 프로세서는 통상적으로 디폴트 구성에 위치된다.
데이타 프로세서의 디폴트 구성을 오버라이드하기 (override) 바라는 외부 사용자는 통상적으로 데이타 프로세서를 소정의 방식으로 구성하도록 데이타 프로세서의 외부 집적 회로 핀상으로 적절한 리셋 구성 데이타를 구동하는 외부 회로를 사용한다. 그러나, 상기 외부 회로 제공은 데이타 프로세서와 연관된 오버헤드 코스트를 크게 증가시키며, 몇몇 데이타 처리 환경에서 금지될 수도 있다. 데이타 프로세서의 외부 리셋 구성을 비용 절감적 으로 제공하는 새로운 해결적이 요청된다. 상술한 것은 특히 대용량의 데이타 프로세서를 필요로 하는 사용자에게는 진정하는데, 그 이유는 상기 프로세서가 리셋 동작동안 외부 집적 회로판상으로 리셋 구성 데이타를 구동시키는데 필요한 외부 회로를 제거할 수 있다면 더욱 더 경쟁력 있는 것일 수 있다는 것이다.
상기 사용자들은 통상적으로 시방서에 맞추어진 데이타 프로세서를 개발 및 제조하는 데이타 프로세서 제조사를 획득하므로써 그 필요한 용량을 충족시켜왔다. 상기 맞추어진 해결책은 또한 시방서에 맞추어진 데이타 프로세서를 제조하는 제조사를 획득할 여유가 없는 소수의 사용자에 대해 필요시되는 임의의 목적을 위해 데이타 프로세서를 디폴트 구성에도 불구하고 다른 구성으로 선택적으로 구성하는 회로를 제공하는 제조사를 필요로 한다. 타협안 으로서 상기 제조사는 임의의 동작 모드로 동작하도록 데이타 프로세서를 구성하도록 프로그램될 수 있는 전기 소거 프로그래머블 ROM(EEPROM)내에 레지스터를 구현할 수 있다. 그러나, 상기 EEPROM 레지스터는 통상적으로 테스트가 어려우며, 프로그램하는데 장시간이 소요되며, 구현하는데 비용이 많이 든다. 또한, 상기 EEPROM 레지스터를 프로그래밍하는 것은 대용량 사용자와 관련한 오버헤드 코스트를 크게 증가시킬 수 있는 다른 제조 단계이다.
따라서, 리셋 동작시에 용이하게 구성될 수 있고 데이타 프로세서의 오버혜드 코스트를 최소화하는 데이타 프로세서를 필요로 한다.
발명의 개요
전술한 필요성은 본 발명으로 달성된다. 따라서, 제 1 형태의 데이타 처리 시스템이 제공된다. 이 데이타 처리 시스템은 제 1 유효 비트와 제 1 구성 데이타 값을 저장하는 제 1 메모리를 구비한다. 상기 제 1 메모리는 제 1 구동 구성 신호가 제 1 논리 상태에 있을때 리셋 시스템 구성으로서 상기 제 1 구성 데이타값을 제공한다. 제 1 인터페이스 회로는 상기 제 1 유효 비트 및 제 1 구성 데이타 값을 수신하고 상기 제 1 구동 구성 신호를 제공하는 제 1 메모리에 연결된다. 상기 제 1 인터페이스 회로는 내부 구성 표시 신호를 제공하며 내부 구동 구성 신호를 수신한다. 상기 데이타 처리 시스템은 또한 외부 구성 데이타 값을 선택적으로 통신시키는 외부 버스 인터페이스를 구비한다. 상기 외부 버스 인터페이스는 내부 구성 표시 신호를 수신하는 제 1 인터페이스 회로에 연결된다. 상기 외부 버스 인터페이스는 모드 선택 신호 및 내부 구성 표시 신호에 응답하여 내부 구동 구성 신호를 발생시킨다. 상기 외부 버스 인터페이스는 모드 선택 신호가 제 2 논리 상태에 있을때 리셋 시스템 구성 값으로서 외부 구성 데이타 값을 제공한다.
제 2 형태의 데이타 프로세서 구성 방법이 제공된다. 이 방법은 리셋 신호를 표명(assert)하여 모드 선택 신호를 검색하는 단계를 포함한다. 제 1 유효 내부 구성 값이 제 1 메모리 회로에 저장되어 있는지를 표시하는 제 1 구성 신호가 제공된다. 내부 구성 신호는 제 1 구성 신호에 응답하여 발생된다. 제 1 구동 외부 리셋 구성 신호는 모드 선택 신호 및 리셋 신호에 응답하여 발생된다. 내부 구동 구성 신호는 제 1 메모리 회로가 리셋 구성 값으로서 상기 제 1 유효 내부 구성 신호를 제공해야만 할때를 표시하기 위해 발생된다. 상기 내부 구동 구성 신호는 제 1 구성 신호 및 제 1 구동 외부 리셋 구성 신호에 응답하여 발생된다. 외부 버스 인터페이스 회로는 상기 내부 구동 구성 신호가 제 1 논리 상태에 있을때 상기 리셋 구성값의 제 1 부분으로서 외부 데이타 값의 제 1 부분을 제공할 수 있다.
전술한 특징 및 장점과 그 외의 특성 및 장점을 첨부되는 도면을 참조하여 하기에서 기술되는 상세한 설명으로부터 명확히 이해될 것이다. 도면은 본 발명의 형태만을 도시할려는 의도가 아니라는 것을 주지하는 것이 중요하다.
양호한 실시예의 상술
본 발명은 외부 사용자가 유연한 방식으로 리셋 구성을 결정할 수 있는 데이타 처리 시스템을 제공한다. 데이타 처리 시스템이 리셋될 때, 리셋 구성은 다수의 외부 집적 회로 핀에 제공된 외부 구성 값 또는 데이타 처리 시스템의 내부 메모리에 저장된 내부값에 의해 결정될 수 있다. 또한, 외부 구성 값이 제공되지 않고 내부값이 상기 내부 메모리내에 저장되지 않는다면, 본 발명의 데이타 처리 시스템은 디폴트 구성 값을 제공한다. 상기 디폴트 구성 값이 제공되지 않고 내부값이 상기 내부 메모리 내에 저장되지 않으면, 본 발명의 데이타 처리 시스템은 디폴트 구성 값을 제공한다. 상기 디폴트 구성 값은 상기 데이타 처리 시스템의 시스템 통합 장치의 메모리내에 저장된다.
디폴트 값과, 내부 메모리에 저장된 구성 데이타의 조합 사용과, 외부 집적 회로 핀을 통한 구성 데이타 수신 기능은 본 발명의 코스트를 종래에 비해 더욱 절감시킨다. 가령, 대용량 사용자는 리셋 동작 실행동안 구성 데이타를 구동시키는데 필요한 외부 회로를 제거하도록 내부 메모리내에 구성 데이타를 저장시킬 수 있다.따라서, 데이타 처리 시스템의 코스트가 크게 감소될 수 있다.
본 발명은 또한 디폴트 구성과, 테스팅 목적 또는 오버라이드될 디폴트 구성을 필요로 하는 임의의 다른 동작을 위해 필요시되는 임의의 다른 구성으로 데이타 프로세서를 선택적으로 구성할 수 있다. 본 발명을 구현하는 데이타 프로세서에 의해 구현된 선택성은 시방서에 맞추어진 데이타 프로세서의 제조사 설계 비용을 감당할 여유가 없는 저용량 사용자용으로 특히 유용하다. 또한, 데이타 프로세서를 선택적으로 구성하는 본 발명의 기능은 포토타이프로서 현존 데이타 프로세서를 사용하고자 하는 사용자용 또는 시스템 개발용으로 유용하다.
또한, 본 발명의 다른 특징으로, 구성 데이타는 옥탈 패킷(octal packet)으로 칭해지는 8 비트의 그룹으로 외부 집적 회로 핀으로부터 검색된다. 각 옥탈 패킷의 최종 비트는 상기 구성 데이타의 다음 8 비트가 다수의 집적 회로 핀을 통해 검색되는지 또는 데이타 처리 시스템의 시스템 통합 장치내에 저장된 디폴트 구성 값으로부터 검색되는지를 결정한다. 이러한 특징은 또한 사용자 에플리케이션이 상기 디폴트 리셋 구성으로부터 약간 변화하는 사용자에 대해 실질적인 코스트를 저감시킨다. 변화된 비트값을 관련된 집적 회로 핀상으로만 인가시키는 외부 장치를 제공하므로써 상기 외부 장치 제공과 관련한 오버헤드 코스트는 구성 데이타값의 모든 비트에 대한 외부 장치를 필요로 하는 종래의 코스트에서 저감된다.
본 발명을 구현하는 환경이 하기에서 논의될 것이다.
접속구성의 설명
제 1 도는 본 발명을 구현하는 데이타 처리 시스템(5)을 도시한다. 데이타처리 시스템(5)은 데이타 프로세서(10)와 외부 장치(100)를 구비한다. 데이타 프로세서(10)는 시스템 통합 장치 (SIU)(20), L 버스 내부 비휘발성 메모리(30), 주변 제어 장치(40), 중앙 처리 장치(CPU)(50), 및 I 버스 내부 비휘발성 메모리(60)를 구비한다. L 버스 내부 비휘발성 메모리(30)는 구성 데이타 레지스터 (32)와 유효 비트(34)를 구비한다. I 버스 내부 비휘발성 메모리(60)는 구성 데이타 레지스터(62)와 유효 비트(64)를 구비한다. 외부 장치(100)는 옥탈 래치 A(102), 옥탈 래치 B(104), 옥탈 래치 C(106) 및 옥탈 래치 D(108)를 구비한다.
데이타 프로세서(10)에서, 내부 모듈 버스(IMB)는 주변 제어 장치(40)와 여기에 도시되지 않은 다른 데이타 프로세서 및 다른 장치를 접속시킨다. 주변 제어 장치(40)는 L 버스(70)를 통해 중앙 처리 장치 (50) 및 시스템 통합 장치(20)에 연결된다. L 버스 내부 비휘발성 메모리(30)는 L 버스 데이타 신호를 통신하는 L 버스(70)에 양방향으로 연결된다. L 버스 내부 비휘발성 메모리(30)의 유효 비트(34)는 L HAS 구성 신호를 통해 시스템 통합 장치(20)에 연결된다. 또한, 구성 레지스터(32)는 L 버스 데이타 신호를 통해 시스템 통합 장치(20)에 연결된다. CPU(50)는 I 버스(80)를 통해 시스템 통합 장치 (20)에 연결된다. I 버스 내부 비 휘발성 메모리(60)는 I 버스(80)에 연결되어 I 버스 데이타 신호를 수신한다. I 버스 내부 비휘발성 메모리 (60)의 유효 비트(64)는 I HAS 구성 신호를 통해 시스템 통합 장치(20)에 연결된다. 또한, 구성 레지스터(62)는 I 버스 데이타 신호를 통해 시스템 통합 장치(20)에 연결된다. 본 발명의 실시예에서 모든 어드레스 및 데이타 신호는 멀티 비트 버스로 구현되고 있음을 주지해야 한다.
시스템 통합 장치(SIU)(20)는 데이타 버스(90)를 통해 외부 장치(100)에 연결된다. SIU(20)는 외부 리셋 소스로부터 리셋 인(reset in) 신호를 수신한다. 또한, SIU(20)는 외부 장치(100)의 각각의 옥탈 래치 A(102), 옥탈 래치 B(104), 옥탈 래치 C(106), 및 옥탈 래치 D(108)의 출력 인에이블(OE) 신호에 리셋 아웃(out) 신호를 제공한다. 옥탈 래치 A(102)는 SIU(20)에 DSDI(Development Serial Data In) 신호를 제공한다. 또한, 옥탈 래치 A(102)는 D0 신호 내지 D5 신호를 데이타 버스(90)를 통해 SIU(20)에 제공한다. 옥탈 래치 B(104)는 D6 신호 내지 D13 신호를 데이타 버스(90)를 통해 SIU(20)에 제공한다. 유사하게, 옥탈 래치 C(106)는 D14 신호 내지 D21 신호를 제공하며 옥탈 래치(108)는 D22 신호 내지 D31 신호를 데이타 버스(90)를 통해 SIU(20)에 제공한다. 제 1 도가 10 개의 데이타 신호를 제공하는 옥탈 래치 D(108)를 도시하고 있지만, 상기 10 개의 데이타 신호중 제 1 신호는 실제로 옥탈 래치 A(102)의 미사용 비트에 의해 제공되며 10 개의 데이타 신호중 제 2 신호는 외부 장치(100)상에 구현된 단일 구동기 회로에 의해 제공된다. 본 발명의 다른 실시예에서, 여분의 옥탈 래치가 구현될 수 있다.
SIU(20)는 제 2 도에서 상세히 도시된다. SIU(20)는 외부 버스 인터페이스(120), SIU 콘트롤러(130), 리셋 제어 회로(140), 어드레스 멀티플렉서(150), 데이타 멀티플렉서(160), I 버스 인터페이스(170), 및 L 버스 인터페이스(180)로 구성된다. L 버스(70), L HAS 구성 신호 및 L 버스 구동 구성은 L 버스 인터페이스(180)와 통신된다. L 버스 인터페이스(180)는 어드레스 멀티플렉서(150)에 L 어드레스 신호를 제공하며 데이타 멀티플렉서(160)에 L 데이타 신호를 제공한다. 또한, L 버스 인터페이스(180)는 외부 버스 인터페이스 (120)에 HAS 구성 신호를 제공하며, 외부 버스 인터페이스 (120)로부터 구동 구성 신호를 수신한다. I 버스(80), I HAS 구성 신호, 및 I 버스 구동 구성은 I 버스 인터페이스 (170)와 통신된다. I 버스 인터페이스(170)는 어드레스 멀티플렉서 (150)에 I 어드레스 신호를 데이타 멀티플렉서(160)에 I 데이타 신호를 제공한다. SIU 콘트롤러(130)는 데이타 멀티플렉서(160)에 데이타 제어 신호를 제공한다. I 버스 인터페이스(170)는 L 버스 인터페이스(180)로 부터 I 버스 구동 구성 신호를 수신하며 L 버스 인터페이스 (180)에 I HAS 구성 신호를 제공한다. SIU 콘트롤러(130)는 또한 어드레스 멀티플렉서(150)에 어드레스 제어 신호를 제공한다. 데이타 멀티플렉서(160)는 데이타 신호를 외부 버스 인터페이스(120)와 통신한다. 유사하게, 어드레스 멀티플렉서(150)는 어드레스 신호를 외부 버스 인터페이스(120)와 통신한다.
리셋 제어 회로(140)는 리셋 인 신호를 수신하며 리셋 아웃 신호를 제공한다. 리셋 제어 회로(140)는 또한 Rst in 5 신호와 리셋 신호를 외부 버스 인터페이스(120)에 제공한다. 외부 버스 인터페이스 (120)는 데이타 버스(90)에 연결되며 또한 DSDI 신호를 수신한다.
L 버스 인터페이스(180)의 일부가 제 3 도에 상세히 도시된다. 제 3 도에 도시된 L 버스 인터페이스(180) 부분은 AND 게이트(182), AND 게이트(184), 인버터(186), 및 OR 게이트(188)를 포함한다. L HAS 구성 신호는 AND 게이트(182)의 제 1 입력단, 인버터 (186)의 입력단, 및 OR 게이트(188)의 제 1 입력단에 제공된다. I HAS 구성 신호는 OR 게이트(188)의 제 2 입력단에 제공된다. 구동 구성 신호는 AND 게이트(182)의 제 2 입력단과 AND 게이트 (184)의 제 1 입력단에 제공된다. 구동 구성 신호는 외부 버스 인터페이스(120)에 의해 L 버스 인터페이스(180) 부분에 제공된다. 인버터(186)의 출력단은 AND 게이트(184)의 제 2 입력단에 연결된다. AND 게이트(182)의 출력단은 L 버스 구동 구성 신호를 제공한다. 유사하게, AND 게이트(184)의 출력단은 I 버스 구동 구성 신호를 제공한다. OR 게이트(188)의 출력단은 HAS 구성 신호를 제공한다. HAS구성 신호는 L 버스 인터페이스(180)로부터 수신된다.
외부 버스 인터페이스(120)는 제 4 도에 상세히 도시된다. 외부 버스 인터페이스(120)는 제각기 레이블 0 내지 31 의 다수의 비트 슬라이스(900), AND 게이트(190), 래치(192), AND 게이트(194), 및 인버터(196)를 구비한다. 상기 다수의 비트 슬라이스(900)의 각각은 데이타 버스(90)로부터 데이타 신호를 수신한다. 가령, 비트 슬라이스 0은 데이타 버스(90)로부터 D0신호를 수신한다. 유사하게, 비트 슬라이스(5)는 D5 신호를 수신하며, 비트 슬라이스(6)는 D6 신호를 수신하며, 비트 슬라이스(13)는 D13 신호를 수신하며, 비트 슬라이스 (14)는 D14 신호를 수신하며, 비트 슬라이스(21)는 D21 신호를 수신하며, 비트 슬라이스(22)는 D22 신호를 수신하며, 그리고 비트 슬라이스(31)는 데이타 버스(9)로부터 D31 신호를 수신한다. DSDI 신호는 래치(192)의 입력단에 제공된다. 래치 인에이블은 Rst in5 신호를 통해 래치(192)에 제공된다. 래치(192)는 AND 게이트(190)의 제 1 입력단에 출력을 제공한다. DSDI 신호는 AND 게이트(190) 및 비트 슬라이스(900)에 제 2 입력을 제공한다. AND 게이트(190)의 출력은 인버터(196)의 입력단에 제공된다. 인버터(196)의 출력은 AND 게이트(194)의 제 1 입력단에 제공된다. HAS 구성 신호는 AND 게이트(194)의 제 2 입력단에 제공된다. AND 게이트(190)의 출력단은 구동 구성 신호를 제공한다. AND 게이트(190)의 출력단은 다수의 비트 슬라이스 0 내지 5의 각 제 1 부분에 구동 외부 리셋 구성(그룹 A) 신호를 제공한다. 상기 다수의 비트 슬라이스 0 내지 5 의 각 제 1 부분은 내부 버스에 ID0 신호 내지 ID5 신호를 통해 각각의 내부 데이타값을 제공한다. 어드레스 및 데이타 신호는 내부 버스를 통해 시스템 통합 장치(20)의 잔존부에 제공된다. 제 5 도가 리셋 동작동안 액티브인 논리 회로의 일부분만을 도시하고 있음을 주지해야 한다.
또한, 비트 슬라이스(5)는 다수의 비트 슬라이스(6 내지 13)의 각 제 2 부분에 구동 외부 리셋 구성(그룹 B) 신호를 제공한다. 상기 다수의 비트 슬라이스(6 내지 13)의 각 제 2 부분은 ID6 신호 내지 ID13 신호를 통해 내부 버스에 각각의 내부 데이타 값을 제공한다. 비트 슬라이스(13)는 다수의 비트 슬라이스(14 내지 21)의 각 제 3 부분에 구동 외부 리셋 구성(그룹 C) 신호를 제공한다. 다수의 비트 슬라이스(14 내지 21)의 각 제 3 부분은 ID14 신호 내지 ID21 신호를 통해 내부 버스에 각각의 내부 데이타값을 제공한다. 비트 슬라이스 (21)는 다수의 비트 슬라이스(22 내지 31)의 각 제 4부분에 구동 외부 리셋 구성(그룹 D) 신호를 제공한다. 다수의 비트 슬라이스 (22 내지 31)의 각 제 4 부분은 ID22 신호 내지 ID31 신호를 통해 내부 버스에 각각의 내부 데이타 값을 제공한다. 리셋 신호와 구동 구성 신호는 다수의 비트 슬라이스(900)의 각각에 제공됨을 주지해야 한다.
다수의 비트 슬라이스(900)의 하나가 제 5도에 상세히 도시된다. 다수의 비트 슬라이스(900)의 각각은 인버터(201), 인버터(202), AND 게이트(204), 버퍼(206), 버퍼(208), 디폴트 리셋 구성 값 래치 (210), 인버터(212), 버퍼(214), 및 데이타 래치(216)를 포함한다. 본 실시예에서, 인버터(201), 인버터(202), AND 게이트(204), 버퍼(206), 버퍼(208), 디폴트 리셋 구성값 래치(210), 인버터(212), 버퍼 (214), 및 데이타 래치(216)는 동일 집적 회로 기판상에 구현된다.
집적 회로 단자는 데이타 래치(216)에 정보를 제공한다. 래치 인에이블 신호는 데이타 래치(216)의 인에이블 입력단에 제공된다. 데이타 래치(216)의 출력은 버퍼(214)의 제 1 입력단에 제공된다. 버퍼(214)가 본 발명의 실시예에서 3 상태 버퍼임을 주지해야 한다. 구동 외부 리셋 구성 신호는 버퍼(214)의 인에이블 입력 단과 인버터(212)의 입력단에 제공된다. 버퍼(214)의 출력은 버퍼(206)의 제 1 입력단에 제공된다. 버퍼(206)가 본 실시예에서 3 상태 버퍼임을 주지해야 한다. 버퍼(208)의 출력은 또한 버퍼(206)의 제 1 입력단에 제공된다. 인버터(212)의 출력은 버퍼(208)의 인에이블 입력에 제공 된다. 버퍼(208)가 본 실시예에서 3 상태 버퍼임을 주지해야 한다. 디폴트 리셋 구성값 래치(210)는 버퍼(208)의 입력단에 데이타 값을 제공한다. 또한, 구동 구성 신호가 인버터(201)의 입력단에 제공된다. 인버터(201)의 출력단은 AND 게이트(204)의 제 1 입력단에 연결된다. 인버터(202)의 출력단은 AND 게이트(204)의 제 1 입력단에 연결된다. 리셋 신호는 AND 게이트(204)의 제 2 입력단에 제공된다. AND 게이트(204)의 출력단은 버퍼(206)의 인에이블 입력단에 연결된다. 버퍼(206)의 출력은 데이타 신호를 통해 제공된다.데이타 신호는 ID0 내지 ID31 신호들 중의 하나이다.
본 발명의 실시예의 하기 설명동안, 용어 "표명(assert)" 및 "부정(negate)"와 문법적 형태는 "액티브 하이" 및 "액티브 로우" 논리 신호의 혼합을 다룰때의 혼동을 피하기 위해 사용된다. "표명"은 논리 신호 또는 레지스터 비트를 액티브 또는 논리적 참(true) 상태로 만드는 것을 언급하는데 사용된다. "부정"은 논리 신호 또는 레지스터 비트를 인액티브 또는 논리적 거짓 상태로 만드는 것을 언급하는데 사용된다. 값에 선행하는 "$"는 그 값이 16 진수라는 것을 나타냄을 주지해야한다.
동작 설명
제 1 도에 도시된 데이타 처리 시스템(5)의 동작 동안, 데이타는 데이타 버스(90)를 구성하는 다수의 집적 회로 핀을 통해 데이타 프로세서(10)와 외부 장치(100) 사이에서 전송된다. 데이타 프로세서 (10)의 동작은 중앙 처리 장치(50)에 의해 제어된다. CPU(50)는 분리된 명령 및 로드/저장 버스들을 구비한 하바드(Harvard) 아키텍쳐를 갖는다. 제 1 도에서, 명령 버스는 I 버스(80)로 레이블되며, 로드/저장 버스는 L 버스(70)로 레이블된다. 또한, 본 발명에서, I 버스(80)는 모든 어드레스와 CPU(50)에 의해 제공된 어트리뷰트(attribute) 신호와 CPU(50)와 양방향으로 통신하는 데이타 신호를 운영한다. CPU(50)는 I 버스 내부 비 휘발성 메모리(60) 또는 시스템 통합 장치(SIU)(20)로부터 패치(fetch) 될 다음 명령을 식별하기 위해 I 버스(80)의 어드레스 부분에 어드레스를 제공하므로써 I 버스(80)의 액세스를 실행한다. CPU(50)는 또한 해당하는 어트리뷰트 세트를 I 버스(80)에 제공한다. 어트리뷰트는 상기 액세스가 슈퍼바이저 또는 사용자 액세스인지, 액세스가 버스트(burst) 사이클인지, 및 액세스가 판독 또는 기록 동작인지 등과 같은 액세스의 다른 특성들을 한정한다. 유사하게, CPU(50)는 L 버스(70)에 어드레스 및 어트리뷰트를 제공하므로써 L 버스(70)의 액세스를 행한다. 또한, CPU(50)는 L 버스 내부 비휘발성 메모리(30) 및 SIU(20)와 로드되거나 저장될 데이타를 양방향으로 통신시킨다.
일반 동작 동안, CPU(50)는 통상적으로 I 버스 내부 비휘발성 메모리(60)로 부터 명령을 액세스하며 L 버스 내부 비휘발성 메모리 (30)로부터 데이타를 액세스 한다. CPU(50)는 또한 주변 장치(제 1 도에 도시되지 않음)로부터의 데이타 값을 주변 제어 장치(40) 및 내부 모듈 버스를 통해 액세스 시킬 수 있다. 또한, CPU(50)가 L 버스 내부 비휘발성 메모리(30) 또는 I 버스 내부 비휘발성 메모리(60)의 어드레싱 영역내에 있지 않은 메모리 로케이션을 액세스한다면, SIU(20)는 외부 장치(100)와 같은 외부 장치를 액세스한다.
SIU(20)는 제 2 도에 상세히 도시되며, 그 접속 구성은 전술 되었다. 동작 동안, L 버스(70)는 L 버스 인터페이스(180)와 정보를 통신한다. 또한, L HAS 구성 신호는 구성 데이타가 L 버스 내부 비휘발성 메모리(30)의 구성 데이타 레지스터(32) 내에 저장되는지를 나타내기 위해 L 버스 인터페이스(180)에 제공된다. L 버스 인터페이스(180)는 어드레스 멀티플렉서(150)에 L 어드레스 신호를 제공하며 데이타 멀티플렉서(160)에 L 데이타 신호를 제공한다. 유사하게, 동작 동안, I 버스(80)는 I 버스 인터페이스(170)와 정보를 통신한다. I HAS 구성 신호는구성 데이타가 I 버스 내부 비휘발성 메모리(60)의 구성 데이타 레지스터(62)내에 저장되는지를 나타내기 위해 I 버스 인터페이스(70)에 제공된다. I 버스 인터페이스(170)는 어드레스 멀티플렉서(150)에 I 어드레스 신호를 제공하며 데이타 멀티플렉서(160)에 I 데이타 신호를 제공한다. 본 발명의 동작 동안, 데이타 멀티플렉서(160)는 리셋 동작동안 내부 데이타 버스와 양방향으로 연결한다.
SIU 콘트롤러(130)는 외부 버스 인터페이스(120)에 제공된 데이타가 I 버스 인터페이스(170) 또는 L 버스 인터페이스(180)에 의해 제공될 것인지를 나타내기 위해 데이타 멀티플렉서(160)에 데이타 제어 신호를 제공한다. 또한, 데이타 제어 신호는 외부 버스 인터페이스 (120)에 의해 제공된 데이타가 L 버스 인터페이스(180) 또는 I 버스 인터페이스(170)에 제공될 것인지를 결정한다. SIU 콘트롤러 (130)는 또한 외부 버스 인터페이스(120)에 제공된 어드레스 정보가 I 버스 인터페이스(170) 또는 L 버스 인터페이스(180)에 의해 제공될 것인지를 나타내기 위해 어드레스 멀티플렉서(150)에 어드레스 제어 신호를 제공한다.
리셋 제어 회로(140)는 리셋 인 신호를 수신하며 리셋 아웃 신호, 래치 인에이블 신호, 및 리셋 신호를 제공한다. 래치 인에이블 및 리셋 신호는 외부 버스 인터페이스(120)에 제공된다. 리셋 신호는 데이타 프로세서(10)의 잔존부에 제공된다.
앞에서 데이타 처리 시스템(5)의 일반적 동작을 기술했지만, 본 발명은 리셋 동작 실행 동안의 데이타 처리 시스템(5)의 동작과 관련 된다. 리셋 동작은 외부 장치에서 데이타 프로세서(10)로의 리셋 인 신호를 수신하거나 또는 주변 제어 장치(40)에 연결된 주변 장치 (여기서는 도시되지 않음)와 같은 내부 소스로부터 내부 리셋 신호를 수신하므로써 개시될 수 있다. 본 발명에서, 내부 리셋 신호는 클럭 손실이 있거나, 위상 고정 루프 클럭 손실이 있거나, 소프트웨어 와치도그 타임 아웃이 있거나, 체크스톱 상태내로의 데이타 프로세서 (10)의 엔트리가 있거나, JTAG 리셋 요구의 표명이 있을때 표명된다. 물론, 본 발명의 다른 실시예에서, 다른 내부 리셋 신호 소스가 또한 구현될 수 있다.
리셋 인 신호 또는 내부 리셋 신호가 수신될 때 데이타 프로세서(10)는 리셋 동작을 실행하고 있음을 나타내기 위해 SIU(20)의 리셋 제어 회로(140)로 하여금 리셋 아웃 신호를 표명하게 한다. 리셋 아웃 신호가 표명될 때, 데이타 프로세서(10)는 5 개 클럭 싸이클을 대기한 후, 다수의 집적 회로 단자를 통해 제공된 데이타를 외부 버스 인터페이스(120)를 통해 래치시킨다. 리셋 아웃 집적 회로 단자가 표명된 후 구성 데이타를 제공하기 위해 외부 장치가 다수의 집적 회로 단자에 리셋 구성 데이타를 제공하는데 5 개 클럭 싸이클이면 충분한 시간이다. 이 시간 주기는 실행될 동작과 데이타 프로세서(10)가 구현되는 시스템에 따라 짧아지거나 길어질 수 있다. 다른 실시예에서, 리셋 아웃 집적 회로 단자가 표명되는 동안 다수의 집적 회로 단자는 연속적으로 샘플될 수 있다. 데이타 프로세서(10)는 다음에 리셋 동작과 다른 연이은 동작들을 실행하기 위해 재구성된다. 본 발명에서, 리셋인 신호 또는 내부 리셋 신호의 표명후 데이타 프로세서(10)의 구성을 결정하는데 필요한 데이타는 L 버스 내부 비휘발성 메모리(30)의 구성 데이타 레지스터(32), I 버스 내부 비휘발성 메모리(62)의 구성 데이타 레지스터(62), SIU (20)에 저장된 디폴트 구성 값, 또는 외부 장치(100)에 의해 제공된 외부 구성 값에 의해 제공된다.
본 발명의 동작 동안, 데이타 처리 시스템(10)의 사용자는 리셋 인 신호 또는 내부 리셋 신호의 표명에 앞서 L 버스 내부 비휘발성 메모리(30)의 구성 데이타 레지스터(32)에 구성 데이타를 저장시킬 수 있다. 리셋 동작 동안 사용되는 구성 데이타가 구성 데이타 레지스터(32)에 저장될 때, 유효 비트 (34)가 설정되고, L HAS 구성 신호가 표명된다. L 버스 내부 비휘발성 메모리(30)가 SIU(20)의 L버스 인터페이스(180)로부터 부정된(negated) L 버스 구동 구성 신호를 수신할때, L 버스 내부 비휘발성 메모리(30)는 L 버스(70)를 통해 데이타 프로세서(10)의 잔존부에 구성 데이타 레지스터(32)내에 저장된 데이타를 제공한다. 유사하게, L 버스 구동 구성 신호가 표명되면, 상기 구성 데이타는 L 데이타 신호를 통해 SIU(20)의 잔존부에 제공된다.
유사하게, 사용자는 리셋 인 신호 또는 내부 리셋 신호의 표명에 앞서 I 버스 내부 비휘발성 메모리(60)의 데이타 레지스터(62)에 구성 데이타를 저장시킬 수 있다. 리셋 동작 동안 사용되는 구성 데이타가 구성 레지스터(62)에 저장될 때, 유효 비트(64)가 설정되고 I HAS 구성 신호가 표명된다. I 버스 내부 비휘발성 메모리(60)가 SIU(20)의 그 버스 인터페이스(170)로부터 부정된 I 버스 구동 구성 신호를 수신할때, I 버스 내부 비휘발성 메모리(60)는 I 버스(80)를 통해 데이타 프로세서(10)의 잔존부에 구성 데이타 레지스터(62)에 저장된 데이타를 제공한다. 유사하게, I 버스 구동 구성 신호가 표명되면, 상기 구성 데이타는 I-데이타 신호를 통해 SIU(20)의 잔존부에 제공된다.
또한, 데이타 프로세서(10)의 주변 제어 장치(40)는 리셋 동작 동안 내부 모듈 버스상에 데이타를 구동시킨다. 또한, 본 발명의 다른 실시예에서, 주변 제어 장치(40)는 L 버스 인터페이스(180)와 유사한 기능을 수행하도록 내부 모듈 버스상에 L HAS 구성 및 L 버스 구동 구성 신호를 제공한다. 이러한 구성으로, 내부 모듈 버스상의 EEPROM은 구성 워드를 제공할 수 있다.
구성 데이타가 구성 데이타 레지스터(32) 또는 구성 데이타 레지스터(62)에 저장되지 않거나 데이타 처리 시스템(10) 상에 내부 비휘발성 메모리가 존재하지 않는다면, 구성 데이타는 SIU(20)에 저장된 디폴트 값 또는 외부 장치 (100)에 의해 제공된 외부 구성 값에 의해 제공된다. 데이타 처리 시스템(10) 상에 비휘발성 메모리가 존재하지 않으면, I HAS 구성 및 L HAS 구성 신호는 실질적으로 부정되는 논리적 로우 값에 고정된다. 디폴드 값은 DSDI 신호가 부정될때 액세스되며, 외부 구성 값은 DSDI 신호가 표명될때 액세스 된다. 리셋 동작 동안 DSDI 신호는 외부 장치에 대해 직렬 데이타를 구동시키는 것이 아닌 모드 선택 기능을 한다. 따라서, 다른 외부 집적 회로 단자는 또한 동일한 기능을 구현할 수 있다. 또한, 본 발명의 유일한 가용성 실시예에서, 외부 구성 값 부분만이 액세스될 수 있으며, 구성 데이타의 잔존부는 디폴트 값의 대응부에 의해 제공된다. 이제, 데이타 처리 시스템(5)의 동작이 상세히 설명될 것이다.
제 1 동작에서, 사용자는 L 버스 내부 비휘발성 메모리(30)의 구성 데이타 레지스터(32)에 구성 데이타 값을 저장시킨다. 또한, 유효 비트(34)는 구성 데이타레지스터 (32)에 저장된 구성 데이타 값이 리셋 동안 데이타 프로세서 (10)를 구성하기 위해 사용될 것이라는 것을 나타내기 위해 표명된다. 상기 구성 데이타 값과 유효 비트 모두 사용자에 의해 기록되며 리셋 동작 실행에 앞서 데이타 레지스터(32) 및 유효 비트 (34)에 각각 저장된다.
유효 비트(34)가 표명될 때, L HAS 구성 신호는 표명되어 SIU(20)의 L 버스 인터페이스(180)로 제공된다. 유효 비트 (64)가 표명되면 I HAS 구성 신호가 표명 된다. I HAS 구성 신호는 SIU(20)의 I 버스 인터페이스(170)에 제공된다. I 버스 인터페이스(170)는 다음에 상기 I HAS 구성 신호를 L 버스 인터페이스(180)로 전송한다. 본 발명의 실시예에서, 각각의 L HAS 구성 및 I HAS 구성 신호는 리셋 동작이 실행되기 전에 설정된다. 대조적으로, L 구동 구성 및 I 버스 구동 구성 신호는 리셋 동작이 실행되는 동안 변형된다.
각각의 구동 구성 신호, L HAS 구성 신호 및 I HAS 구성 신호가 L 버스 인터페이스(180)에 제공될 때, L 버스 인터페이스(180)는 구성 데이타가 L 버스 내부 비휘발성 메모리(30), I 버스 내부 비활성 메모리(60) 또는 SIU(20)에 저장된 데이타에 의해 제공되는지를 결정한다. L 버스 인터페이스 (180)는 HAS 구성 신호를 발생시키도록 OR 게이트(180)를 사용하여 L HAS 구성 신호와 I HAS 구성 신호를 논리적으로 조합한다. 상기 HAS 구성 신호는 순차적으로 외부 버스 인터페이스(120)에 제공된다. HAS 구성 신호가 표명되면 데이타 프로세서(10)를 구성하는 구성 데이타가 L 버스 내부 비휘발성 메모리(30) 또는 I 버스 내부 비휘발성 메모리(60)를 통해 제공될 수 있음을 상기 HAS 구성 신호가 나타낸다. 외부 장치(100)와 같은 외부메모리로부터 데이타가 검색될 수 없음을 나타내도록 DSDI 신호가 부정되면, 구동 구성 신호가 표명되어 L 버스 인터페이스(180)에 제공된다. 외부 버스 인터페이스 (120)는 또한 L 버스 인터페이스(180)에 구동 구성 신호를 제공한다.
상기 구동 구성 신호 및 L HAS 구성 신호가 표명되어 구성 데이타가 L 버스 내부 비휘발성 메모리(30)에 의해 제공된다는 것이 표시되면, AND 게이트(182)는 L 버스 구동 구성 신호를 표명한다. 또한, 제 3 도에 도시된 L 버스 인터페이스(180)를 포함하는 논리 회로는, L HAS 구성 신호가 표명될 때 I 버스 구동 구성 신호가 표명될 수 없다는 것을 보장한다. 따라서, I 버스(80) 및 L 버스(70) 모두가 표명되는 경우는 절대로 일어날 수 없다.
표명된 L 버스 구동 구성 신호가 L 버스 내부 비휘발성 메모리(30)에 제공될 때, 구성 데이타 레지스터(32)는 내부에 저장된 구성 데이타를 L 버스(70)에 제공한다. L 버스(70)는 리셋 아웃 신호가 표명된 채로 유지되는 동안 구성 워드를 모든 내부 버스에 순차적으로 제공한다. 상기 구성 워드는 리셋 동작이 실행된 후 동작을 설정하도록 데이타 프로세서(10)의 구성요소 및 모든 주변 장치에 의해 순차적으로 사용된다.
제 2 동작에서, 사용자는 I 버스 내부 비휘발성 메모리(60)의 구성 데이타 레지스터(62)에 구성 데이타 값을 저장한다. 또한, 유효 비트(64)는 구성 데이타 레지스터 (62)내에 저장된 구성 데이타값이 리셋 동작 동안 데이타 프로세서(10)를 구성하는데 사용될 것이라는 것을 나타내기 위해 표명된다. 구성 데이타값 및 유효 비트는 사용자에 의해 기록되며 리셋 동작에 앞서 구성 데이타 레지스터(62) 및 유효 비트(64)에 각각 저장된다.
유효 비트(64)가 표명될 때, I HAS 구성 신호가 표명되어 SIU(20)의 I 버스 인터페이스(170)에 제공된다. I 버스 인터페이스(170)는 I HAS 구성 신호를 L 버스 인터페이스 (180)에 전송한다. 또한, 유효 비트(34) 및 대응하는 논리 상태의 L HAS 구성 신호는 L 버스 인터페이스(180)에 제공된다. 또한, 외부 버스 인터페이스(120)는 구동 구성 신호를 L 버스 인터페이스(180)에 제공한다.
각각의 구동 구성 신호, L HAS 구성 신호, 및 I HAS 구성 신호가 L 버스 인터페이스(180)에 제공될 때, L 버스 인터페이스(180)는 구성 데이타가 L 버스 내부 비휘발성 메모리(30), I 버스 내부 비휘발성 메모리(60) 또는 SIU(20)에 저장된 데이타에 의해 제공되는지를 결정한다. L 버스 인터페이스 (180)는 HAS 구성 신호를 발생시키도록 OR 게이트(188)를 사용하여 L HAS 구성 신호 및 I HAS 구성 신호를 논리적으로 조합한다. HAS 구성 신호가 표명될 때, HAS 구성 신호는 데이타 프로세서(10)를 구성하는 구성 데이타가 L 버스 내부 비휘발성 메모리(30) 또는 I 버스 내부 비휘발성 메모리 (60)를 통해 제공된다는 것을 나타낸다. 외부 장치(100)와 같은 외부 메모리로부터 데이타가 검색되지 않음을 나타내도록 DSDI 신호가 부정되면 구동 구성 신호는 표명되어 L 버스 인터페이스 (180)에 제공된다.
구성 데이타가 L 버스 내부 비휘발성 메모리(30)에 의해 제공되지 않는다는 것을 나타내도록 구동 구성 신호가 표명되고 L HAS 구성 신호가 부정되면, AND 게이트(182)는 L 버스 구동 구성 신호의 부정된 상태를 유지한다. 또한, L HAS 구성 신호는 인버터(186)에 의해 반전되어 AND 게이트(184)의 표명된 입력단에 제공된다. 따라서, I HAS 구성 신호가 표명되면, I 버스 구동 구성 신호는 구성 데이타가 I 버스 내부 비휘발성 메모리(60)에 의해 제공된다는 것을 나타내도록 표명된다.
표명된 I 버스 구동 구성 신호가 I 버스 내부 비휘발성 메모리(60)에 제공될 때, 구성 데이타 레지스터(62)는 내부에 저장된 구성 데이타를 I 버스(80)에 제공한다. I 버스(80)는 리셋 아웃 신호가 표명된 채로 유지되는 동안 구성 워드를 모든 내부 버스에 순차적으로 제공한다. 상기 구성 워드는 리셋 동작이 실행된 후 동작을 구성하도록 데이타 프로세서(10)의 구성요소 및 모든 주변 장치에 의해 순차적으로 사용된다.
전술의 처음 2 개의 동작은 구성 데이타가 데이타 프로세서(10)에 대한 내부 메모리 회로에 의해 제공되는 동작을 기술하고 있다. 처음 두 동작에서, L 버스 내부 비휘발성 메모리(30) 및 I 버스 내부 비휘발성 메모리(60)는 RAM, ROM, EEPROM, 또는 플래시 EEPROM으로서 구현될 수 있다.
제 3 동작에서, 구성 데이타가 외부 버스 인터페이스 (120)에 저장된 디폴트 값에 의해 제공된다고 가정한다. 구성 데이타는, 데이타 처리 시스템(10)상에 내부 비휘발성 메모리가 구현되지 않거나, L 버스 내부 비휘발성 메모리(30)의 구성 데이타 레지스터(32) 또는 I 버스 내부 비휘발성 메모리(60)의 구성 데이타 레지스터(62)에 구성 데이타값이 저장되지 않을때, 및 외부 구성 데이타 값이 외부 장치(100)와 같은 외부 장치에 의해 제공되지 않을 때 디폴트 값에 의해 제공된다. L 버스 내부 비휘발성 메모리(30)가 구현되지 않으면, L HAS 구성 신호는 L 버스 인터페이스(180)의 입력단에서 부정된다. 유사하게, I 버스 내부 비휘발성메모리(60)의 구성 데이타 레지스터(62)에 구성 데이타값이 저장되지 않을때, 데이타 프로세서내에 내부 비휘발성 메모리가 구현되지 않으며 외부 구성 데이타 값이 외부 장치(100)와 같은 외부 장치에 의해 제공되지 않는다. I 버스 내부 비휘발성 메모리(60)가 구현되지 않으면, I HAS 구성 신호는 I 버스 인터페이스(170)의 입력단에서 부정된다. 그리고 외부 구성 데이타값은 외부 장치(100)와 같은 외부 장치에 의해 제공되지 않는다. 제 3 동작에서, 리셋 인 신호가 외부 장치에 의해 표명되거나 또는 내부 리셋 신호가 데이타 프로세서(10)의 주변 장치에 의해 표명된다고 가정한다. 또한, 외부 장치에 의해 제공된 DSDI 신호가 부정되어 구성 데이타가 데이타 프로세서(10)에 대한 내부 소스에 의해 제공되어야 함을 나타낸다.
데이타 프로세서(10)의 제 3 실행 동작의 상세한 설명을 위해 제 4 도에 도시된 외부 버스 인터페이스(120)를 참조한다. DSDI 집적 회로 단자를 통해 입력된 DSDI 신호는 래치(192)에 제공된다. Rst in 5 신호가 표명되어 리셋 신호가 5개 클럭 주기전에 표명되었다는 것을 나타낼 때, 래치(192)는 AND 게이트(190)에 DSDI 신호를 제공한다. DSDI 신호가 제 3 동작에서 부정됨에 따라, AND 게이트(190)는 논리적 로우값의 구동 외부 리셋 구성(그룹 A) 신호를 제공한다. 상기 구동 외부 리셋 구성(그룹 A) 신호는 인버터 (196)에 제공된다. 인버터(196)는 AND게이트(194)에 입력을 순차적으로 제공한다. 또한, 제 3 동작에서, L 버스 인터페이스(180)에 의해 제공된 HAS 구성 신호는 부정되는데, 그 이유는 L 버스 내부 비휘발성 메모리(30) 및 I 버스 내부 비휘발성 메모리(60)는 구성 데이타값을 저장하고 있지 않기 때문이다. 따라서, AND 게이트(194)에 의해 제공된 구동 구성 신호는 부정되며 L 버스 내부 비휘발성 메모리(30) 또는 I 버스 내부 비휘발성 메모리(60)의 구성 데이타 출력을 금지시킨다. 또한, 인버터(196)의 출력과 HAS 구성 신호로 인해, AND 게이트(194)는 구동 구성 신호를 부정시킬 수 있다.
구동 외부 리셋 구성(그룹 A) 신호는 데이타 버스 (90)에 의해 제공된 데이타 입력값 비트의 각 제 1 부분에 제공된다. 비트의 제 1 부분은 데이타 비트 D0 내지 D5를 포함한다. 비트의 제 2 부분은 데이타 비트 D6 내지 D13을 포함한다. 비트의 제 3 부분은 데이타 비트 D14 내지 D21 을 포함하며 비트의 제 4부분은 데이타 비트 D22 내지 D31 을 포함한다. 전술한 각 비트들은 제 4도에 도시된 방식으로 구성된다. 이해를 쉽게 하도록, 아래의 설명이 데이타 비트 D0 와 같이 제 4도에 도시된 데이타 비트에 참조될 것이다.
따라서, 구동 외부 리셋 구성(그룹 A) 신호가 데이타 비트 D0 에 제공될 때, 인버터(212)는 버퍼(208)가 버퍼(206)에 디폴트 리셋 구성 값 래치(210)에 저장된 제 1 데이타 비트를 제공가능케 하도록 신호를 반전시킨다. 버퍼(206)는, AND 게이트 (204)가 구동 구성 신호 및 리셋 신호에 응답하여 표명된 출력을 제공할 때 데이타 신호(ID0)를 통해 내부 버스에 상기 제 1 데이타 비트를 제공할 수 있다. 또한, 구동 외부 리셋 구성 신호가 논리적 제로값이기 때문에, 버퍼(214)는 데이타 프로세서(10)의 외부 버스 인터페이스(120)에 데이타 래치(216)에 저장된 데이타를 제공할 수 없다. 상기 구동 외부 리셋 구성(그룹 A) 신호가 각각의 데이타 비트 D0 내지 D5 에 제공되기 때문에 각 데이타 비트 D0 내지 D5 의 디폴트 리셋 구성값 래치에 저장된 데이타는 디폴트 데이타 구성 값의 대응 비트로서 제공된다. 본 발명의 실시예에서, 디폴트 리셋 구성 값 래치는 비휘발성 메모리로서 구현된다.
본 실시예에서, 선행 부분의 데이타 비트의 최종 비트는 구동 외부 리셋 구성 신호로서 다음 부분의 데이타 비트에 제공된다. 가령, 데이타 비트들의 제 1부분의 데이타 비트 D5 는 구동 외부 리셋 구성(그룹 B) 신호로서 각각의 데이타 비트 D6 내지 D13 에 제공된다. 또한, 제 2 부분의 데이타 비트의 데이타 비트 D13은 구동 외부리셋 구성(그룹 C) 신호로서 각각의 데이타 비트 D14 내지 D21 에 제공된다. 또한, 제 3 부분의 데이타 비트의 데이타 비트 D21은 구동 외부 리셋 구성(그룹 D) 신호로서 각각의 데이타 비트 D22 내지 D31 에 제공된다.
데이타 프로세서(10)가 제 3 동작을 실행하고 있을때, 구성 데이타는 제 5 도의 래치(210)로 도시된 바와 같은 다수의 디폴트 리셋 구성값 래치에 저장된 디폴트 구성 데이타에 의해 제공된다. 디폴트 구성 데이타가 다수 데이타 비트의 각각에 대한 다수 리셋 구성 값 래치의 각각으로부터 검색되어야 하기 때문에 각 데이타 비트 D5, D13 및 D21 은 논리적 로우값을 제공해야 한다. 따라서, 각각의 데이타 비트 D5, D13 및 D21 에 대응하는 구동 외부 리셋 구성 신호가 제 5 도에 도시된 바와 같이 데이타 비트에 제공될 때, 인버터(212)는 버퍼(208)가 디폴트 리셋 구성 값 래치(210)에 저장된 데이타 비트를 버퍼 (206)에 제공가능케 하도록 신호를 반전시킨다. 버퍼(206)는, AND 게이트(204)가 구동 구성 신호와 리셋 신호에 응답하여 표명된 출력을 제공할 때 데이타 신호를 통해 내부 버스에 제 1 데이타 비트를 제공할 수 있다.
또한, 구동 외부 리셋 구성 신호가 논리적 제로값이기 때문에 버퍼(214)는데이타 프로세서(10)의 외부 버스 인터페이스 (120)에 데이타 래치(216)에 저장된 데이타를 제공케 할 수 없다. 상기 구동 외부 리셋 구성 신호가 다수 데이타 비트의 각각에 제공되기 때문에, 각 데이타 비트의 디폴트 리셋 구성 값 래치에 저장된 데이타는 디폴트 데이타 구성 값의 대응 비트로서 제공된다. 본 실시예에서, 디폴트 리셋 구성 값 래치는 마스크 프로그래머블 ROM 으로서 구현된다.
제 3 동작으로 인해, 데이타 프로세서(10)는, 사용자가 L 버스 내부 비휘발성 메모리(30)의 구성 데이타 레지스터(32) 또는 I 버스 내부 비휘발성 메모리(60)의 구성 데이타 레지스터(62)에 디폴트 구성 값을 저장시키지 못할 때, 그리고 사용자가 외부 장치(100)로부터의 외부 디폴트 구성 값을 제공하지 못할 때 리셋 동작 동안 외부 버스 인터페이스(120)에 저장된 디폴트 구성 데이타 값을 사용할 수 있다. 디폴트 구성 값의 사용은 특히 대용량의 데이타 프로세서를 사용하는 사용자용으로 유용하며, 사용자를 위해 외부적으로 제공된 데이타 값에 대해 요구되는 회로는 금지된 오버헤드 코스트를 필요로 할 수 있다. 디폴트 구성 값이 제조 공정중 비휘발성 메모리에 저장될 수 있기 때문에, 외부 장치 제공과 관련한 코스트는 대용량 사용자에 대해 경감되거나 실질적으로 감소될 것이다.
제 4 동작동안, 데이타 프로세서(10)는 외부 장치(100)와 같은 외부 장치를 통해 사용자가 외부 구성 데이타 값을 제공가능케 하는 다른 가요성 옵션(option)을 제공한다. 사용자가 외부 구성 데이타 값을 제공하고자 할때 사용자는 외부 장치(100)로 부터 외부 구성 데이타값 또는 일부의 외부 구성 데이타값을 검색한다. 외부 장치(100)에서, 옥탈 래치 A(102)는 데이타 비트 0(D0) 내지 데이타 비트5(D5)에 대응하는 데이타 값을 저장한다. 유사하게, 옥탈 래치 B(104)는 데이타 비트 6(D6) 내지 데이타 비트 13 (D13)에 대응하는 데이타 값을 저장한다. 또한, 옥탈 래치 C(106)는 데이타 비트 14(D14) 내지 데이타 비트 21(D21)에 대응하는 데이타 값을 저장하며 옥탈 래치 D(108)는 데이타 비트 22(D22) 내지 데이타 비트 31(D31)에 대응하는 데이타 값을 저장한다.
리셋 아웃 신호가 시스템 통합 장치(20)의 리셋 제어 회로 (140)에 의해 표명되어 데이타 프로세서(10)가 리셋 동작을 실행하고 있음을 나타낼 때, 각 옥탈 래치 A(102), 옥탈 래치 B(104), 옥탈 래치 C(106) 및 옥탈 래치 D(108)의 출력 인에이블(0E) 입력이 표명된다. 옥탈 래치 A(102)의 0E 입력이 표명될 때, 옥탈 래치 A(102)는 시스템 통합 장치(20)에 DSDI 신호를 제공한다. 또한, 0E 입력이 표명될 때 옥탈 래치 A(102)는 데이타 버스(90)에 D0 내지 D5 신호를 제공한다. 유사하게, 옥탈 래치 B(104)의 0E 입력이 표명될 때 옥탈 래치 B(104)는 데이타 버스(90)에 D6 내지 D13 신호를 제공한다. 또한, 각 옥탈 래치 C(106) 및 옥탈 래치D(108)의 0E 입력이 표명될 때, 옥탈 래치 C(106)는 데이타 버스(90)에 D14 내지 D21 신호를, 옥탈 래치 D(108)는 데이타 버스(90)에 D22 내지 D31 신호를 제공한다.
DSDI 신호가 표명되어 외부 장치가 리셋 동작 동안 사용되는 외부 구성 데이타 값을 제공하고 있음을 나타낼 때 DSDI 신호는 래치(192)에 래치된다. Rset in 5 신호가 표명될 때, DSDI 신호는 AND 게이트(190)에 제공된다. AND 게이트(190)는 제 1 다수의 비트 슬라이스(900) 및 인버터(196)에 표명된 구동 외부 리셋 구성(그룹 A) 신호를 순차적으로 제공한다. 이어서, AND 게이트(194)는 부정된 구동 구성신호를 제공한다. 구동 구성 신호가 부정될 때, L 버스 내부 비휘발성 메모리(30) 및 I 버스 내부 비휘발성 메모리(60)는 내부에 각기 저장될 수 있는 구성 데이타를 제공할 수 없다.
상기 구동 외부 리셋 구성(그룹 A)이 표명되어 데이타 비트들의 상기 제 1 부분 D0 내지 D5 에 제공될 때, 버퍼(208)는 디스에이블 되며 래치(210)에 저장된 디폴트 리셋 구성 값을 제공하지 못한다. 또한, 버퍼(214)는 데이타 래치(216)에 래치된 데이타를 제공하도록 인에이블된다. 따라서 버퍼(214)가 인에이블될 때, 데이타 래치(216)에 래치된 데이타는 버퍼(206)에 제공된다. 또한, AND 게이트(204)는 버퍼(206)에 표명된 신호를 제공한다. 버퍼(206)는 데이타 신호를 통해 데이타 버스(90)에 데이타를 순차적으로 제공한다. DSDI 신호 및 구동 외부 리셋 구성(그룹 A) 신호가 표명될 때, 각각의 데이타 비트 D0 내지 D5 는 데이타 버스(90)를 통해 시스템 통합 장치(20)에 제공된다. 따라서, 비트 D0 내지 D5 는 외부 구성 데이타 값의 데이타 비트 0 내지 5로서 제공된다.
데이타 비트 D5 가 표명되면, 구동 외부 리셋 구성 (그룹 B) 신호가 표명되고 데이타 비트 D6 내지 D13 은 외부 장치 (100)의 옥탈 래치 B(104)로부터 검색된다. 구동 외부 리셋 구성(그룹 B)이 표명되어 제 2 부분의 데이타 비트 D6 내지 D13 에 제공될 때, OR 게이트(204)는 모든 버퍼(206) 및 버퍼(214)에 표명된 신호를 제공한다. 따라서 버퍼(214)가 인에이블될 때, 데이타 래치(216)에 래치된 데이타는 버퍼(206)에 제공된다. 버퍼(206)는 데이타 신호를 통해 데이타 버스(90)에 데이타를 순차적으로 제공한다. DSDI 신호 및 구동 외부 리셋 구성(그룹 B) 신호가표명될 때, 각각의 데이타 비트 D6 내지 D13 은 데이타 버스(90)를 통해 시스템 통합 장치(20)에 제공된다. 따라서, 비트 D6 내지 D13 은 외부 구성 데이타 값의 데이타 비트 6 내지 13 으로서 제공된다.
그러나, 데이타 비트 D5 가 부정되면 구동 외부 리셋 구성(그룹 B)은 부정된다. 구동 외부 리셋 구성 (그룹 B) 신호가 각각의 데이타 비트 D6 내지 D13 에 제공될 때, 인버터(212)는 디폴트 리셋 구성 값 래치(210)에 저장된 대응하는 데이타 비트를 버퍼(206)에 제공하도록 버퍼(208)를 인에이블 시키는 신호를 반전시킨다. 버퍼(206)는 AND 게이트(204)가 리셋 및 구동 구성 신호에 응답하여 표명된 출력을 제공할 때 데이타 신호(ID6 내지 ID13)를 통해 내부 버스에 대응하는 데이타 비트를 제공하도록 인에이블된다. 또한, 상기 구동 외부 리셋 구성 신호가 논리적 제로값이기 때문에, 버퍼(214)는 데이타 프로세서(10)의 외부 버스 인터페이스(120)에 데이타 래치(216)에 저장된 데이타를 제공하도록 인에이블되지 않는다. 구동 외부 리셋 구성(그룹 B) 신호가 각각의 데이타 비트 D6 내지 D13 에 제공되기 때문에, 각 데이타 비트 D6 내지 D13 의 디폴트 리셋 구성 값 래치에 저장된 데이타는 대응하는 비트의 디폴트 데이타 구성 값으로서 제공된다. 본 실시예에서, 디폴트 리셋 구성 값 래치는 비휘발성 메모리로서 구현된다.
본 실시예에서, 구성 데이타 값의 일부가 시스템 통합 장치(10)에 저장된 디폴트 데이타 구성 값에 의해 제공될 때, 모든 연이은 부분의 데이타 구성 값은 시스템 통합 장치(10) 내의 디폴트 데이타 구성 값에 의해 제공된다. 본 발명의 다른 실시예에서, 연이은 부분의 데이타 구성 값은 외부 장치(100)와 같은 외부 장치에의해 제공될 수 있다. 그러나, 본 실시예에서, 데이타 구성 값이 SIU(20)에 저장된 디폴트 데이타 구성 값에 의해 제공된다고 데이타 비트 D5 가 나타내면, 각 비트 D14 내지 D31 은 전술한 방식으로 SIU(20)에 저장된 디폴트 데이타 구성 값에 의해 제공되어져야 한다.
또한, 데이타 비트 D5 내지 D13 이 외부 장치(100)의 옥탈 래치 B(104)에 의해 제공되면, 데이타 비트 D13 의 논리 레벨은 다음 부분의 데이타 비트 D14 내지 D21 이 옥탈 래치 C(106) 또는 시스템 통합 장치 (20)에 저장된 디폴트 값에 의해 제공되는지를 결정한다. 데이타 비트 D13 이 표명된다고 가정하면 구동 외부 리셋 구성(그룹 C) 신호가 표명되고 데이타 비트 D14 내지 D21 이 외부 장치(100)의 옥탈 래치 C(106)로부터 검색된다. 구동 외부 리셋 구성(그룹 C)이 표명되어 제 3 부분의 데이타 비트 D14 내지 D21 에 제공될 때, OR 게이트(204)는 버퍼(206)에 표명된 신호를 제공한다. 버퍼(214)가 인에이블될 때, 데이타 래치(126)에 래치된 데이타는 버퍼(206)에 제공된다. 버퍼(206)는 데이타 신호를 통해 데이타 버스(90)에 데이타를 순차적으로 제공한다. DSDI 신호와 구동 외부 리셋 구성 (그룹 C) 신호가 표명될 때, 각각의 데이타 비트 D14 내지 D21 은 데이타 버스(90)를 통해 시스템 통합 장치(20)에 제공된다. 따라서, 비트 D14 내지 D21 은 외부 구성 데이타 값의 데이타 비트 14 내지 21로서 제공된다.
전술한 바와 같이 데이타 비트 D13 이 부정되면 구동 외부 리셋 구성(그룹 C)이 부정된다. 구동 외부 리셋 구성(그룹 C) 신호가 각각의 데이타 비트 D14 내지 D21 에 제공될 때, 인버터(212)는 디폴트 리셋 구성 래치(210)에 저장된 대응하는데이타 비트를 버퍼(206)에 제공하도록 버퍼(208)를 인에이블 시키는 신호를 반전시킨다. 버퍼(206)는 AND 게이트(204)가 리셋 및 구동 구성 신호에 응답하여 표명된 출력을 제공할 때, 데이타 신호(ID14 내지 ID21)를 통해 대응하는 데이타 비트를 내부 버스에 제공하도록 인에이블된다. 또한, 구동 외부 리셋 구성 신호가 논리적 제로값이기 때문에, 버퍼(214)는 데이타 프로세서(10)의 외부 버스 인터페이스(120)에 데이타 래치(216)에 저장된 데이타를 제공 하도록 인에이블되지 않는다. 구동 외부 리셋 구성(그룹 C) 신호가 각각의 데이타 비트 D14 내지 D21 에 제공되기 때문에, 각 데이타 비트 D14 내지 D21 의 디폴트 리셋 구성 값 래치에 저장된 데이타는 대응하는 비트의 디폴트 데이타 구성 값으로서 제공된다. 본 실시예에서는, 디폴트 리셋 구성 값 래치는 비휘발성 메모리로서 구현된다. 또한, 본 실시예에서, 데이타 구성 값이 SIU(20)에 저장된 디폴트 데이타 구성 값에 의해 제공 되어져야 한다고 데이타 비트 D13 이 나타내면, 각각의 비트 D22 내지 D31 은 전술한 방식으로 SIU(20)에 저장된 디폴트 데이타 구성 값에 의해 제공되어져야 한다.
또한, 데이타 비트 D14 내지 D21 이 외부 장치의 옥탈 래치 C(106)에 의해 제공되면, 데이타 비트 D21 의 논리 레벨은 다음 부분의 데이타 비트 D22 내지 D31이 시스템 통합 장치(20)에 저장된 디폴트 값에 의해 또는 옥탈 래치 D(108)에 의해 제공되는지를 결정한다. 데이타 비트 D21 이 표명된다고 가정하면, 구동 외부 리셋 구성 (그룹 D) 신호가 표명되고 데이타 비트 D22 내지 D31 은 외부 장치(100)의 옥탈 래치 D(108)로부터 검색된다. 구동 외부 리셋 구성(그룹 D)이 표명되어 제 3 부분의 데이타 비트 D22 내지 D31 에 제공될 때, AND 게이트(204)는 버퍼(206)에표명된 신호를 제공한다. 버퍼(214)가 인에이블될 때, 데이타 래치(216)에 래치된 데이타는 버퍼(206)에 제공된다. 버퍼(206)는 데이타 신호를 통해 데이타 버스(90)에 데이타를 순차적으로 제공한다. DSDI 신호 및 구동 외부 리셋 구성(그룹 D) 신호가 표명될 때, 각각의 데이타 비트 D22 내지 D31 은 데이타 버스(90)를 통해 시스템 통합 장치(20)에 제공된다. 따라서, 비트 D22 내지 D31은 외부 구성 데이타 값의 데이타 비트 22 내지 31로서 제공된다.
그러나, 데이타 비트 D21 이 부정되면, 구동 외부 리셋 구성(그룹 D)이 부정된다. 구동 외부 리셋 구성 (그룹 D) 신호가 각각의 데이타 비트 D22 내지 D31 에 제공되면, 인버터(212)는 디폴트 리셋 구성 값 래치(210)에 저장된 대응하는 데이타 비트를 버퍼(206)에 제공하도록 버퍼(208)를 인에이블 시키는 신호를 반전시킨다. 버퍼(206)는 AND 게이트(204)가 부정된 HAS 구성 신호에 응답하여 표명된 출력을 제공할 때 데이타 신호(ID22 내지 ID31)를 통해 내부 버스에 대응하는 데이타 비트를 제공하도록 인에이블된다. 또한, 구동 외부 리셋 구성 신호가 논리적 제로 값이기 때문에, 버퍼(214)는 데이타 프로세서(10)의 외부 버스 인터페이스(120)에 데이타 처리(216)에 저장된 데이타를 제공하도록 인에이블되지 않는다. 상기 구동 외부 리셋 구성 (그룹 D) 신호가 각각의 데이타 비트 D22 내지 D31 에 제공되기 때문에, 각각의 데이타 비트 D22 내지 D31 의 디폴트 리셋 구성 값 래치(210)에 저장된 데이타는 대응하는 비트의 디폴트 데이타 구성 값으로서 제공된다. 전술한 바와 같이, 본 실시예 에서 디폴트 리셋 구성 값 래치는 비휘발성 메모리로서 구현된다.
본 발명의 동작은 제 6 도에 도시된 플로우챠트로 요약된다. 제 1 스텝(300)에서, 리셋 인 신호 또는 내부 리셋 신호가 표명된다. 상기 리셋 인 신호 또는 내부 리셋 신호에 응답하여 리셋 제어 회로 (140)는 스텝(302)에서 리셋 아웃 신호를 제공한다. 다음에, 데이타 프로세서(10)는 스텝(304)에서 5 개의 클럭 싸이클을 대기한다. 다른 실시예에서, 그 이상, 그 이하 또는 클럭 싸이클이 필요치 않다. 스텝 (306)에서, DSDI 집적 회로 단자에 의해 제공된 DSDI 신호와 데이타 프로세서(10)의 다수 집적 회로 단자에 제공된 데이타 값은 제 5 도의 데이타 래치(216)와 같은 래치에 래치된다.
DSDI 신호가 부정되면(스텝 S308), 데이타 프로세서(10)는 데이타 프로세서(10)의 내부 메모리가 데이타 구성 값을 갖는지를 결정하기 위해 테스트한다(스텝 324). 데이타 프로세서(10)의 내부 메모리는 L 버스 내부 비휘발성 메모리(30) 및 I 버스 내부 비휘발성 메모리(60)를 포함한다. 내부 메모리가 데이타 구성 값을 저장하지 않는다면, 시스템 통합 장치(20)의 외부 버스 인터페이스 (120)는 데이타 프로세서(10)의 잔존부에 디폴트 구성 데이타 값을 구동시킨다(스텝 323).
내부 메모리가 데이타 구성 값을 저장하면, L 버스 인터페이스(180)는 L HAS 구성 신호가 표명되는지를 결정 한다(스텝 328). L HAS 구성 신호가 표명되면, L 버스 인터페이스(180)는 L 버스 구동 구성 신호를 표명한다(스텝 338). L 버스 구동 구성 신호가 표명될 때, L 버스 내부 비휘발성 메모리(30)는 L 버스 데이타 신호를 통해 구성 데이타 레지스터(32)에 저장된 구성 데이타 값을 L 버스(70)에 제공한다.
이어서, 구성 데이타 값은 데이타 프로세서(10)의 모든 내부 버스에 제공된다(스텝 342).
L 버스 인터페이스(180)가 L HAS 구성이 부정됨을 결정하면, L 버스 인터페이스(180)는 I HAS 구성 신호가 표명되었는지를 결정한다(스텝 330). I HAS 구성 신호가 부정되면, 에러가 있다(스텝 332). 그러나, I HAS 구성 신호가 표명되면, I 버스 인터페이스(170)는 I 버스 구동 구성 신호를 표명한다(스텝 334). I 버스 구동 구성 신호가 표명될 때, I 버스 내부 비휘발성 메모리(60)는 I 버스 데이타 신호를 통해 구성 데이타 레지스터(62)에 저장된 구성 데이타 값을 I 버스(80)에 제공한다(스텝 336). 이어서, 구성 데이타 값은 데이타 프로세서(10)의 모든 내부 버스에 제공된다(스텝 342).
또한, DSDI 신호가 표명되면, 외부 버스 인터페이스(120)는 데이타 비트 D0 내지 D5 에 대응하는 집적 회로 단자에 래치된 데이타를 검색한다. 데이타 비트 D5 가 논리적 로우 값이면, 외부 버스 인터페이스(120)는 내부에 저장된 디폴트 구성 데이타 값으로 부터의 비트 6 내지 13 을 제공한다(스텝 310). 데이타 비트 D5가 논리적 하이값이면(스텝 312), 데이타 비트 D6 내지 D13 은 데이타 프로세서(10)의 집적 회로 단자로부터 검색된다(스텝 S314). 데이타 비트 D13 이 논리적 로우값이면, 외부 버스 인터페이스(120)는 내부에 저장된 디폴트 구성 데이타 값으로 부터의 비트 14 내지 31 을 제공한다 (스텝 314). 데이타 비트 D13 이 논리적 하이 값이라면(스텝 316), 데이타 비트 D14 내지 D21 은 데이타 프로세서(10)의 집적 회로 단자로 부터 검색된다(스텝 318). 데이타 비트 D21 이 논리적 로우값(스텝 318)이면, 외부 버스 인터페이스(120)는 내부에 저장된 디폴트 구성 데이타 값으로부터의 비트 22 내지 31 을 제공한다(스텝 318). 데이타 비트 D21 이 논리적 하이 값이면(스템 320), 데이타 비트 D22 내지 D31 은 데이타 프로세서(10)의 집적 회로 단자로부터 검색된다(스텝 322). 이어서, 구성 데이타 값은 데이타 프로세서(10)의 모든 내부 버스에 제공된다(스텝 342).
요약하면, 본 발명은 외부의 사용자가 가요성 있는 방식으로 리셋 구성을 결정할 수 있는 데이타 처리 시스템을 제공하고 있다. 데이타 처리 시스템이 리셋될때, 리셋 구성은 다수의 외부 집적 회로 핀에 제공된 외부 구성 값 또는 데이타 처리 시스템의 내부 메모리에 저장된 내부값에 의해 결정될 수 있다. 또한, 외부 구성 값이 제공되지 않고 내부값이 내부메모리에 저장되지 않으면, 본 발명의 데이타 처리 시스템은 디폴트 구성 값을 제공한다. 상기 디폴트 구성 값은 데이타 처리 시스템의 시스템 통합 장치내의 메모리에 저장된다.
디폴트 값과 내부 메모리에 저장된 구성 데이타의 조합 사용과, 외부 집적 회로 핀을 통한 구성 데이타 수신 기능은 종래 실시예보다 더 실효적으로 코스트를 감소시킬 수 있다. 가령, 대용량 사용자는 리셋 동작 실행동안 구성 데이타를 구동시키는데 필요한 외부 회로를 감소시키도록 내부 메모리에 구성 데이타를 저장시킬 수 있다. 따라서, 본 데이타 처리 시스템의 코스트는 크게 감소될 수 있다.
본 발명은 또한 디폴트 구성과, 테스팅 목적 또는 오버라이드될 디폴트 구성을 필요로 하는 임의의 다른 동작을 위해 필요시되는 임의의 다른 구성으로 데이타 프로세서를 선택적으로 구성시킨다. 본 발명을 구현하는 데이타 프로세서에 의해구현된 선택성은 특히 시방성에 맞추어진 데이타 프로세서의 설계 비용을 감당할 여유가 없는 저용량 사용자에게 유용하다. 또한, 데이타 프로세서를 선택적으로 구성하는 본 발명의 기능은 현존 데이타 프로세서를 포토타입 또는 시스템 개발용으로서 사용하고자 하는 사용자에게 유용하다.
또한, 본 발명의 다른 유일한 특징으로, 구성 데이타는 옥탈 패킷으로 칭해지는 8 개 비트의 그룹의 외부 집적 회로 핀으로 부터 검색된다. 각각의 옥탈 패킷의 최종 비트는 구성 데이타의 다음 8 개 비트가 다수의 집적 회로 핀을 통해 검색될 것인지, 또는 데이타 처리 시스템의 시스템 통합 장치에 저장된 디폴트 구성 값으로부터 검색될 것인지를 결정한다. 이러한 특징은 또한 그 에플리케이션이 단지 디폴트 리셋 구성과 약간 차이가 있는 애플리케이션 사용자에게 실질적인 코스트 절감을 가져다 준다. 관련된 집적 회로 핀으로 단지 변경된 비트 값만을 구동시키는 외부 장치를 제공하므로써 상기 외부 장치 제공과 관련된 오버헤드 코스트는 모든 비트의 구성 데이타 값에 대한 외부 장치를 필요로 하는 종래 실시예에서 경감된다.
본 명세서에 기술된 본 발명의 실시예는 단지 예로서만 제공된다. 그러나, 본 기술된 기능을 실행하는 많은 다른 실시예들이 존재할 수 있다. 가령, 데이타 프로세서(10)에 입력되는 리셋은 데이타 처리 시스템(10)의 리셋 동작에 사용되는 임의 개수의 소스에 의해 제공될 수 있다. 또한, L 버스 내부 비휘발성 메모리(30) 및 I 버스 내부 비휘발성 메모리(60)는 임의 종류의 비휘발성 메모리를 사용하여 구현될 수 있다. 이러한 메모리는 ROM, EEPROM, 및 플래시 EEPROM을 포함한다. 또한, 본 실시예에서, 일부의 구성 데이타 값이 시스템 통합 장치(10)에 저장된 디폴트 데이타 구성 값에 의해 제공될 때, 모든 연이은 부분의 데이타 구성 값은 시스템 통합 장치(10)의 디폴트 데이타 구성 값에 의해 제공되어져야 한다. 본 발명의 다른 실시예에서, 연이은 부분의 데이타 구성 값은 외부 장치(100)와 같은 외부 장치에 의해 제공될 수 있다. 또한, 또다른 실시예에서, 내부 비휘발성 메모리는 구현될 수 없다. 이러한 경우에, 디폴트 래치에 저장된 디폴트 값 또는 다수의 집적 회로 단자에 의해 제공된 외부값은 리셋 구성 데이타 값을 제공할 수 있다.
본 명세서에서 본 발명의 원리가 기술되었지만 본 기술 분야의 숙련가는 이러한 기술이 본 발명의 영역을 제한하는 것이 아닌 예로서만으로 이루어진 것임을 명확히 이해할 있다. 따라서, 첨부되는 특허청구범위는 본 발명의 사상과 범위내에서 본 발명의 다양한 변형예를 커버할 수 있다.
제 1 도는 본 발명을 구현하는 데이타 처리 시스템의 블럭도.
제 2 도는 제 1 도의 데이타 처리 시스템의 시스템 통합 장치의 일부를 도시하는 블럭도.
제 3 도는 제 2 도의 시스템 통합 장치의 L 버스 인터페이스를 도시하는 블럭도.
제 4 도는 제 2 도의 시스템 통합 장치의 외부 버스 인터페이스를 도시하는 블럭도.
제 5 도는 제 4 도의 외부 버스 인터페이스의 비트 슬라이스(bit slice) 도시도.
제 6 도는 본 발명에 따른 제 1 도의 데이타 처리 시스템에 의해 실행되는 일련의 단계를 도시하는 플로우챠트.
* 도면의 주요부분에 대한 부호의 설명 *
5 : 데이타 처리 시스템 10 : 데이타 프로세서
20 : 시스템 통합 장치(SIU) 30 : L 버스 내부 비휘발성 메모리
40 : 주변 제어 장치 50 : 중앙 처리 장치(CPU)
60 : I 버스 내부 비휘발성 메모리
70 : L 버스 80 : I 버스
90 : 데이타 버스 100 : 외부 장치
120 : 외부 버스 인터페이스 140 : 리셋 제어 회로
160 : 데이타 멀티플렉서 180 : L 버스 인터페이스
200 : 디폴트 리셋 구성 값

Claims (3)

  1. 데이타 처리 시스템에 있어서,
    제 1 유효 비트 및 제 1 구성(configuration) 데이타 값을 저장하며, 제 1 구동 구성 신호가 제 1 논리 상태에 있을때 상기 제 1 구성 데이타 값을 리셋 시스템 구성 값으로서 제공하는 제 1 메모리와;
    상기 제 1 유효 비트 및 상기 제 1 구성 데이타 값을 수신하며 상기 제 1 구동 구성 신호를 제공하기 위해 상기 제 1 메모리에 연결되고, 내부 구성 표시 신호를 제공하며 내부 구동 구성 신호를 수신하는 제 1 인터페이스 회로와;
    상기 내부 구성 표시 신호를 수신하기 위해 상기 제 1 인터페이스 회로에 연결되어, 외부 구성 데이타 값을 선택적으로 통신시키며, 모드 선택 신호 및 상기 내부 구성 표시 신호에 응답하여 상기 내부 구동 구성 신호를 발생시키고, 상기 모드 선택 신호가 제 2 논리 상태에 있을 때 외부 구성 데이타 값을 상기 리셋 시스템 구성 값으로서 제공하는, 외부 버스 인터페이스를 포함하는, 데이타 처리 시스템.
  2. 데이타 프로세서를 구성하는 방법에 있어서,
    i) 리셋 신호를 표명하는(asserting) 단계;
    ii) 모드 선택 신호를 검색하는 단계;
    iii) 제 1 유효 내부 구성 값이 제 1 메모리 회로에 저장되어 있는지를 표시하기 위해 제 1 구성 신호를 제공하는 단계;
    iv) 상기 제 1 구성 신호에 응답하여 내부 구성 신호를 발생시키는 단계;
    v) 상기 모드 선택 신호 및 상기 리셋 신호에 응답하여 제 1 구동 외부 리셋 구성 신호를 발생시키는 단계;
    vi) 상기 제 1 메모리 회로가 리셋 구성 값으로서 상기 제 1 유효 내부 구성 신호를 언제 제공해야 하는지를 표시하기 위해, 상기 제 1 구성 신호 및 상기 제 1 구동 외부 리셋 구성 신호에 응답하여 발생되는, 내부 구동 구성 신호를 발생시키는 단계;
    vii) 상기 내부 구동 구성 신호가 제 1 논리 상태에 있을 때 외부 데이타 값의 제 1 부분을 상기 리셋 구성 값의 제 1 부분으로서 제공하도록 외부 버스 인터페이스 회로를 인에이블하는 단계를 포함하는, 데이타 프로세서를 구성하는 방법.
  3. 데이타 처리 시스템에 있어서,
    외부 데이타 값을 통신시키는 다수의 집적 회로 단자;
    모드 선택 신호를 수신하는 모드 선택 집적 회로 단자;
    디폴트(default) 데이타 값을 저장하는 다수의 비트 슬라이스(bit slices);
    상기 모드 선택 신호에 응답하여 내부 구동 구성 신호를 발생시키며, 리셋 구성 데이타 값의 제 1 부분으로서 상기 디폴트 데이타 값의 제 1 부분과 상기 외부 데이타 값의 제 1 부분 중의 하나를 제공하도록 상기 다수 비트 슬라이스들의 제 1 부분을 인에이블하기 위해 제 1 구동 외부 리셋 구성 신호를 발생시키는, 구동 논리 회로를 포함하며,
    상기 디폴트 데이타 값의 상기 제 1 부분의 소정 비트는, 상기 리셋 구성 데이타 값의 제 2 부분으로서 상기 디폴트 데이타 값의 제 2 부분과 상기 외부 데이타값의 제 2 부분중의 하나를 제공하도록 상기 다수의 비트 슬라이스들의 제 2 부분을 인에이블하기 위해 제 2 구동 외부 리셋 구성 신호를 제공하는, 데이타 처리 시스템.
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