JPH10500238A - コンピュータシステム中の複数のエージェントをコンフィギュレーションする方法及びそのための装置 - Google Patents

Abstract

(57)【要約】 コンピュータシステムの複数のエージェントをコンフィギュレーションするための装置（３００）が、一組のコンフィギュレーション値を記憶するための第１の記憶装置（３１５）と、バス（３０２）から上記一組のコンフィギュレーション値を取り込むための第２の記憶装置（３３３）を具備する。コンフィギュレーション値は、装置（３００）内のインタフェース論理回路（３１０）によってバス（３０２）上にドライブされ、上記バス（３０２）から取り出される。インタフェース論理回路（３１０）は、装置（３００）内のレジスタ（３３６）がアクティブになったとき、コンフィギュレーション値をバス（３０２）上にドライブする。システム電源オン時には、第１の記憶装置（３１５）は第１組の値がデフォルトとして設定される。その後、これらの値はバス（３０２）上にドライブされ、バス（３０２）上の各エージエント（２０３〜２０６）によって取り込まれる。この第１組の値は、一定の初期化プログラムにアクセスし、これを実行するのに必要なパラメータをシステムに供給する。初期化プログラムは、第１の記憶装置（３１５）に記憶されたコンフィギュレーション値を修正することができる。初期化プログラムは、第１の記憶装置（３１５）の値を修正した後、装置内のレジスタ（３１６）をアクティブにする。すると、レジスタ（３３６）は、論理回路（３１０）をして第１の記憶装置（３１５）に記憶された値をシステムバス（３０２）上にドライブさせる。バス（３０２）上の各エージェント（２０３〜２０６）は、装置（３００）を含めて、これらの値を取り込む。装置（３００）は、これらの値を第２の記憶装置（３３３）に記憶し、上記第２の記憶装置（３３３）に記憶された値に従って動作を開始する。

Description

【発明の詳細な説明】 コンピュータシステム中の複数のエージェントをコンフィギュレーションする方 法及びそのための装置 発明の背景 発明の分野 本発明は、コンピュータシステムに関するものである。より詳しくは、本発明 はコンピュータシステム内にある複数のエージェントのジャンパレスコンフィギ ュレーションに関する。 背景情報 現代のコンピュータシステムは、内部にシステムバスに接続された複数のエー ジェントを有する。これらのエージェントには、例えばマイクロプロセッサ、メ モリデバイス、入出力（I/0）装置等が含まれる。コンピュータシステムが正し く機能するためには、これらのエージェントが同時に動作してそれぞれのタスク を遂行しなければならない。 コンピュータシステム内のそれらのエージェントが同時に動作するようにする ための一つの確実な方法は、一組のコンフィギュレーション値を設定することで ある。これらのコンフィギュレーション値は、一般に、エラーチェッキングプロ トコルのような全てのエージェント間で一致しなければならない項目を含む。従 って、システム内のエージェントは、これらのコンフィギュレーション値がシス テム内の各エージェントについて同じであるとき、正しく同時に動作する。 エージェント間でコンフィギュレーション値の一致が必要なことに加えて、一 部のコンフィギュレーション値については、全てのエージェントが同時性をもっ て一致しなければならない。例えば、ある共通のコンフィギュレーション値はシ ステムバスを介しての転送に関するエラーチェッキングプロトコルを定義する。 もしこのプロトコルについて一致に達しないと、ターゲットエージェントはソー スエージェントに対してエラーが生じたことを知らせることができないであろう 。さらに、各エージェントは、エラーチェッキングプロトコルについて同時に一 致に達しなければならない。同時に一致に達しないと、それらのエージェントが 異なるエラーチェッキングプロトコルを使用する期間が存在することになる。こ れらの期間中は、エージェントはエラーを相互に正しく知らせることができない 。 これらのコンフィギュレーション値（すなわち全てのエージェントが同時性を もって一致しなければならないコンフィギュレーション値）を設定するための一 つの共通の方法は、各エージェントにジャンパをセットすることである。ジャン パを用いるのに、システム内の各エージェントには、システムユーザがいじるこ とが可能な一組のピンを設ける。適切な組合わせのピンをジャンパと接続するこ とによって、システムユーザはそのエージェントにとって適切なコンフィギュレ ーション値を設定することができる。各エージェントにジャンパを正しくセット することによって、システムユーザはこれらのコンフィギュレーション値を各エ ージェントについて同じになるように設定することができる。例えば、システム がパワーアップする時、各エージェントは適切なコンフィギュレーション値を持 ち、それらのコンフィギュレーション値が同時に（すなわちシステムパワーアッ プ時に）設定される。 ある特定のエージェントのコンフィギュレーション値を変えるためには、ユー ザはジャンパのセッティングを変えなければならない。従って、バス上の全ての エージェントについてコンフィギュレーション値を変更するには、全てのエージ ェントの全てのジャンパを物理的にいじることが必要である。さらに、これらの ジャンパのセッティングは、通常システムの電源をオフにして変えなければなら ない。システムが動作中にジャンパのセッティングを変えることが物理的に可能 な場合もあるが、このような処置の仕方では、全てのコンフィギュレーション値 が同時に変更される結果にはつながらないであろう。さらに、システムの動作中 にジャンパを変えると、予測不可能なシステム挙動を引き起こすことがある。 その上、ジャンパの使用は次のような2つの面でシステムのコスト増を招く。 第一に、ピンとジャンパを設けることは、それだけ余分の材料及び製造コストを 要する。第二には、メーカがシステムのコンフィギュレーション（すなわちジャ ン パのセッティング）に手間を要し、これがコスト増につながる。この後者のコス トは、メーカではなく、エンドユーザがコンフィギュレーションを行うのであれ ば、かからないかもしれないが、ユーザによるそのような作業の必要はユーザの 不便を増大させる。 現代のコンピュータシステムの性能は絶えず向上し続けているので、コンピュ ータシステムの利用も拡大の一途をたどっている。従って、広範多様な応用及び 用途に対応すべく容易に変更・修正できるようなシステムを提供することによっ て得られる利益は決して小さくないと思われる。しかしながら、用途を変えるた めには、システムに記憶されたコンフィギュレーション値を変更することが必要 な場合がある。そのために、システムユーザが異なる用途に対応すべくコンフィ ギュレーション値を容易に変えることが可能なシステムを提供することは少なか らず役に立つと考えられる。本発明は、このような課題を解決しようするもので ある。 さらに、一部の分野においては、コンピュータシステムの用途をシステム動作 時に変更することが必要な場合がある。このような状況においては、コンフィギ ュレーション値を変えなければならない場合もある。従って、システム動作時に コンフィギュレーション値を迅速かつ簡単に変更することが可能なシステムを提 供することは有意義なことであろう。本発明は、このような課題を解決しようと するものである。 発明の概要 本発明は、コンピュータシステム内の複数のエージェントをコンフィギュレー ションするための方法及び装置にある。 本発明の一実施態様においては、コンピュータシステムは、バスと一組のコン フィギュレーション値を記憶するための第１の記憶装置を有する装置とを含む。 コンフィギュレーション値は、この装置内にあるインタフェース論理回路によっ てバス上にドライブされる。また、該装置は、バスから上記一組のコンフィギュ レーション値を取り込むための記憶装置も有する。インタフェース論理回路は、 該装置内のレジスタがアクティブになったとき、コンフィギュレーション値をバ ス上にドライブする。 システムの電源オン時に、第１の記憶装置のコンフィギュレーション値はデ フォルトとして第１組の値になる。次に、これらの値はバス上にドライブされ、 バス上の各エージェントによって取り込まれる。この第１組のコンフィギュレー ション値は、一定の初期化プログラムにアクセスし、実行するための必要パラメ ータをシステムに与える。これらの初期化プログラムは、第１の記憶装置に記憶 されたコンフィギュレーション値を変更することによって、第１の記憶装置にシ ステムの所望のコンフィギュレーション値をセットアップすることができる。 初期化プログラムが第１の記憶装置の値を変更したならば、本発明の装置内 にあるレジスタがアクティブになる。このレジスタは、インタフェース論理回路 をして第１の記憶装置に記憶された値をシステムバス上へドライブさせる。バス 上の各エージェントは、本発明の装置を含めて、これらの値を取り込む。本発明 の装置は、これらの値を第２の記憶装置に記憶し、この第２の記憶装置に記憶さ れた値に従って動作し始める。 それ以後のシステムのコンフィギュレーション値の変更は、ソフトウェアに よってシステムの動作中に行うことができる。これらの変更は、第１の記憶装置 中の値を修正することによって行われる。値の修正が終了すると、ソフトウェア が装置内の適切なレジスタをアクティブにすることによって、バス上の全てのエ ージェントにバスから新しいコンフィギュレーション値を取り込ませる。 図面の簡単な説明 本発明は、下記の添付図面に示す実施形態によって例示説明するが、これらは 制限的な意味を有するものではなく、また、図中同じ符号は同様の構成要素・部 分を指すものとする。 図１は、本発明の一例のマルチプロセッサ・コンピュータシステムの大まかな ブロック図である。 図２は、本発明の一例のバスクラスタシステムを示すブロック図である。 図３は、本発明の一実施形態の装置を示すブロック図である。 図４は、本発明の一実施形態において初期コンフィギュレーション値をドライ ブするためのタイムチャートである。 図５は、本発明の一実施形態においてエージェントコンフィギュレーション値 を更新するためのステップを示すフローチャートである。 詳細な説明 以下の詳細な説明においては、本発明の完全な理解を図るため、具体的ないし は特定的な詳細事項を多数記載する。しかしながら、本発明がそれらの詳細事項 の記載なしに実施可能であることは、当業者にとって明らかであろう。その他の 場合においては、本発明の態様が不明確になるのを避けるため、周知の方法、手 順、構成要素・部分、及び回路は、詳細な説明を省略した。 以下の詳細な説明の一部分は、コンピュータメモリ内におけるデータビットに 対する演算のアルゴリズム及び記号表現によって記載する。これらのアルゴリズ ム及び記号表現は、データ処理技術分野の当業者がその仕事や研究の内容を他の 当業者に最も効果的に伝達するために使用する手段である。本願において、また 一般に、アルゴリズムは所望の結果に達する一貫した一連のステップであると考 えられる。これらのステップは、物理量の物理的操作を必要とするステップであ る。必ずではないが、通常、これらの物理量は記憶、転送、結合、及びその他の 形態の操作が可能な電気信号あるいは磁気信号の形を取る。時には、主に慣用的 使用という理由から、これらの信号をビット、値、要素、記号、文字、項、数等 と呼称すると好都合であることが実証されている。 しかしながら、これらの用語及びこれらと類似の用語は適切な物理量と対応付 けられており、単にそれらの物理量に貼付される便利なラベルでしかないという ことに留意すべきである。以下の説明から明らかなように、別途明記しない限り 、「処理」、「数値計算」、「決定」または「表示」というような用語を用いた 記載は、コンピュータシステムのレジスタ及びメモリ内にある物理（電子）量に よって表されるデータを処理し、同様にコンピュータシステムのメモリまたはレ ジスタあるいは他の同様の情報記憶、伝送または表示装置内の物理量として表さ れる他のデータに変換するそのコンピュータシステムあるいは同様の電子計算装 置の動作及びプロセスを指すものである。 図１は、本発明の一例のマルチプロセッサの大まかなブロック図を示す。図示 のコンピュータシステムは、通常、１つまたは２つ以上のプロセッサ１０２、１ ０３、１０４及び１０５の間で情報を伝達するためのプロセッサ−メモリバス１ ０１を具備する。プロセッサ−メモリバス１０１は、アドレスバス、データバス 及び制御バスを含む。プロセッサ１０２乃至１０５は、データ及び命令を一時的 にオンチップ記憶するための一般にローカル（Ｌ１）キャッシュメモリと呼ばれ る小さな非常に高速の内部キャッシュメモリを含む場合もある。さらに、これら のプロセッサ、例えばプロセッサ１０５には、そのプロセッサ１０５で使用する データ及び命令を一時的に記憶するためのＬ１プロセッサより大きく、低速のセ コンダリ（Ｌ２）キャッシュメモリ１０６を接続することができる。一実施形態 においては、本発明は、Ｉｎｔｅｌ^TMアーキテクチャのマイクロプロセッサをプ ロセッサ１０２乃至１０５として使用する。しかしながら、本発明は、任意の種 類のマイクロプロセッサアーキテクチャを使用することが可能であり、あるいは 数多くある中の任意のディジタル信号プロセッサ任意を使用することができる。 プロセッサ１０２、１０３、及び１０４は、プロセッサ１０５と類似した、あ るいはこれと同じプロセッサのようなパラレルプロセッサよりなる。あるいは、 プロセッサ１０２、１０３、または１０４は、ディジタル信号プロセッサのよう なコプロセッサからなる。さらに、プロセッサ１０２乃至１０５は、異なる種類 のプロセッサを含むことが可能である。 プロセッサ−メモリバス１０１は、メモリ及び入出力（Ｉ／Ｏ）サブシステム へのシステムアクセス手段である。プロセッサ−メモリバス１０１には、プロセ ッサ１０２乃至１０５用の情報及び命令を記憶するために使用されるランダムア クセスメモリ（ＲＡＭ）または他の動的記憶装置１２１（一般に主メモリと呼ば れる）へのアクセスを制御するためのメモリコントローラ１２２が接続されてい る。また、プロセッサ−メモリバス１０１には、磁気ディスク及びディスクドラ イブのような情報及び命令を記憶するための大容量記憶装置１２５、及びブラウ ン管（ＣＲＴ）、液晶表示装置のようなコンピュータユーザに情報を表示するた めの表示装置１２３を接続してもよい。 プロセッサ−メモリバス１０１及びシステムＩ／Ｏバス１３１には、互いに他 方のバス上にある装置間でデータにアクセスし、データを転送するためのこれら の各バスに接続された装置用の通信経路またはゲートウェイを得るために、入出 力（Ｉ／Ｏ）ブリッジ１２４を接続してもよい。本質的には、ブリッジ１２４は 、システムＩ／Ｏバス１３１とプロセッサ−メモリバス１０１との間のインタフ ェースである。 Ｉ／Ｏバス１３１は、コンピュータシステム内の周辺装置間で情報を伝達する 。システムバス１３１に接続できる装置には、ブラウン管、液晶表示装置のよう な表示装置１３２、コンピュータシステム内の他の装置（例えばプロセッサ１０ ２）に情報及びコマンド選択信号を送るためのアルファニューメリックキー及び その他のキーを有するアルファニューメリック入力装置１３３、及びカーソルの 移動を制御するためのカーソル制御装置１３４が含まれる。さらに、プロッタや プリンタのようなコンピュータ画像のビジュアル表現を得るためのハードコピー 装置１３５、及び情報や命令を記憶するための磁気ディスクやディスクドライブ のような大容量記憶装置１３６もシステムバス１３１に接続することが可能であ る。 さらに、Ｉ／Ｏバス１４２をブリッジ１４０を介してプロセッサ−メモリバス ２０１に接続してもよい。Ｉ／Ｏバス１４２は、システムＩ／Ｏバス１３１に接 続された装置１３２乃至１３６のような他の周辺装置に接続することもできる。 本発明の一実施形態においては、Ｉ／Ｏバス１４６がブリッジ１４５を介して システムＩ／Ｏバス１３１に接続されている。このＩ／Ｏバスは、システムＩ／ Ｏバス１３１に接続された装置１３２乃至１３６のような他の周辺装置に接続す ることもできる。一実施形態においては、Ｉ／Ｏバス１４６は、システムＩ／Ｏ バス１３１の規格（例えばＰＣＩ）とは異なる規格（例えばＥＩＳＡ）で動作す る。 一部の実装例においては、情報を表示するための表示装置を設ける必要がない 場合もある。本発明の一部の実装例では、さらに他のプロセッサあるいは他の構 成要素を具備することも可能である。さらに、本発明の一部の実装例の場合、必 ずしも上記の全ての構成要素を必要とすることもなければ、必ずしもこれらの全 ての構成要素を含んでいない場合もある。例えば、プロセッサ１０２乃至１０４ 、表示装置１２３、Ｉ／Ｏバス１４２、あるいは大容量記憶装置１２５は、プロ セッサ−メモリバス１０１に接続しなくてもよい。さらに、図中システムＩ／Ｏ バ ス１３１に接続されている周辺装置の一部は、プロセッサ−メモリバス１０１に 接続しなくてもよい。その上、一部の実装例では、バスは１本しかなく、その１ 本のバスにプロセッサ１０２乃至１０５、メモリコントローラ１２２、及び周辺 装置１３２乃至１３６が接続される。 図２は、本発明の一例のバスクラスタシステムを示すブロック図である。本発 明は、プロセッサのクラスタを１つまたは２つ以上有するマルチプロセッサ・コ ンピュータシステムに適用することができる。図２には、そのような２つのクラ スタ２０１及び２０２が示されている。これらの各クラスタは、沢山のエージェ ントを含む。例えば、クラスタ２０１は、バス２１２に接続された４つのエージ ェント２０３乃至２０６及びクラスタマネージャ２０７からなり、そのクラスタ マネージャは別のキャッシュメモリ（図示省略）を有する場合もある。エージェ ント２０３乃至２０６は、マイクロプロセッサ、コプロセッサ、ディジタル信号 プロセッサ等を含み得る。例えば、エージェント２０３乃至２０６は図１に示す プロセッサ１０５と同じプロセッサであってもよい。クラスタマネージャ２０７ 及びそのキャッシュは、エージェント２０３〜２０６の間で共用される。各クラ スタはメモリ−システムバス２０８に接続されており、メモリ−システムバスは 、一実施形態においては図１のプロセッサ−メモリバス１０１である。これらの クラスタ２０１〜２０２は、システムインタフェース２０９を介してコンピュー タシステムの他の種々の構成要素に接続されている。システムインタフェース２ ０９は、コンピュータシステムを外部に対してインタフェースするＩ／Ｏインタ フェース２１０、及びＤＲＡＭメモリアレイのような主メモリに対するアクセス 手段として機能するメモリインタフェース２１１を含む。一実施形態においては 、Ｉ／Ｏインタフェース２１０は図１のブリッジ１２４であり、メモリインタフ ェース２１１は図１のメモリコントローラ１２２である。 一実施形態の場合、各クラスタは、ローカルメモリコントローラまたはローカ ルＩ／Ｏブリッジあるいはその両方を具備する。例えば、クラスタ２０１には、 プロセッサバス２１２に接続されたローカルメモリコントローラ２６５を具備す ることができる。ローカルメモリコントローラ２６５は、クラスタ２０１に内蔵 されたＲＡＭまたは他のローカルメモリデバイス２６６へのアクセスを管理する 。 また、クラスタ２０１は、プロセッサバス２１２に接続されたローカルＩ／Ｏブ リッジ２６７を具備してもよい。ローカルＩ／Ｏブリッジ２６７は、ローカルＩ ／Ｏバス２６８に接続された表示装置２７０または大容量記憶装置２７１のよう なクラスタ内部のＩ／Ｏ装置に対するアクセスを管理する。一実施形態において は、各クラスタ２０１及び２０２は、図１に示す周辺装置１３２乃至１３６に接 続されているローカルＩ／Ｏバスに接続されたローカルＩ／Ｏブリッジを有する 。 本発明の一部の実装例は、必ずしも上記の全ての構成要素を必要とすることも なければ、必ずしもこれらの全ての構成要素を含んでいない場合もある。例えば 、クラスタ２０１または２０２のエージェントの数は４つより少なくてもよい。 さらに、本発明の一部の実装例では、さらに他のプロセッサや他の構成要素を具 備することが可能である。 本発明の一実施形態においては、図１及び図２のコンピュータシステムはパー ソナルコンピュータシステムである。これらのシステムは、例えば、デスクトッ プ型あるいはポータブル型コンピュータシステムであってもよい。 図３は、本発明の一実施形態の装置を示すブロック図である。図中、ブリッジ ３００は、コンフィギュレーションレジスタ３０５、バスインタフェース３１０ 、初期化値３１５、ブリッジＩＤ３２０、ブリッジ論理回路３２３及びバスイン タフェース３２５よりなる。ブリッジ３００は、インタフェース３１０を介して プロセッサバス３０２に、またインタフェース３２５を介してＩ／Ｏバス３０３ に接続されている。バス３０２及び３０３は、当技術分野で周知のように、どち らもアドレスバス、データバス、及び制御バスからなる。一実施形態においては 、ブリッジ３００は図１のブリッジ１２４である。また、他の実施形態において は、ブリッジ３００は図２のＩ／Ｏインタフェース２１０である。 以下に説明する例においては、本発明をバスブリッジに組み込んだ場合につい て説明する。しかしながら、当業者にとっては、本発明がコンピュータシステム 内のバスに接続された他の任意のエージェントについても同様に適用可能なこと は明らかであろう。さらに、一つの動作形態においては、本発明はバスに接続さ れたそれ自体の独立の装置を具備する。 バスインタフェース３２５は、Ｉ／Ｏバス３０２とブリッジ論理回路３２３と の間においてアドレス、データ、及び制御信号を通常の仕方で転送する。同様に 、バスインタフェース３１０は、プロセッサバス３０２とブリッジ３２３との間 においてアドレス、データ、及び制御信号を通常の仕方で転送する。ブリッジ論 理回路３２３は、ブリッジ３００用の内部制御論理回路である。ブリッジ論理回 路３２３は、プロセッサバス３０２とＩ／Ｏバス３０３との間で要求を転送する よう通常の仕方で動作する。 また、バスインタフェース３１０は、プロセッサバス３０２とコンフィギュレ ーションレジスタ３０５の間でもアドレス、データ、及び制御信号を転送する。 バスとバス上のエージェントとの間のこのような信号転送については、当技術分 野においては周知であり、これ以上の説明は省略する。 コンフィギュレーションレジスタ３０５は、次の３つのレジスタからなる：す なわち、リセットレジスタ３３０、取込みシステムコンフィギュレーション値（ ＣＳＣＶ）レジスタ３３３、及びリセット時ドライブコンフィギュレーション値 （ＣＶＤＲ）レジスタ３３６。コンフィギュレーションレジスタ３０５は、レジ スタであるとして説明するが、他の通常の記憶装置の中の任意のものを使用でき るということに留意すべきである。本発明の一実施形態においては、リセットレ ジスタ３３０は８ビットレジスタの１ビットを使用し、ＣＳＣＶレジスタ３３３ 及びＣＶＤＲレジスタ３３６はどちらも１６ビットレジスタである。 ＣＳＣＶレジスタ３３３は、ブリッジ３００がそれ自身の動作を定義するため に使用する一組のコンフィギュレーション値を記憶する。例えば、ブリッジ３３ ０が使用する間順キュー深さは、ＣＳＣＶレジスタ３３３に記憶されたコンフィ ギュレーション値によって決定される。一態様においては、プロセッサバス３０ ２に接続された全てのエージェントはＣＳＣＶレジスタ３３３またはこれと同等 の手段を有し、併せてそのバスからコンフィギュレーション値を取り出すバスイ ンタフェースを有する。ブリッジ３００の場合同様、他のエージェントにおける ＣＳＣＶレジスタ３３３も、それらのエージェントによってそれら自身の動作を 定義するために使用される。このように、システム内の他の全てのエージェント のＣＳＣＶレジスタ３３３中の値を変えることによって、全部のエージェントに ついてのコンフィギュレーション値を変えることができる。 下記の表１は、本発明の一実施形態のＣＳＣＶレジスタ３３３に記憶されるコ ンフィギュレーション値を示す。 ＣＶＤＲレジスタ３３６は、電源オン時、まずデフォルトのコンフィギュレー ション値がプログラムされる。これらのデフォルト値が初期化値３１５である。 本発明の一実施形態においては、初期化値３１５はシステムが最小レベルで機能 するのに必要な最小セットのコンフィギュレーション値である。最小セットのコ ンフィギュレーション値を与えることによって、コンピュータシステムは、多分 所期の用途にとっての最適レベルではないにしても、正しく機能することができ る。しかしながら、いったん最小セットのコンフィギュレーション値を設定した 後でも、以下にさらに詳しく説明するように、コンフィギュレーションレジスタ には新しいパラメータのセットをプログラムし直すことができる。 一実施形態においては、初期化値３１５はシステムにあらかじめ設定される。 すなわち、システムは特定の初期化値でパワーアップするようにあらかじめコン フィギュレーションされる。これらの初期化値は、システムにハードワイヤード 方式で設定するなど、従来の様々な方法の中の任意のやり方であらかじめ設定す ることができる。 初期化値３１５は、電源オン時にＣＳＣＶレジスタ３３３にも入力される。こ のように、ＣＳＣＶレジスタ３３３及びＣＶＤＲレジスタ３３６は、最初はどち らも同じコンフィギュレーション値セット（すなわち初期化値３１５）が書き込 まれる。以下にさらに詳細に説明するように、これらのコンフィギュレーション 値はシステム動作時に変更することができる。 表２は、本発明の一実施形態における初期化値と対応するＣＶＤＲのビット位 置及び機能を示す。ビットをセットする位置、あるいはセットしない位置におい て、“１”はビットをセットすることを示し、“０”はビットをセットしないこ とを示す。 バスインタフェース３１０は、リセットレジスタ３３０がアクティブになっ たとき、ＣＶＤＲレジスタ３３６に書き込まれている値をプロセッサバス３０２ 上にドライブする。一実施形態においては、これらの値はバス３０２のアドレス バス上にドライブされる。一実施形態においては、リセットレジスタ３３０はソ フトウェアによって書き込まれることによりアクティブになる。また、リセット レジスタ３３０は、バスインタフェース３１０をしてバス３０２上にＰＲＯＣ＿ ＲＥＳＴ＃信号をアサートさせる。一態様においては、ＰＲＯＣ＿ＲＥＳＥＴ＃ 信号はバス３０２の制御バスが受け持つ。 ＰＲＯＣ＿ＲＥＳＥＴ＃信号は、ブリッジ３００を含め、プロセッサバス３０ ２に接続された全てのエージェントに供給され、それらのエージェントに「リセ ット」動作を行わせる。リセット動作には、バスからコンフィギュレーション値 を取り出し、それらの値をＣＳＣＶレジスタ３３３と同等のコンフィギュレーシ ョンレジスタに記憶する動作が含まれる。次に、各エージェントはこれらの新し い値を用いて以後のバス上の全てのトランザクションを実行する。 バスインタフェース３１０は、ＣＶＤＲレジスタ３３６中の値をバス３０２上 にドライブするほか、それらの値をＣＳＣＶレジスタ３３３にも記憶する。これ によってブリッジ３００は、バス上の他の全てのエージェントと共に、それ自身 のコンフィギュレーション値を更新することができる。 図４は、本発明の一実施形態で初期コンフィギュレーション値をドライブする ためのタイムチャートの一例である。この実施形態においては、Ｉ／Ｏバス３０ ３は周知のＰＣＩ規格に基づいて動作する。図３に示すように、ＰＷＲ−ＧＤ信 号はＣＶＤＲレジスタ３３６に入力される。ＰＷＲ＿ＧＤ信号は、コンピュータ システムの電源によって発生する信号である。一態様においては、電源は電源内 の全ての電圧が１ミリ秒間安定した後ＰＷＲ＿ＧＤ信号をアサートする。図４に 示すように、ＰＷＲ＿ＧＤ信号はブリッジ３００に非同期で入力される。 一実施形態においては、ブリッジ３００はＰＣＩ＿ＲＳＴ＃信号をアサートと することによってＩ／Ｏバス３０３をリセットする。一態様においては、ＰＣＬ ＿ＲＳＴ＃信号は、ＰＷＤ＿ＧＤ信号がデアサートになっていることが検出され る度にアサートされる。ＰＣＩ＿ＲＳＴ＃信号は、ＰＷＲ＿ＧＤ信号がアサート されてから１ミリ秒間アサートに保たれる。この態様においては、Ｉ／Ｏバス３ ０３上の他の全てのエージェントは、ＰＣＩ＿ＲＳＴ＃信号が０から１に切り換 わるとき、自らリセットする。 ＰＷＲ＿ＧＤ信号の立上がりエッジで、ブリッジ３００はそのブリッジＩＤ、 すなわち図３のブリッジＩＤ３２０を取り込む。これは、図４にＢＲＩＤＧＥ ＩＤ ＩＮとして示されている。一実施形態においては、ブリッジ３００は、シ ステムの動作中同じブリッジＩＤを保つ。すなわち、ＰＲＯＣ＿ＲＥＳＥＴ＃信 号ではブリッジＩＤは変わらない。ブリッジＩＤは、以下にさらに詳しく説明す るように、複数のブリッジを含むシステムで、どのブリッジによってコンフィギ ュレーション値をバス上にドライブするかを決定するために使用される。 また、ＰＷＲ＿ＧＤ信号の立上がりエッジでは、初期化値３１５がＣＳＣＶレ ジスタ３３３及びＣＶＤＲレジスタ３３６に書き込まれる。これによって、以下 に説明するように、ＣＶＤＲレジスタ３３６はバス３０２上にドライブするため の正しいコンフィギュレーション値を得る。 ＰＷＲ＿ＧＤ信号を受け取ると、ブリッジ３００はＰＲＯＣ＿ＲＥＳＥＴ＃信 号でプロセッサバス３０２をリセットする。ＰＲＯＣ＿ＲＥＳＥＴ＃信号は、Ｐ ＷＲ＿ＧＤ信号が０から１へ切り換わった後のクロックで非同期でアサートされ る。従って、図４に示すように、ＰＷＲ＿ＧＤはＣＬＫ２で非同期でアサートさ れ、ＰＲＯＣ＿ＲＥＳＥＴ＃はＣＬＫ３てアサートされる。本発明の一実施形態 においては、ＰＲＯＣ＿ＲＥＳＥＴ＃は１ミリ秒間アサートに保たれる。 ＣＶＤＲレジスタ３３６からのコンフィギュレーション値は、ＰＲＯＣ＿ＲＥ ＳＥＴ＃がアサートになっている間にプロセッサバス３０２上にドライブされる 。ブリッジ３００は、それが「互換ブリッジ」であると判断した後にコンフィギ ュレーション値をアサートする。互換ブリッジは、以下にさらに詳しく説明する ように、システムをコンフィギュレーションする役割を担うブリッジである。こ れらの値は、図４にはＣＯＮＦＩＧ ＶＡＬＵＥＳ ＩＮで示されており、ＰＲ ＯＣ＿ＲＥＳＥＴ＃の立上がりエッジでバス３０２上の各エージェントによって 取り込まれる。従って、ＰＲＯＣ＿ＲＥＳＥＴ＃がデアサートされた後は、バス ３０２に接続されたエージェントには全て同じコンフィギュレーション値が書き 込 まれている。 図４は、システム電源オンからの初期コンフィギュレーション値のドライブ動 作を示す。システム電源オン後のある一定の条件の下では、他のリセットを行う ことも可能である。例えば、システムユーザが物理的なリセットスイッチを起動 してリセットすることも可能である。このような条件下では、ＰＲＯＣ＿ＲＥＳ ＥＴ＃信号はリセットスイッチの起動と同時にアサートされ、上に述べたように 、ＣＶＤＲレジスタ３３６中の値がバス上にドライブされる。 一実施形態においては、物理的リセットスイッチを起動すると、初期化値３１ ５がＣＶＤＲレジスタ３３６にロードされる。もう一つの態様においては、初期 化値３１５はＣＶＤＲレジスタ３３６にロードされない。そのもう一つの態様で は、リセットスイッチが起動されたとき、ＣＶＤＲレジスタ３３６に記憶された コンフィギュレーション値がバス３０２上にドライブされる。 本発明の一実施形態においては、システムはリセットレジスタ３３０への書込 みによってリセットすることができる。この実施形態においては、ＰＲＯＣ＿Ｒ ＥＳＥＴ＃及びＣＯＮＦＩＧ ＶＡＬＵＥＳ ＩＮは図４に示すようにアサート される。初期化値３１５は、ＣＶＤＲレジスタ３３６に記憶された値を置換しな い。リセットレジスタ３３０が書き込まれるときＣＶＤＲレジスタ３３６に記憶 されているコンフィギュレーション値がバス上にドライブされる値である。 従って、新しいコンフィギュレーション値をＣＶＤＲレジスタ３３６に記憶し た後、リセット時にバス上にドライブすることができるということは明らかであ ろう。このリセットは、リセットレジスタ３３０への書込みによって制御される 。 図１及び２に示すように、コンピュータシステムには２つ以上のブリッジを具 備することができる。一実施形態においては、各ブリッジは図３のブリッジ３０ ０と同じものである。従って、各ブリッジには、コンフィギュレーションレジス タ３０５が内蔵されている。この実施形態で複数のブリッジが正しく機能するた めには、１つのブリッジだけがプロセッサバスをリセットできるようにすべきで ある。あるブリッジがプロセッサバスをリセットすることができるかどうかはブ リッジＩＤ３２０によって決定される。 一実施形態においては、ブリッジＩＤ３２０はシステム電源オン時に設定され る２ビット値である。ブリッジＩＤは、図４のＢＲＩＤＧＥ ＩＤ ＩＮとして ドライブされるＩＯ＿ＧＮＴ＃及びＩＯ＿ＲＥＱ＃信号によって決定される。一 態様においては、ＩＯ＿ＧＮＴ＃及びＩＯ＿ＲＥＱ＃信号は、ブリッジ３００に よって、システム電源オン後のプロセッサバス３０２に関するアービトレーショ ンでも使用される。ＩＯ＿ＧＮＴ＃及びＩＯ＿ＲＥＱ＃信号は、電源オン時にハ イかまたはローに固定されることによって１または０を指示する。これは、プル アップ／プルダウン抵抗器またはジャンパを用いる等、従来の様々な方法の中の 任意の仕方で行うことができる。 各ブリッジについて適切なＩＯ＿ＧＮＴ＃及びＩＯ＿ＲＥＱ＃信号をハイまた はローに固定することによって、４つの一意のＩＤを設定できるということがわ かる。適切な数の入力信号が与えられた場合に、所望の数の一意のブリッジＩＤ を得ることができるということは、当業者にとっては明らかであろう。 ブリッジＩＤは、複数のブリッジの中のどのブリッジがバスをリセットする役 割を持つかを決定するために使用される。バスをリセットする役割を果たすブリ ッジは「互換ブリッジ」と呼ばれる。一実施形態においては、各ブリッジでは、 特定のブリッジＩＤを持つブリッジは互換ブリッジであるということがあらかじ め決定される。一態様においては、互換ブリッジＩＤは“０１”で、ＩＯ＿ＧＮ Ｔ＃信号からの“０”とＩＱ＿ＲＥＱ＃信号からの“１”で構成される。 図４に示すように、ＰＷＲ＿ＧＤ信号を受け取ると同時に、各ブリッジはＰＲ ＯＣ＿ＲＥＳＥＴ＃信号をアサートし始める。このように、システム内に複数の ブリッジがある場合は、各ブリッジがそれぞれアサートを開始する。しかしなが ら、各ブリッジはそのブリッジＩＤを示す信号も受け取る。そして、各ブリッジ は、互換ブリッジであると判断すると、上に述べたように、ＰＲＯＣ＿ＲＥＳＥ Ｔ＃信号をアサートし続け、ＣＶＤＲレジスタ３３６中の値をバス上にドライブ する。これに対して、各ブリッジは、互換ブリッジではないと判断すると、その ＰＲＯＣ＿ＲＥＳＥＴ＃信号をデアサートする。これらの非互換ブリッジは、そ れらのＣＶＤＲレジスタ中の値をバス上にドライブしない。逆に、これらのブリ ッジは、バスに接続された他の任意のエージェントとして挙動する。すなわち、 これらのブリッジは、ＰＲＯＣ＿ＲＥＳＥＴ＃信号の立上がりエッジでバスから 各々のコンフィギュレーション値を取り込む。 ここで、多重ブリッジシステムの各ブリッジのブリッジＩＤは、どのブリッジ が互換ブリッジであるかを決定するということに留意すべきである。このように 、ブリッジＩＤは、単にどのブリッジがバスをリセットする役割を持つか、そし てどのブリッジがそのＣＶＤＲレジスタの値をバスにドライブできるかを決定す るだけである。これらの機能をどのブリッジが果たすかということは、互換ブリ ッジのＣＶＤＲレジスタの値を修正することによって全てのエージェント中のコ ンフィギュレーション値を修正するシステムの能力には影響しない。 多重ブリッジシステムにおいては、互換ブリッジのＣＶＤＲレジスタは、シス テム中の他のエージェント（及び互換ブリッジ自身）によって書き込むことがで きる。これを行うためには、エージェントは互換ブリッジを目標とする（その互 換ブリッジのブリッジＩＤを目標にすることによって）コマンドを出す。各ブリ ッジは一意のブリッジＩＤを有し、互換ブリッジのブリッジＩＤはあらかじめ決 定されているので、システム内の他のエージェントは互換ブリッジのＣＶＤＲレ ジスタ３３６を正しくターゲットにすることができる。 多重ブリッジシステムにおける各ブリッジのブリッジＩＤを設定する動作の詳 細を上に具体的に説明したが、これらの詳細は本発明の範囲を限定する意味を有 するものではない。ブリッジＩＤは、様々な従来の方法の中の任意の方法で決定 することができる。 本発明の一実施形態に従ってコンフィギュレーション値を更新するためのステ ップのフローチャートを図５に示す。まず、コンピュータシステムが電源オンと なり、初期コンフィギュレーション値がバス上にドライブされる（ステップ５１ ０）。これは、上に図４で説明したようにして行われる。 初期コンフィギュレーション値を与えられて、プロセッサバス上の各エージェ ントは、システムの基本入出力システム（ＢＩＯＳ）にアクセス可能にするため の必要パラメータを得る（ステップ５２０）。一態様においては、ＢＩＯＳは大 容量記憶装置のようなバス３０３に接続された周辺装置に記憶される。あるいは 、ＢＩＯＳは、リードオンリーメモリ（ＲＯＭ）のようなバス３０２に接続され たデバイス、あるいはバス３０２に接続された他の大容量記憶装置に記憶するこ と もできる。 ＢＩＯＳの記憶場所に関わらず、初期コンフィギュレーション値はバス上のエ ージエントがＢＩＯＳにアクセスすることを可能にする。ＢＩＯＳは、当技術分 野において周知のように、一般に、システム始動時にバス上のプロセッサによっ て実行される一群のソフトウェアプログラムを含んでいる。一実施形態において は、これらのＢＩＯＳプログラムは図３のブリッジ３００中のＣＶＤＲレジスタ ３３６のコンフィギュレーション値を修正する（ステップ５３０）。 ＣＶＤＲレジスタ３３６の値を修正すると同時に、ＢＩＯＳプログラムはリセ ットレジスタ３３０への書込みを実行する（ステップ５４０）。上に説明したよ うに、これによってバスインタフェース３１０はＣＶＤＲレジスタ３３６中の値 をバス３０２上にドライブする（ステップ５５０）。その後、バス上のエージェ ントがこれらの値を取込んで記憶し、これらの値に従って動作する。 ステップ５６０に示すように、コンフィギュレーション値はシステム動作中に 変更し直すことができる。上記以後の修正または変更が全く行われなければ、上 記以外のコンフィギュレーション値がバス上にドライブされることはない。しか しながら、その後のソフトウェアプログラムがＣＶＤＲレジスタ中のコンフィギ ュレーション値を修正することは可能である（ステップ５７０）。上に述べたよ うに、ＣＶＤＲレジスタ中の値を修正しても、３３０が書き込まれるまで、ブリ ツジ３００を含めてシステムのコンフィギュレーション値は変わらない。ＣＶＤ Ｒレジスタ３３６の値を修正した後、ソフトウェアはステップ５４０及び５５０ を繰り返す。すなわち、ソフトウェアはリセットレジスタ３３０に書込みをして 、ＣＶＤＲレジスタ３３６中の新しいコンフィギュレーション値をバス上にドラ イブさせる。 このコンフィギュレーション値の修正は、ステップ５６０に示すように、シス テム動作の持続期間中続けることができる。ソフトウェアがシステムコンフィギ ュレーション値を修正したいときはいつでも、ＣＶＤＲレジスタの値を修正し、 それらの値をバス上にドライブすることができる。 従って、システムの各エージェントが使用するコンフィギュレーション値は、 リセットレジスタ３３０、ＣＳＣＶレジスタ３３３、及びＣＶＤＲレジスタ３３ ６を用いることによって同時に更新されるということがわかる。これらのコンフ ィギュレーション値は、適切なレジスタをプログラミングすることによってシス テム動作中に何回でも変更することができる。ジャンパあるいはこれと同様の手 段の物理的操作は全く不要である。 以上の説明では、一組のコンフィギュレーション値を修正し、ドライブする場 合について説明したが、当業者であれば、本発明はコンピュータシステムにセッ トすることができる任意の様々な値についても同様に適用されるということは明 白であろう。 上記説明から、当業者は本発明の変形態様及び修正態様を多数想起することが できると考えられるが、上記に例示説明した特定の実施形態は、何ら本発明を制 限することを意図したものではない。従って、特定実施形態の詳細に言及する場 合、それは本発明にとって必須と考えられる特徴のみを記載した特許請求の範囲 の有効範囲を制限することを意図したものではない。 以上、コンピュータシステム中の複数のエージェントをコンフィギュレーショ ンする方法及びそのための装置を開示した。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，Ｍ Ｃ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ，ＳＮ， ＴＤ，ＴＧ)，ＡＰ(ＫＥ，ＭＷ，ＳＤ，ＳＺ，ＵＧ)， ＡＭ，ＡＴ，ＡＴ，ＡＵ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，Ｃ Ａ，ＣＨ，ＣＮ，ＣＺ，ＣＺ，ＤＥ，ＤＥ，ＤＫ，ＤＫ ，ＥＥ，ＥＥ，ＥＳ，ＦＩ，ＦＩ，ＧＢ，ＧＥ，ＨＵ， ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＫ，Ｌ Ｒ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＮ，ＭＷ，ＭＸ ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ， ＳＧ，ＳＩ，ＳＫ，ＳＫ，ＴＪ，ＴＭ，ＴＴ，ＵＡ，Ｕ Ｇ，ＵＺ，ＶＮ 【要約の続き】 ５）に記憶されたコンフィギュレーション値を修正する ことができる。初期化プログラムは、第１の記憶装置 （３１５）の値を修正した後、装置内のレジスタ（３１ ６）をアクティブにする。すると、レジスタ（３３６） は、論理回路（３１０）をして第１の記憶装置（３１ ５）に記憶された値をシステムバス（３０２）上にドラ イブさせる。バス（３０２）上の各エージェント（２０ ３〜２０６）は、装置（３００）を含めて、これらの値 を取り込む。装置（３００）は、これらの値を第２の記 憶装置（３３３）に記憶し、上記第２の記憶装置（３３ ３）に記憶された値に従って動作を開始する。

Claims (1)

1. 【特許請求の範囲】 １． バスを含むコンピュータシステムの複数のエージェントを一組の値でコン フィギュレーションするための装置において （ａ） 上記一組の値を記憶するための第１の記憶装置と； （ｂ） 上記一組の値をバス上にドライブするためのインタフェース論理 回路と； （ｃ） 上記一組の値を記憶するための第２の記憶装置と； （ｄ） インタフェース論理回路がいつ上記一組の値をバス上にドライブ するか、及び上記第２の記憶装置がいつその一組の値を記憶するかを決定するた めの第１のレジスタと； を具備した装置。 ２． 上記インタフェース論理回路が上記一組の値を上記バス上にドライブする とき、上記一組の値を上記第２の記憶装置に記憶し、一組の値を用いて動作パラ メータを決めるようにした請求項１記載の装置。 ３． 上記第１の記憶装置及び上記第２の記憶装置がそれぞれ第２のレジスタ及 び第３のレジスタを具備する請求項１記載の装置。 ４． 上記インタフェース論理回路が、上記第１のレジスタが書き込まれるとき 上記一組の値を上記バス上にドライブする請求項１記載の装置。 ５． バスを含むコンピュータシステムの複数のエージェントを第１組の値で同 時にコンフィギュレーションする方法において： （ａ） 上記バス上に第２組の値をドライブするステップと； （ｂ） 上記第１組の値を決定するために第１の記憶装置にアクセスする ステップと； （ｃ） 上記第１組の値を第２の記憶装置に記憶するステップと； （ｄ） 上記第１組の値を上記バス上にドライブするステップと： を具備した方法。 ６． 上記第１の記憶装置にアクセスするステップが、上記第２組の値に基づい て上記第１の記憶装置にアクセスする方法を決定するステップからなる請求項５ 記載の方法。 ７． 上記ステップ（ｄ）が、上記第１組の値を上記バス上にドライブさせるレ ジスタをアクティブにするステップからなる請求項５記載の方法。 ８． 上記レジスタをアクティブにするステップが、上記レジスタに書込みをす るステップからなる請求項７記載の方法。 ９． コンピュータシステムのバスに接続された複数のエージェントを一組の値 で同時にコンフィギュレーションする方法において； （ａ） 上記一組の値を第１の記憶装置に記憶するステップと； （ｂ） 第１のレジスタをアクティブにするステップと； （ｃ） 上記第１のレジスタをアクティブにするステップに応答して上記 バス上に上記一組の値をドライブするステップと； （ｄ） 上記バスから上記一組の値を取り込むステップと； （ｅ） 上記一組の値を記憶するステップと； を具備した方法。 １０． 上記アクティブにするステップが、上記第１のレジスタに対して書込み 動作を行うステップからなる請求項９記載の方法。 １１． 第１のバス及び第２のバスと； 上記第１のバスに接続された第１の複数のエージェントと； 上記第２のバスに接続された第２の複数のエージェントと； 上記第１の複数のエージェントの中の１つ及び該第２の複数のエージェ ントの中の１つである第１のエージェントと； を具備し、上記第１のエージェントが、 上記一組の値を記憶するための第１の記憶装置と、 上記一組の値を上記第２のバス上にドライブするインタフェース 論理回路と、 上記一組の値を記憶するための第２の記憶装置と、 上記インタフェース論理回路がいつ上記一組の値を上記第２のバ ス上にドライブするか、及び上記第２の記憶装置がいつ上記一組の値を記憶する かを決定する第１のレジスタと、 を具備するコンピュータシステム。 １２． 上記第２の複数のエージェントの中の第２のエージェントが、上記バス から上記一組の値を取り込み、記憶するための第３の記憶装置を含む請求項１１ 記載のコンピュータシステム。 １３． 上記第２の複数のエージェントの中の第２のエージェントが、上記第１ 組の値に基づいて上記第１の複数のエージェントの中の第３のエージェントから 第２組の値を取り込む論理回路を含む請求項１１記載のコンピュータシステム。 １４． バスを有するコンピュータシステムの複数のエージェントを一組の値で コンフィギュレーションするための装置において： （ａ） 上記一組の値を記憶するための第１の手段と； （ｂ） 上記一組の値を上記バス上にドライブするための手段と； （ｃ） 上記一組の値を上記バス上にドライバするための手段が上記一組 の値を上記バス上にドライブした後、上記一組の値を記憶するための第２の手段 と； （ｄ） 上記一組の値を上記バス上にドライブするための手段がいつ上記 一組の値を上記バス上にドライブするかを決定するための手段と； を具備した装置。 １５． 上記一組の値を上記バス上にドライブするための手段が、さらに、上記 一組の値を記憶するための上記第２の手段に上記一組の値を記憶させるための手 段を具備した請求項１４記載の装置。 １６． 上記一組の値を記憶するための上記第２の手段が上記一組の値を記憶し たならば、上記一組の値を用いてそれ自身の動作パラメータを定義するようにし た請求項１４記載の装置。 １７． 上記の決定するための手段が書き込まれたとき、上記一組の値を上記バ ス上にドライブするための手段が上記一組の値を上記バス上にドライブする請求 項１４の装置。