JPH09322200A - デジタル回線のパス設定試験方法および装置 - Google Patents

Abstract

(57)【要約】 【課題】 時分割通話路のパス設定の確認の試験におい
て、時分割通話路の通過遅延フレーム数と出力チャネル
の確認を同時に行う。 【解決手段】 ２フレームを１試験単位とし、１試験単
位に入力試験信号１０８は２フレームの前半のフレーム
に１タイムスロットのみとし、試験結果の出力信号２０
９は入力試験信号と同一のフレームおよびその次のフレ
ームにてチェックすることにより、試験結果の出力信号
２０９が入力試験信号と同一フレームにある場合、１フ
レーム遅れにある場合、いずれの場合でも検出すること
ができる。また、１試験単位に１タイムスロットのみの
入力試験信号を使用することにより、１タイムスロット
の入力試験信号に対して複数の試験結果の出力があって
も全て検出できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、デジタル回線のパ
ス設定試験に関し、特に時分割通話路のパス設定の試験
に関する。

【０００２】

【従来の技術】時分割通話路のパス設定試験に関して
は、特開昭６４−３４０４６号公報に記載のパイロット
試験回路がある。このパイロット試験回路を、図７を参
照して説明する。

【０００３】このパイロット試験回路は、入りハイウェ
イ１９および出ハイウェイ２０をそれぞれｎ本備えた時
分割通話路２１の同一ハイウェイ番号の入りハイウェイ
１９および出ハイウェイ２０毎に設けられ、入りハイウ
ェイ１９のパイロットチャネルに挿入され、時分割通話
路２１を介して同一ハイウェイのパイロットチャネルに
出力されたパイロット信号と、時分割通話路２１を経由
しない比較用パイロット信号とを照合して、時分割通話
路２１の試験を行う。このパイロット試験回路は、ｎマ
ルチフレーム構成を有し且つこのフレームが１フレーム
ずつずれたｎ個のマルチフレームパターンを発生するマ
ルチフレームパターン発生部１４と、前記ｎ個のマルチ
フレームパターンよりハイウェイ番号毎に異なる一つの
マルチフレームパターンを選択する選択部１５と、前記
選択された一つのマルチフレームパターンに基づいてパ
イロット信号を作成するパイロット発生部１６と、前記
パイロット信号を時分割通話路２１による遅延時間だけ
遅延させる比較用パイロット信号を発生する比較用パイ
ロット発生部１７とを備えている。

【０００４】１６進数の“５５”と“ＡＡ”を試験信号
とし、マルチフレームパターン発生部１４でこの２種類
のデータを８個組み合わせて８マルチフレームの信号を
作成し、さらに８マルチフレームの信号を８段階にずら
した信号を作成し、そのうちから１種類の８マルチフレ
ームを選択部１５にて選択し、入りハイウェイの入力信
号としている。入りハイウェイの入力信号と同じ８マル
チフレーム信号で且つ時分割通話路部の遅延時間だけ遅
らした信号を、出ハイウェイの信号と照合することによ
り、時分割通話路部２１のパスが正しいことをチェック
する。

【０００５】

【発明が解決しようとする課題】上述した従来技術は、
次のような問題点がある。

【０００６】第１の問題点は、従来技術の例で比較用の
データは時分割通話路部の通過遅延をあらかじめ予想し
て設定しなければならない。ところが時分割通話路部を
通過する遅延時間はパスの経路によって一定ではなく予
想するのが難しい。その理由は、時分割通話路部の時分
割スイッチが１段の場合、入力信号と同じフレームまた
は１フレーム遅れに出力信号が出て、そして入力信号の
タイムスロットより若番のタイムスロットに交換する場
合は必ず１フレーム遅れとなるが、同一タイムスロッ
ト、１タイムスロット後ろ、または２タイムスロット後
ろに交換する場合は、１フレーム遅れになるかどうかは
パスの組み合わせにより異なるためである。

【０００７】第２の問題点は、時分割通話路部は一つの
入力信号に対して複数のチャネルに出力することがで
き、そのため従来技術では期待する出力チャネル以外の
他のチャネルの出力をチェックすることができない。そ
の理由は、従来技術の例では時分割通話路の出力チェッ
クは、期待するチャネルのみの照合によって行われるた
めである。

【０００８】本発明の目的は、一つの入力試験信号に対
する出力信号が複数ある場合でも、全ての出力信号を検
出するため不要なパスが発見でき、試験の信頼性を向上
させることにある。

【０００９】本発明の他の目的は、時分割通話路部の通
過遅延をあらかじめ設定することなく試験の操作性を向
上させることにある。

【００１０】

【課題を解決するための手段】試験の単位を、被試験装
置である時分割通話路の信号通過の最大フレーム数と
し、一つの試験単位では入力試験信号を１タイムスロッ
トのみとし、一つの試験単位で入力試験信号と同一のフ
レームおよび被試験装置である時分割通話路の信号通過
時間の最大フレーム数までの範囲をチェックする。

【００１１】試験の単位を時分割通話路部の信号通過の
最大フレーム数とし、出力信号のチェックは試験単位の
全てのフレームにわたって行うことにより、信号が通過
する遅延時間の相違を全てチェックすることができる。
一つの試験単位では入力信号試験信号を１タイムスロッ
トのみとし、出力信号のチェックは全てのフレームにわ
たって行うことにより、１タイムスロットの入力信号が
複数の出力に出る場合でも、全ての出力を検出すること
ができる。

【００１２】

【発明の実施の形態】次に、本発明の実施例について図
面を参照して詳細に説明する。

【００１３】図１は、本発明のデジタル回線のパス設定
試験装置の第１の実施例を示すブロック図である。この
デジタル回線のパス設定試験装置は、入力信号発生部１
００と、出力信号検出部２００と、試験器制御部および
試験結果表示部３００と、被試験装置である時分割通話
路４００とから構成されている。

【００１４】試験器制御部および試験結果表示部３００
からの指示により、入力信号発生部１００から試験信号
を時分割通話路４００へ入力し、時分割通話路４００の
出力を出力信号検出部２００にて検出し、その結果を試
験器制御部および試験結果表示部３００へ送り、試験結
果を表示する。

【００１５】図２は、さらに各部の詳細を示す図であ
る。試験器制御部および試験結果表示部３００は、試験
器全体を制御するためのプログラムを記憶しているＲＯ
Ｍ３０２、プログラムを実行するために必要な一次記憶
をするためのＲＡＭ３０３、コンソール３０６と通信を
するためのＳＩＯ（直列入出力インタフェース）３０
４、これらを制御するためのＣＰＵ３０１で構成され、
これらはアドレスバス３０８およびデータバス３０７に
て接続されている。コンソール３０６は、キーボードと
ＣＲＴにて構成されており、ＳＩＯ３０４からの全二重
シリアル通信により試験器の試験方法および試験スター
トの指示、試験結果の表示をする。

【００１６】入力信号発生部１００は、クロック１０４
にて駆動するカウンタ１０１と、カウンタ１０１の出力
１０５と、試験器制御部および試験結果表示部３００の
データバス３０７をラッチ３０５にてラッチした出力１
０７とをアドレスとするＲＯＭ１０２と、ＲＯＭ１０２
の出力１０６の８ビット・パラレルデータをシリアルデ
ータに変換するためのパラレル／シリアル変換器１０３
より構成され、パラレル／シリアル変換器１０３の出力
であるシリアルデータ１０８は、被試験装置である時分
割通話路４００の試験信号として入力される。

【００１７】出力信号検出部２００は、クロック２０４
にて駆動されるカウンタ２０１と、時分割通話路４００
のシリアルデータ２０９をパラレルデータ２０６に変換
するシリアル／パラレル変換器２０３と、カウンタ出力
２０５を第１アドレス、シリアル／パラレル変換器２０
３のパラレル出力２０６を第１のデータとする２ポート
ＲＡＭ２０２とから構成され、２ポートＲＡＭ２０２の
第２のアドレスは試験器制御部および試験結果表示部３
００のアドレスバス３０８に、２ポートＲＡＭ２０２の
第２のデータは試験器制御部および試験結果表示部３０
０のデータバス３０７へ、それぞれ接続されている。

【００１８】次に、本発明の実施例の動作について図３
および図４をも参照して詳細に説明する。なお、図３は
タイミング図、図４はフローチャートである。

【００１９】以下の説明では、被試験装置である時分割
通話路４００の信号通過遅延が最大２フレームであると
仮定し、試験の１周期を２フレームとする。

【００２０】被試験装置である時分割通話路４００は、
２Ｍハイウェイを８本入力し回線交換をして２Ｍハイウ
ェイ８本を出力する２５６×２５６の時分割通話路のス
イッチである。説明を分かりやすくするため、図２にお
いては、入力信号発生部１００では入力８本のハイウェ
イの１本のみに試験信号を入力し、出力８本のハイウェ
イの１本の出力信号を出力信号検出部２００にて検出す
るものとしている。

【００２１】２Ｍハイウェイは１フレーム１２５μＳで
あり、１フレームは３２タイムスロットより構成され、
１タイムスロットは８ビットのデータとなっている。入
力信号発生部１００のカウンタ１０１は、タイムスロッ
ト毎にカウントアップし、６４カウント、つまり２Ｍハ
イウェイの２フレームにて１周する。ＲＯＭ１０２のア
ドレス、すなわちカウンタ１０１の出力１０５とラッチ
３０５の出力１０７とは、最初“０００００”にセット
されている（図４のステップＳ１）。カウンタの出力１
０５が１周すると、ＲＯＭのアドレスは０番地から６３
番地まで変化する（ステップＳ２，Ｓ３）。ＲＯＭの０
番地には“０１０１０１０１”が書かれており、１番地
から６３番地までは“１１１１１１１１”が書かれてい
る。ＲＯＭの出力は８ビットのパラレル出力１０６とな
って、パラレルシリアル変換器１０３に入力されシリア
ルデータ１０８に変換される。シリアルデータ１０８
は、図３に示すようにタイムスロット０に“０１０１０
１０１”が出力され、タイムスロット１から３１は全て
“１”に、また次の１フレームも全て“１”になる。す
なわちタイムスロット０にのみ試験データが存在する２
フレームの試験データとなる。

【００２２】シリアルデータ１０８が被試験装置である
時分割通話路４００を通過すると、シリアルデータ２０
９となる。シリアルデータ２０９は、タイムスロットの
交換が行われて図３に示すように、シリアルデータ１０
８のデータ“０１０１０１０１”と同一フレームのタイ
ムスロットｍ１または次のフレームのタイムスロットｍ
２になり、シリアル／パラレル変換器２０３に入力さ
れ、８ビットのパラレルデータ２０６になり、２ポート
ＲＡＭ２０２の第１のデータとして書き込まれる。２ポ
ートＲＡＭの第１のアドレスはタイムスロット毎にカウ
ントし、６４カウントを１周期とするカウンタ２０１に
より決定するため、２ポートＲＡＭの０番地から６３番
地には、２つのフレームの６４個のタイムスロットのデ
ータに対応したデータが書き込まれる。２ポートＲＡＭ
２０２に書き込まれたデータは、ＣＰＵ３０１より２ポ
ートＲＡＭの第２のアドレスをアクセスして、２ポート
ＲＡＭ２０２の第２のデータより０番地から６３番地が
読み取られて（ステップＳ４）、所定の番地すなわち期
待するタイムスロットにデータがあることを確認する
（ステップＳ５）。期待するタイムスロットにデータが
あれば、期待するタイムスロット以外にデータがないこ
とを確認する（ステップＳ６）。

【００２３】一つのタイムスロットの入力に対する出力
を、入力と同一のフレームおよび次のフレームの２フレ
ームにわたってチェックするため、フレーム遅れの有無
とは無関係にチェックでき、および一つの入力データが
複数の出力に出される場合のチェックが可能となる。確
認したデータは、試験結果としてＳＩＯ３０４を通して
コンソールへ表示される（ステップＳ７）。

【００２４】以上がタイムスロット０の入力に対する試
験手順であるが、続いてＣＰＵ３０１は、ラッチ３０５
に“００００１”をセットしカウンタ１０１をスタート
させる（ステップＳ８，Ｓ９）。ＲＯＭ１０２の６４番
地から１２７番地には“００００００００”，“０１０
１０１０１”、以降全て“１”のデータが書かれてお
り、シリアルデータ１０８は２フレームにわたってタイ
ムスロット０は“１１１１１１１１”、タイムスロット
１は“０１０１０１０１”、以降全て“１”のデータと
なる。すなわちタイムスロット１にのみデータが存在す
る２フレームの試験データとなる。この試験データに対
する試験結果のシリアルデータ２０９は、タイムスロッ
ト０の試験と同様に２ポートＲＡＭ２０２に書き込まれ
て、ＣＰＵ３０１より読み出されてデータのチェックが
行われる。

【００２５】図４のフローチャートに示すように、ラッ
チ３０５にセットするデータを“０００００”から“１
１１１１”まで順次変えて試験をすることにより、タイ
ムスロット０から３１までの試験信号に対する試験結果
を得ることができる。０から３１までのタイムスロット
の試験が終わったら（ステップＳ８）、次のハイウェイ
も同じくタイムスロット０から３１まで行い、８ハイウ
ェイ全てをチェックする。

【００２６】なお被試験装置である時分割通話路４００
は、タイムスロットの交換のみならずハイウェイ間の交
換も行うので、一つの試験信号に対して８本の出力ハイ
ウェイを全て同時に取り込み、試験結果のデータとしな
ければならない。そのために実際の回路ではカウンタ１
０１、ラッチ３０５、ＲＯＭ１０２、およびパラレルシ
リアル変換器１０３はそれぞれ一つで良いが、シリアル
データ１０８を被試験装置である時分割通話路４００の
８本のハイウェイに分配するための回路が、また出力検
出部２００のシリアルパラレル変換器２０３および２ポ
ートＲＡＭ２０２は、被試験装置である時分割通話路の
８本の出力ハイウェイにそれぞれ接続するために８個の
回路が必要となる。なおカウンタ２０１は共用できるの
で１個で良い。

【００２７】本実施例では、被試験装置である時分割通
話路の信号通過遅延が最大２フレームのため試験の１周
期を２フレームとしたが、信号通過遅延の最大値がこれ
より大きい場合はそれに合わせた試験の周期が必要であ
る。

【００２８】タイムスロット内の８ビットのデータはＲ
ＯＭ１０２に記憶しているので、“０１０１０１０１”
のみならず“１０１０１０１０”にも容易にすることが
でき、各ビットの“１”，“０”のチェックもできる。

【００２９】次に本発明の第２の実施例について図面を
参照して説明する。

【００３０】第１の実施例では、１タイムスロットの中
の８ビットの試験も行っていたが、この試験を省略した
簡易形が第２の実施例である。図５に第２の実施例を示
す。６５で１周する６５進カウンタ５０１は、タイムス
ロット毎のクロックすなわち２５６ｋＨｚにてカウント
し、カウンタ５０１が０に戻るときに１クロックの間
“０”を出す信号５０５を被試験装置である時分割通話
路４００の入力信号とする。

【００３１】タイムスロット毎にカウントし、２０４８
で１周する２０４８進カウンタ５０２の出力をアドレス
とするＲＯＭ５０３と、ＲＯＭ５０３の出力５０７と時
分割通話路部４００の出力５０６との排他的論理和をと
るＥＸＯＲ５０４とより構成される。

【００３２】６５進カウンタ５０１の出力は、図６に示
すように、最初の２フレームではタイムスロット０に
“０”を出力し、他のタイムスロットは全て“１”にな
っている。次の２フレームでは、タイムスロット１のみ
“０”となり、他のタイムスロットはすべて１となって
いる。

【００３３】こうしてタイムスロットを１ずつずらして
いき、タイムスロット３１まで６４フレームにわたって
行う。６４フレームの１ずつずらしたタイムスロット入
力に対する期待する出力のタイムスロットをＲＯＭ５０
３に記憶しておき、２０４８進カウンタ５０２で順次Ｒ
ＯＭ５０３のデータを読み出して、時分割通話路４００
の出力とＥＸＯＲ５０４にて照合する。

【００３４】被試験装置である時分割通話路４００の入
力と出力がそれぞれ８本のハイウェイで構成されている
場合は、６５進カウンタ５０１の出力５０５を８本のハ
イウェイに分配する回路と、被試験装置である時分割通
話路４００の８本の出力ハイウェイを同時にチェックす
るために、ＥＸＯＲ５０４およびＲＯＭ５０３の出力５
０７は、それぞれ８個必要となる。なお２０４８進カウ
ンタ５０２は、共用できるため１個で良い。

【００３５】

【発明の効果】本発明によれば、試験単位は時分割通話
路の最大遅延のフレーム数で行い、１タイムスロットの
みの試験信号を入力し、試験信号と同一のフレームおよ
び最大フレームまでの全ての出力信号をチェックするの
で、被試験装置である時分割通話路を信号が通過する遅
延時間を、パス毎に測定することができる。

【００３６】また本発明によれば、試験の単位毎に一つ
の試験信号を入力し、接続可能な全ての出力信号をチェ
ックするので、一つの入力信号に対して、複数の出力が
接続されていてもチェックできる。

【図面の簡単な説明】

【図１】本発明の第１の実施例のデジタル回線のパス設
定試験装置のブロック図である。

【図２】本発明の第１の実施例のデジタル回線のパス設
定試験装置の詳細図である。

【図３】本発明の第１の実施例のデジタル回線のパス設
定試験装置の動作を説明するためのタイミング図であ
る。

【図４】本発明の第１の実施例のデジタル回線のパス設
定試験装置の動作を説明するためのフローチャートであ
る。

【図５】本発明の第２の実施例のデジタル回線のパス設
定試験装置のブロック図である。

【図６】本発明の第２の実施例のデジタル回線のパス設
定試験装置の動作を説明するためのタイミング図であ
る。

【図７】従来の時分割通話路の試験装置を示す図であ
る。

【符号の説明】

１４ マルチフレームパターン発生部 １５ 選択部 １６ パイロット発生部 １７ 比較用パイロット発生部 １８ パイロット検出部 １９ 入りハイウェイ ２０ 出ハイウェイ ２１ 時分割通話路 １００ 入力信号発生部 １０１ カウンタ １０２ ＲＯＭ １０３ パラレル／シリアル変換部 １０４ クロック １０５ クロック１０１の出力 １０６ ＲＯＭ１０２の出力 １０７ ラッチ３０５の出力 １０８ パラレル／シリアル変換１０３の出力 ２００ 出力信号検出部 ２０１ カウンタ ２０２ ２ポートＲＡＭ ２０３ シリアル／パラレル変換器 ２０４ クロック ２０５ カウンタ２０１の出力 ２０６ シリアル／パラレル変換２０３の出力 ２０７ ２ポートＲＡＭの第２のアドレス ２０８ ２ポートＲＡＭの第２のデータ ２０９ 被試験装置である時分割通話路の出力 ３００ 試験器制御部および試験結果表示部 ３０１ ＣＰＵ ３０２ ＲＯＭ ３０３ ＲＡＭ ３０４ ＳＩＯ ３０５ ラッチ ３０６ コンソール ３０７ データバス ３０８ アドレスバス ５０１ ６５進カウンタ ５０２ ２０４８進カウンタ ５０３ ＲＯＭ ５０４ ＥＸＯＲ ５０５ ６５進カウンタの出力 ５０６ 被試験装置である時分割通話路の出力 ５０７ ＲＯＭ５０３の出力 ５０８ ６５進カウンタのクロック ５０９ ２０４８進カウンタのクロック

Claims (4)

【特許請求の範囲】
1. 【請求項１】時分割通話路のパス設定の確認のためのデ
   ジタル回線のパス設定試験方法において、 試験の単位を、被試験装置である時分割通話路の信号通
   過時間の最大フレーム数とすることを特徴とするデジタ
   ル回線のパス設定試験方法。
2. 【請求項２】時分割通話路のパス設定の確認のためのデ
   ジタル回線のパス設定試験方法において、 一つの試験単位では、入力試験信号を１タイムスロット
   のみとすることを特徴とするデジタル回線のパス設定試
   験方法。
3. 【請求項３】時分割通話路のパス設定の確認のためのデ
   ジタル回線のパス設定試験方法において、 試験の単位を、被試験装置である時分割通話路の信号通
   過の最大フレーム数とし、一つの試験単位では入力試験
   信号を１タイムスロットのみとし、一つの試験単位で入
   力試験信号と同一のフレームおよび被試験装置である時
   分割通話路の信号通過時間の最大フレーム数までの範囲
   をチェックすることを特徴とするデジタル回線のパス設
   定試験方法。
4. 【請求項４】時分割通話路のパス設定の確認のためのデ
   ジタル回線のパス設定試験装置において、 １タイムスロットにのみ試験データを含み、被試験装置
   である時分割通話路の信号通過の最大フレーム数を試験
   単位とする入力試験信号を作成し、時分割通話路に送出
   する試験信号作成手段と、 前記時分割通話路から出力される前記入力試験信号に対
   し、一つの試験単位で入力試験信号と同一のフレームお
   よび被試験装置である時分割通話路の信号通過時間の最
   大フレーム数までの範囲をチェックする出力信号検出手
   段と、を備えることを特徴とするデジタル回線のパス設
   定試験装置。