JPS60172872A - デイジタルデ−タ交換機のフレ−ム同期試験方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の技術分野 本発明は、ディジタルデータ交換機のフレーム同期試験
方式に関し、特にフレーム同期回路の障害検出又は各種
特性試験を、他試験機を一切用いることなく自交換機の
みで迅速に可能とするものである。

従来技術と問題点 時分割ディジタルデータ交換機は例えば第１図に示す様
なＴ一段スイソチ構成のものが良く知られている。この
形式のディジタルデータ交換機の動作の概略を説明する
に、該交ｔａ機のハイウェイ入力データＨＩ　Ｄ　［Ｉ
”ＨＩ　Ｉ）ｎ−１は例えばＣＣＩＴＴ勧告Ｘ：５０に
よる多重方式を取り、具体的には第２図２に示す様なフ
レームフォーマットを取る。各フレーム番号０，１．・
・・・・・１９に対応するデータＦ、Ｄｏ＝Ｄｓ、Ｓは
チャンネルと呼ばれ、基本的には１加入者分に相当する
８ビツトで構成される。本例ではフレーム番号は０〜１
９の２０個あるから全体で２０加入者分が時分割多重化
されている事になる。各チャンネルの８ビツトは、１個
のＦビット、６個のＤｏ＝Ｄ５ビット、１個のＳビット
からなる。このＦビットには０〜１９のフレームを識別
するフレームビットが１つずつ入り、２０チャンネル分
で所定のフレームパターンを構成する。例としてＣＣＩ
ＴＴ勧告Ｘ：５０によるフレームパターンを第３図に示
す。このフレームパターンは図示のようにＡｌｌ０ＩＯ
・・・・・・の形をしており、フレーム番号０のＦビッ
トにＡ（対局警報）が、そしてこの後のフレーム番号１
゜２．３．・・・・・・の各Ｆビットに１．１．ｏ、１
．ｏ。

・・・・・・が入いる。Ｓビットは呼接続に関する制御
信号であり、Ｄｏ＝Ｄｓは端末相互間で授受されるデー
タビットであるが、交換機により接続されるまではこれ
も呼接続に使用される。

ハイウェイＨＷａ−Ｈｗｎ−１からのハイウェイ入力デ
ータＨＩ　Ｄ　ｏ　”ＨＩ　Ｄｎ−１はハイウェイカウ
ンタＨＷＣＴＲの出力アドレスＳ００によりｎ多重化さ
れて第２図に示す様な５ＨＩＤ信号に積み上げられる。

ＭＰＸはこの積み上げを行う時分割多重用のマルチプレ
クサである。カウンタＨＷＣＴＲは０〜ｎ−１を繰り返
すアドレス信号ＳＯＯを出力し、これによりマルチプレ
クサＭＰＸはハイウェイＨＷｏ＝ＨＷｎ−１を順次選択
し、当該ハイウェイのフレームデータを直列に並べて行
く。

こうして多重化されたハイウェイ入力信号５ＨＩＤは図
示のようにハイウェイ番号に対応して順番に並んではい
るが、その中のフレームは選択時点に存在していたもの
が採取されるだけであるから各ハイウェイでバラバラで
ある。即ちマルチプレクサＭＰＸの入力データＨＩＤｏ
〜ＨＩＤｎ−１のフレーム番号は非同期で、第２図の例
ではＨＩＤａのフレーム番号０の位置にＨＩＤｎ−＋　
のフレーム番号１８が対応し、これはその時の状況によ
り種々変る。

各ハイウェイは２０個のフレーム従ってチャンネルを時
分割多重化しており、従って１フレ一ム周期はこれら２
０個のフレームの時間長で形成されるが、か＼るフレー
ムの同期検出を、チャンネル内の前記Ｆビットを監視す
る事により行う。ＦＩ　ＣＴＲはこの同期検出用のカウ
ンタである。また、ハイウェイカウンタＨＷＣＴＲの１
周期のフレーム位相は、入力データＨＩＤのビット位相
と同一であり、これは外部のクロック位相供給装置ＤＯ
３より供給される。又この信号は本交換機と人、出力デ
ータＨＩＤ、ＨＯＤのインタフェースを取る装置（ＩＦ
）にも供給される。

各チャンネルのＦビットはフレーム同期検出回路Ｆ　Ｉ
　ＣＴＲに入力され、ここで時分割多重処理によりフレ
ーム同期がとられて各ハイウェイ毎に０〜１９の値をと
る（これはその時のフレーム番号を示す）アドレス５０
１　が出力される。このアドレス　Ｓｏｌ　とハイウェ
イカウンタＨＷＣＴＲの出力アドレスＳＯＯによって信
号受信回路ＳＲをアクセスし、入力データＳ　ＨＩ　Ｄ
の中からダイヤル信号等の呼接続に関する入力信号を取
り込み、ＣＰＵと受渡しする。これも時分割多重で処理
する。このとき同時にＴスイッチＤＢＭに入力データ５
ＨＩＤを書き込むが、そのアドレスはセレクタＳＥＬで
選択したｓｏｏ　十３０１　である。

ＦＣＴＲは２０進のフレームカウンタで、０〜１９を繰
り返し出力し、その出力Ｓ。２はフレームパターン発生
器ＦＰＴＮＧに供給されて前述のフレームパターンの発
生に供され、また回路ＢＣＯＮによりヘアラレートによ
って変換された出力３０８　となり、前述のアドレス　
ｓｏｏと共に、スイッチの接続先（交信相手のフレーム
番号）を保持するメモリＡＣＭをアクセスする。このメ
モリＡ’　ＣＭの出力５０７をセレクタＳＥＬで選択し
てＴスイッチＤＢＭに与え、読出しを行なう。　ｓ０４
はその読出し出力である。こうして入力データの時間変
換が行なわれる。メモリＡＣＭの出力ＳＯ７によって同
時に信号送信回路ｓｓもアクセスされ、ここから呼び出
し信号等が送出される。これも時分割で処理される。交
換接続が完了すると回路ＳＳの出力５０５はＨ（ハイ）
レヘルとなり、アンドゲートＡＮＤを開いて出力ｓ０４
を通す。

フレームカウンタＦＣＴＲの出力ｓｏ２がフレームパタ
ーン発生回路ＦＰＴＮＧに供給されると、ココカラフレ
ーム番号に対応したフレームビットＦが出力され、５０
６とオア（ＣＡＲ）がとられてハイウェイ出力データ５
ＨＯＤとなる。　ＳＯ２ばアンドゲートＡＮＤを通った
ＴスイッチＤＢＭの出力Ｓ０４である。出力データ５Ｈ
ＯＤば５ＨＩＤと同様に多重化されたものであるので、
これをデマルチプレク＋ＤＭＰＸで各ハイウェイに分配
する。ＨＯＤ　ｏ　〜ＨＯＤ　ｎ−１は各ハイウェイＨ
Ｗ。

〜ＨＷｎ−，に分配された出力データである。中央処理
装置ＣＰＵは回路Ｓ’Ｒ，ＳＳに指示を出し、ＡＣＭに
接続する相手側フレーム番号を書き込み、Ｆｌカウンタ
の同期外れ監視などを行なう。

出力データ５ＨＯＤ内の信号は第２図に示すように各ハ
イウェイともフレーム番号は揃っている。

又、各ハイウェイのチャンネルのビット構成は入力側と
同様であり、フレームパターン発生器ＦＰＴＮＧで発止
されたフレームパターンはＦピントの位置に挿入される
。なお、フレーム番号０〜１９のそれぞれは基本的には
１加入者に対応するが、高速端末ではそうではなく、複
数フレームが１加入者に割当てられたりする。そこで高
速のデータを扱うハイウェイにおいてはこの区別（ベア
ラレート区分）を予めフレーム同期検出回路ＦＩ’ＣＴ
Ｒと回路ＢＣＯＮに設定しておき、それらの出力５０１
　とＳＯ２の変化範囲（本来なら０〜１９）を０〜９の
２回の繰り返し、０〜４の４回繰り返しなどに変換して
出力する。例として基本ベアラレートを３．２にとした
場合の６．４にヘアラ、１２゜８にベアラレー）、６４
にベアラレートの変換後のフレーム番号の様子を第６図
に示す。

ところで、この様なディジタルデータ交換機のフレーム
同期回路Ｆ　Ｉ　ＣＴＲを試験するには、同様なフレー
ムパターンを発生できしかもそのパターンを各種試験の
ために乱すことができる試験機を別に用意する必要があ
る。これはフレームパターン発生器ＦＰＴＮＧの出カバ
ターンが固定であるため、自交換機内で折り返し試験を
するにしても、伝送中に受けるパターンの乱れ、ジッタ
ー発生などを模擬することができず、各種の試験（同期
回路の障害検出、各種特性試験）を行なうことが出来な
いためである。

発明の目的 本発明は、交換機自身の中で試験用フレームパターンを
発生可能とする事により、他試験機を用いる事なく、フ
レーム同期回路の障害探索や特性試験を迅速に行う事が
できるようにするものである。

発明の構成 本発明は、入力側にはハイウェイ入力データ中のフレー
ムパターンを検出するフレーム同期検出回路を備え、ま
た出力側には固定のフレームパターンを発生するフレー
ムパターン発生器及び呼出し信号等を送出するための信
号送信回路を備え、該信号送信回路の出力信号の内容を
中央処理装置から書き換え可能とした時分割ディジタル
データ交換機のフレーム同期試験方式において、該信号
送信回路に、該中央処理装置から任意の試験用フレーム
パターンを書き込むことが可能な試験用フレームパター
ン送山部を付加し、そして該送出部からの試験用フレー
ムパターンを自交換機内で折り返して前記フレーム同期
検出回路の各種試験を行うことを特徴とするが、以下図
示の実施例を参照しながらこれを詳細に説明する。

発明の実施例 本発明は従来の信号送信回路ＳＳに試験用のフレームパ
ターン送出機能を付加したものであり、その実施例を第
４図により説明する。第４図で、ＳＬＭは送信ライシメ
モリ、ＡＲＩＴ）は演算回路、５ＢＵＦは送信データバ
ッファである。ＡＮＤ及びＯＲは第１図にも示されたア
ンドゲートおよびオアゲートである。第１図ではフレー
ムパターン発生器ＦＰＴＮＧの出力ＦはオアゲートＯＲ
に入力するが、第４図ではインヒビソトゲートＧ１およ
びオアゲートＯＲ′を介して入力させ、このオアゲート
ＯＲ′の他方の入力にアンドゲートＧ２の出力を加える
。

メモリＡＣＭからの送信信号ＳＯ７は前述したようにＴ
スイッチＤＢＭの読出しアドレス信号であり、ＤＢＭに
おいてはこの信号５０７によって、ある加入者へ向う信
号として交換パスの接続先の加入者から送られた信号を
該加入者へ受け渡す交換動作が行なわれるが、同時にこ
の信号５０７は信号送信回路ＳＳ内のラインメモリＳＬ
Ｍにアドレスとして入力する。送信データバッファ５Ｂ
ＵＦには中央処理装置ｃｐｕから呼出し信号等の送信信
号及び試験用のフレームパターンを積込み、ラインメモ
リＳＬＭにはこの送信データバッファ５ＢＵＦのアドレ
ス５ＢＵＦＡＤとフレーム同期試験を行う旨の実行指示
ビットＩＮＨを、同じく中央処理装置ＣＰＵから、送信
元の加入者対応で積み込む。

フレーム同期試験を行なわない通常動作時はラインメモ
リＳＬＭ内の指示ビットＩＮＨを０に設定してゲー）Ｇ
＋を開き、ゲートＧ２を閉じておく。この結果フレーム
パターン発生器の出力Ｆがゲー）Ｇ＋及びＯＲ′を通り
、ＴスイッチＤＢＭの読出し出力５０４またはバッファ
５ＢＵＦからのＤｏ〜Ｄ５とＳがアンドゲートＡＮＤを
通り、オアゲートＯＲにおいて固定フレームパターンＦ
と合成され、出力データ５ＨＯＤになる。バッファ５Ｂ
ＵＦのＣはアドレス更新用のコントロール情報で、演算
回路ＡＲＩＴＨで５ＢＵＦＡＤと加算され、その結果が
ＳＬＭに書込まれて次のＳ、ＢＵＦＡＤになる。

フレーム同期試験を行なう場合はラインメモリＳＬＭ内
の指示ビットＩＮＨを１に設定してゲー）Ｇ２を開き、
ゲー１−Ｇ＋を閉じる。この結果ＦＰＴＮＧよりの固定
フレームパターンＦはゲートＧ１で阻止され、代ってバ
ッファ５ＢＵＦからの可変フレームパターン（Ｆ’　と
する）がゲートＧ２を通してＳＯａに付加される。バッ
ファ５ＢＵＦへはＣＰＵから任意のデータを書込むこと
ができるので、フレームパターンＦ′は適宜変更するこ
とができ、ハイウェイ出力データＨＯＤを同人力データ
ＨＩＤへ折返せばカウンタＦ　Ｉ　ＣＴＲを任意のフレ
ームパターンで試験することができる。

なおこの場合、試験パターンＦ′を送出しようとするハ
イウェイのベアラレートは最高（全チャンネルを１加入
者分とし、０を２０回繰り返す）とし、これを回路ＢＣ
ＯＮに設定する。従ってラインメモリＳＬＭの該当ハイ
ウェイに対応するアドレスは１つだけであり、これが全
チャンネル０〜１９にわたってアクセスされる。またラ
インメモリＳＬＭのバッファアドレス５ＢＵＦＡＤには
、送信すべき信号及びフレームパターンＦ′の積み込ま
れたバッファ５ＢＵＦの開始アドレスを設定する。バッ
ファ５ＢＵＦのコントロール部Ｃには前述のように次回
のアクセス時にどのアドレスに移行するかの制御信号が
書かれており、演算部ＡＲＩＴＨにおいて今回アクセス
時のアドレス５ＢＵＦＡＤと０部の制御信号が演算され
てその結果が再びＳＬＭの５ＢＵＦＡＤの欄に書き込ま
れる。

例えばＣＣＩＴＴｉｌｌ告Ｘ：５０パターンならば、Ｆ
ビットに２０ビツトのフレームパターンが書かれたバッ
フｙＳＢＵＦの各アドレスを順にたどる様に書き込み、
最終ワードのコントロール部Ｃには再び最初のアドレス
に戻る様に制御信号を書き込む。この様子を第５図に示
す。同図の０部に−１９とあるのは、ＳＬＭの格納アド
レス５ＢＵＦＡＤに＋１して次回アクセスアドレスをイ
ンクリメントし、１９進んだら０に戻って最初の５ＢＵ
Ｆアドレスをアクセスし、同じ動作を反復させることを
示している。これによりパターンＦ′が出力される。

このように本発明では、出力データ５ＨＯＤに挿入する
Ｆビットを中央処理装置ｃｐｕから自由に設定できるの
で、ＨＯＤのうち試験フレームパターンＦ′がのったハ
イウェイデータを適当な手段によってＨＩＤ側に折り返
すことによってフレーム同期回路Ｆ　Ｉ　ＣＴＲの各種
試験が可能となる。

例えば全くフレームパターンに誤りが無い正審試　、験
や、変換機へ入力して来るまでのハイウェイデータが受
ける伝送路エラーを考慮して試験フレームパターンに対
しある確率で誤りを発生させる試験などが実行できる。

後者の場合は先のＸ：　５０のフレームを例とすれば、
バッファ５ＢＬＪＦに２０フレームではなく、その２０
Ｘｎのメモリエリアに、ｎマルチフレームに１回エラー
を起１一様にフレームパターンを設定する。

発明の効果 以上述べたように本発明によれば、ディジクルデータ交
換機の信号送信部の一部にソフトウェアで設定可能なフ
レームパターン送出回路を持っている為、自交換機だけ
で各種同期検出回路試験（同期回復時間、前方保護時間
、後方保護時間など）を迅速に行う事ができる。しかも
このフレームパターン送出回路は信号送信部の付加回路
として実現できる為、他の試験機を用意する場合等に比
べて、はるかに経済的である。

【図面の簡単な説明】

第１図は、ディジタルデータ交換機のブロック図、第２
図および第３図はデータフォーマットの説明図、第４図
は本発明の一実施例を示す要部構成図、第５図はその送
信データバッファの説明図、第６図はベアラレートとフ
レーム番号の関係を示す説明図である。 図中、Ｆ　Ｉ　ＣＴＲはフレーム同期検出回路、ＳＳは
信号送信回路、ＦＰＴＮＣ；は固定フレームパターン発
生回路、ＣＰＵは中央処理装置、５ＢＵＦは試験用フレ
ームパターン送山部を有する送信データバッファである
。 ２１５４図 ５Ｓ ＦＰＴＮＧＪり 第５　［Ｑ

Claims (1)

【特許請求の範囲】
1. 入力側にはハイウェイ入力データ中のフレームパターン
   を検出するフレーム同期検出回路を備え、また出力側に
   は固定のフレームパターンを発生するフレームパターン
   発生器及び呼出し信号等を送出するための信号送信回路
   を備え、該信号送信回路の出力信号の内容を中央処理装
   置から書き換え可能とした時分割ディジタルデータ交換
   機のフレーム同期試験方式において、該信号送信回路に
   、該中央処理装置から任意の試験用フレームパターンを
   書き込むことが可能な試験用フレームパターン送出部を
   付加し、そして該送出部からの試験用フレームパターン
   を自交換機内で折り返して前記フレーム同期検出回路の
   各種試験を行うことを特徴とする、ディジタルデータ交
   換機のフレーム同期試験方式。