JPH0352491A - 時分割通話路の障害検出方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 ディジタル交換機における時分割通話路の障害検出方式
に関し、 入ハイウェイよりの接続要求により設定した通話路を接
続に先立って試験することにより通話路の障害を検出す
ることを目的とし、 入ハイウェイと出ハイウェイのタイムスロットを交換接
続する複数の時間スイッチ及び空間スイッチと、時間ス
イッチごとに設けて該時間スイッチの書込み／読出しを
制御する通話路制御メモリからなる時分割通話路と、該
時分割通話路を制御する中央制御装置を有するディジタ
ル交換機において、前記時分割通話路を通過せしめる試
験パターンを発生する試験パターン発生回路と、該試験
パターンを前記入ハイウェイの空きタイムスロットに重
畳せしめる試験パターン入力手段と、前記中央制御装置
内の通話路設定部において、該通話路設定部が入ハイウ
ェイより接続要求のあったタイムスロットの通話路を決
定したとき、該タイムスロットの接続処理に先立って前
記試験パターンが重畳されている空きタイムスロットを
接続要求のあったタイムスロットを通過せしめる通話路
と同一通話路を通過せしめるように時間スイッチに対応
する前記通話路制御メモリにそれぞれ通話路のアドレス
を記憶せしめる試験パターン通話路設定手段と、前記試
験パターン通話路設定手段及び通話路制御メモリの制御
により空きタイムスロットに重畳されて時分割通話路を
通過した前記試験パターンを出ハイウェイにおいて抽出
する試験パターン抽出手段と、該試験パターン抽出手段
において抽出された試験パターンを予め記憶している試
験パターンと照合し、照合結果を前記中央制御装置に出
力する試験パターン照合回路と、前記中央制御装置内に
おいて、前記試験パターン照合回路より照合結果不一致
の情報を受信したときに試験パターンを通過せしめた通
話路アドレスを障害通話路情報として処理するとともに
、前記接続要求のあったタイムスロットの通話路を変更
せしめるよう通話路設定部に情報を送出する試験パター
ン照合結果処理手段とを備えるように構或する．〔産業
上の利用分野］ 本発明は、ディジタル交換機における時分割通話路の障
害検出方式に関する。

時分割通話路を有するディジタル交換機においては伝送
路を直列で伝送されるハイウェイのディジタル信号ビッ
トを入出力部で直並列変換し、交換機内部では並列ビッ
トでスイッチングを行なっている。従来は、並列変換後
の並列信号ビットにパリティ・ビットを１ビット加える
ことにより通活路通過時のデータの正常性を検証し、時
分割通話路の障害を検出する方法が一般的に使用されて
いる。

また、通話路障害の検出方法としてはパリティ・ビッＩ
・による方法のほかに試験用の信号を人力して各通話路
を試験する方法もあるが、膨大な通話路の構或部分、特
に時間スイッチの全メモリをチェックすることは不可能
で７ちった。

一方、近年における半導体技術の進歩に従ってメモリ、
ゲート等の集積度が著しく高くなり、また素子の動作速
度も高速化され、従来、数パッケージで構戒されていた
時分割通話路部分がＬＳＩ一個で構威されるようになっ
てきた。このような構或になると、ＬＳＩ内部において
バリティ・ビントを付加してデータの正常性を検証する
ようなことは殆ど意味がなくなってくるため、バリティ
・ビットを使用せずに通話路の正常性を検証する方法が
必要となってきた。

〔従来の技術〕

第５図は従来方式の構或図の一例であり、バリティ・ビ
ットを用いることによって通話路の障害を検出する方式
である。

図中、３１ａ，　３ｌｂは時間スイッチ（以下、Ｔスイ
ッチと記す）、３１ｃは空間スイッチ（以下、Ｓスイッ
チと記す）　、３２ａ，　３２ｂは直並列変換部、３３
はバリティ発生器、３４はバリティ検証回路、３５はバ
リティエラー保持部である。

伝送路より接続される人ハイウ五イでは多重化されたデ
ィジタル信号は直列に伝送されており、交換機の入力部
分の直並列変換部３２ａにおいて並列に変換され、Ｔス
イッチ３１ａに入力される。このとき、変換された通常
８ビットの並列信号はバリティ発生器３３に入力され、
バリテイ・ビットが付加される。該バリティ・ビットは
信号ビットとともにＴスイッチに人力され、交換接続さ
れてＴ−Ｓ−Ｔの通話路を通過し、Ｔスイッチ３ｌｂの
出力部分でバリティ検証回路３４に送られる。バリティ
検証回路３４においてパリティエラーが発見されると、
フリップ・フロップ回路などからなるパリティエラー保
持部３５に送られて保持され、図示省略された中央制御
装置に対してパリティエラー警報が表示される。

以上の如く、従来の方式においてもコール・パイ・コー
ルに通話路の正常性が検証されるが、通話路を構或する
Ｔ−Ｓ−Ｔの各スイッチにバリティ・ビットの１ビット
を余分に必要とするほか、前記の如＜ＬＳＩ化された通
話路にはそぐわなくなってきていると言う問題を生じて
いる。

〔発明が解決しようとする課題〕

以上の如く、従来のバリティ・ビットによる方式におい
てもコール・パイ・コールに通話路の正常性が検証され
るが、通話路を構成するＴ−Ｓ−Ｔの各スイッチにバリ
ティ・ビットのｌビットを余分に必要とするため経済性
が損なわれるほか、前記の如く時分割通話路部分がＬＳ
Ｉで構成される場合には適切なものとは言えなくなって
きている。

本発明は、人ハイウェイよりの接続要求により設定した
通話路を接続に先立って試験することにより通話路の障
害を検出することを目的とする。

〔課題を解決するための手段〕

第１図は本発明の原理説明図である。

図中、１は時分割通話路で、１　ａ　＝　１　ｅは該時
分割通話路１を構或する要素であり、ｌａ，　ｌｂは１
次及び２次の時間スイッチ、ｌｃは空間スイッチ、１ｄ
はタイムスロットにのせられているディジタル信号をｔ
次の時間スイッチの通話路メモリにランダムに書込む通
話路制御メモリ、１ｃは２次の時間スイッチの通話路メ
モリに記憶されたディジタル信号をランダムに読出す通
話路制御メモリである。また、２は時分割通話路１の接
続制御を行な・う中央制御装置、２ａは中央制御装置２
内において接続要求のあった入ハイウェイのタイムスロ
ットの通話路を設定する通話路設定部、３は入ハイウェ
イ、４は出ハイウェイである。

５は前記時分割通話路１を通過せしめる試験バターンを
発生する試験パターン発生回路、６は該試験パターン発
生回路５により発生された試験パターンを前記人ハイウ
ェイ３の空きタイムスロットに重畳せしめる試験パター
ン人力手段、７は前記中央制御装置２内の通話路設定部
２ａにおいて、該通話路設定部２ａが入ハイウェイ３よ
り接続要求のあったタイムスロットの通話路を決定した
とき、該タイムスロットの接続処理に先立って前記試験
パターンが重畳されている空きタイムスロットを接続要
求のあったタイムスロットを通過せしめる通話路と同一
通話路を通過せしめるように時間スイッチｌａ，　ｌｂ
に対応する前記通話路制御メモリｌｄ，１ｅにそれぞれ
通話路のアドレスを記憶せしめる試験パターン通話路設
定手段、８は前記試験パターン通話路設定千段７及び通
話路制御メモリ１ｄ＋　ｌｅの制御により空きタイムス
ロットに重畳されて時分割通話路を通過した前記試験パ
ターンを出ハイウェイ４において抽出する試験パターン
抽出手段、９は該試験パターン抽出手段８において抽出
された試験パターンを予め記憶している試験パターンと
照合し、照合結果を前記中央制御装置２に出力する試験
パターン照合回路、・１０は前記中央制御装置２内にお
いて、前記試験パターン照合回路９より照合結果不一致
の情報を受信したときに試験パターンを通過せしめた通
話路メモリのアドレスを障害通話路情報として処理する
とともに、前記接続要求のあったタイムスロットの通話
路を変更せしめるよう通話路設定部２ａに情報を送出す
る試験パターン照合結果処理手段である。

（作　用） 第１図において、人ハイウェイ３は伝送路より接続され
るが、伝送路を通過してくるハイウェイに多重化されて
いるタイムスロットのうちの一つ（以下、ＴＳ−０と記
す）は伝送路における制御信号用に使用されるため、通
常交換機に人力される時点においては空きタイムスロッ
トとなっている。このため、交換機内においては該タイ
ムスロッｌ−ＴＳ−０に試験パターンをのせ、試験を行
ないたい通話路を通過せしめたのち、該試験バターンを
受信して通過した通話路の正常性をｌＩ！認することが
可能である。

以上の条件により、第ｌ図の試験パターン発生回路５に
おいては、例えばｒｌｏＩＯ・・」及びｒｏｔｏｉ・・
」のパターンを有するコードのＡＡ及び５５を試験パタ
ーンとして発生せしめ、試験パターン入力手段６におい
て前記ＴＳ−０に前記２コードを交互にのせ、■次時間
スイッチ１ａ、空間スイッチ１ｃ及び２次時間スイッチ
１ｂからなる所謂Ｔ−Ｓ−Ｔの通話路１を通過せしめる
。なお、この場合、人ハイウェイ３を直列で伝送された
ディジタル信号は例えばＬＳＩによって構威される通話
路１に直列のまま接続することも可能であるが、通常は
試験パターン入力手段の前または後の部分において並列
に変換される。第１図においては直並列変換部は図示省
略されており、直並列変換を行なうか否かは特に条件と
していない。

以上のようにＴＳ−０に重畳された試験パターンの通話
路は次のように設定される。

先ス、入ハイウェイ３の任意のタイムスロットより図示
省略された方法により接続要求が発生ずると、中央制御
装置２は通話路設定部２ａにおいて周知の方法により該
タイムスロットを通過せしめる通話路を設定する。即ち
、メモリにより構威される１次時間スイッチｌａ内に該
タイムスロットを書込むためのアドレスと、空間スイッ
チ２ｃの＃御情報及び２次時間スイッチｌｈ内より該タ
イムスロットを読出すためのアドレスを決定する。なお
、第１図においては、ｉ次時間スイッチ１ａに記憶され
たタイムスロットを読出すための通話路制御メモリ及び
２次時間スイッチｌｂ内にタイムスロットを書込むため
の通話路制御メモリは図示省略されている。以下、空間
スイッチ２ｃの制御情報を省略し、２つの時間スイッチ
ｌａ，　ｌｂの通話路設定について説明する。

通話路設定部２ａは前記接続要求のあったタイムスロッ
トの通話路について、前記２つの時間スイッチｌａ，　
ｌｂの通話路メモリのアドレスを決定すると通常はそれ
ぞれ通話路制御メモリ１ｄ及び１ｅに記憧せしめるが、
本発明においては決定した前記２つのアドレスを前記通
話路制御メモリ１ｄ及びＩｅに書込む前に該アドレスを
試験パターン通話路設定手段７が前記ＴＳ−０の通話路
アドレスとして前記通話路制御メモリｌｄ及び１ｅに書
込む。

このため、前記試験パターンは接続要求のあったタイム
スロットが通過すべき通話路を該タイムスロットの接続
に先立って通過し、試験パターン抽出手段８に到達する
。試験パターン抽出千段８においては出ハイウェイ４を
通過するタイムスロットの中からＴＳ−０を抽出し、試
験パターン照合回路９に送る。試験パターン照合回路９
は予め試験パターン発生回路において発生する試験パタ
ーンを記憶していて、試験パターン抽出千段８より送ら
れたＴＳ−０を受信するとｔ５’ｒｓ−ｏにのせられて
きた試験パターンを記憶している試験パターンと照合し
、照合結果を中央制御装置２の試験パターン照合結果処
理手段１０に送る。

中央制御装置２の試験パターン照合結果処理手段ＩＯは
照合結果が一致する情報を受信したときは、通話路設定
部２ａに該情報を送ってＴＳ−０のアドレス指定を取消
し、前記接続要求のあったタイムスロットに対して試験
パターンが通過した通話路のアドレスを指定して接続せ
しめる。

また、試験パターン照合結果処理手段１０が照合結果不
一致の情報を受信したときは、通話路設定部２ａに該情
報を送り、前記接続要求のあったタイムスロット番二対
する通話路のアドレスを試験パターンが通過した通話路
のアドレスと異なるアドレスに変更して接続せしめると
ともに、試験パターンが通過した通話路のアドレスを障
害通話路として記録し、必要な処理を行なう。

以上により、バリティ・ビットを付加することなく、コ
ール・パイ・コールにより通話路の試験が行なわれる。

（実施例〕 第２図は本発明の一実施例の構戒及び動作説明図、第３
図は第２図中の試験パターン発生回路及び試験パターン
照合回路の回路構成の一例を示す図、第４図は第３図の
試験パターン照合回路の波形図である。

第２図中、第１図と同しものは第１図と同じ記号で示し
、１１は試験パターン発生回路５よりの試験パターンを
ＴＳ−０にのせるために使われるセレクタである。

第２図（その１）は試験パターンによる試験状態におけ
る通話路指定と通話路通過の状況を示している。人ハイ
ウェイ３のタイムスロットの一つＴＳ−Ａより接続要求
があると、中央制御装Ｗ２は第ｌ図におけると同様に該
ＴＳ−Ａのための通話路としてｌ次時間スイッチ１ａの
通話路メモリのアドレスとして例えば＃ｐ、２次時間ス
イッチ１ｂの通話路メモリのアドレスとして例えば＃ｑ
を選定する。なお、この場合、入ハイウェイ３のタイム
スロットＴＳ−Ａにのせられたディジタル信号はｌ次時
間スイッチ１ａ及び２次時間スイッチ１ｂにおいて異な
るタイムスロットにのせ変えられ、出ハイウェイ４にお
いてタイムスロットＴＳ−Ｂにのるものとし、２次時間
スイッチ１ｂの通話路メモリ以降はタイムスロットＴＳ
−Ｂとして記載している。

通話路が選定されたタイムスロットＴＳ−Ａは、１次時
間スイッチｌａの通話路メモリに通話路制御メモリ１ｄ
に指定されたアドレスにランダムに書込まれ、図示省略
された通話路制御メモリによりシーケンシャルに読出さ
れ、空間スイッチ２１ｅを経たのち、図示省略された通
話路制御メモリにより２次時間スイッチｌｂの通話路メ
モリにシ゛−ケンシャルに書込まれ、通話路制御メモリ
１ｅに記憶されたアドレスに従ってランダムに読出され
る。

しかし、この段階においては前記ＴＳ−Ａのために設定
されたアドレス＃ｐ及びＴＳ−Ｂのために設定されたア
ドレス＃ｑは第２図（そのｌ）に示される如く通話路制
御メモリ１ｄ及びｌｅには記憶されず、試験パターンが
のせられているＴ　Ｓ　−０のためのアドレスとして書
込まれる。このため、ＴＳ−０は１次時間スイッチ１ａ
の通話路メモリのアドレス＃ｐにランダムに書込まれ、
シーケンシャルに続出されたのち、２次時間スイッチ１
ｂの通話路メモリのアドレス＃ｑにシーケンシャルに書
込まれ、通話路制御メモリｌｅの指定に従ってランダム
に読出される。読出されたＴＳ−０は試験パターン抽出
手段８により試験パターン照合回路９に送られ、前記し
た如く試験パターンの照合が行なわれ、結果が中央制御
装置２に送られる。

第２図（その２）は試験パターンによる試験終了後に接
続要求のあったタイムスロットの通話路指定と通話路通
過の状況を示している。この段階では、通話路制御メモ
リ】ｄ及び１ｅにおいてはＴＳ−ＯＣ対する通話路メモ
リのアドレスの設定はなくなり、ＴＳ−Ａに対してアド
レス＃Ｐ，ＴＳ−Ｂに対してアドレス＃ｑが設定される
。このため、ＴＳ−Ａは先に試験パターンが通過したと
同し通話路を通り、ＴＳ−Ｂにのせ変えられて出ハイウ
ェイ４に接続される。このとき、試験パターン照合回路
９に送られるＴＳ〜０には試験パターンは重畳されてい
ない。

以上により、接続要求がある都度、通話路が試験され、
試験パターンの不一致が検出されたときは前記アドレス
から時間スイッチの障害個所が検出される。なお、以上
において、空間スイッチＩＣについては説明を省略した
が、試験パターンにより通話路の障害が検出されたとき
、中央制御装置２には通話路に関する情報がすべて記録
されているので空間スイッチＩＣの障害個所についても
解析は可能である。

次に第３図について説明する。

第３図の（１）は第２図中の試験パターン発生回路５の
回路構戒の一例を示す図であり、図中、２１，２２はフ
リップ・フロップ回路、２３は排他的論理和（ＥＯＲ）
回路である。

第３図の（１）においてフリップ・フロップ回路２１の
ＣＫ端子には基準クロックとしてハイウェイのビットレ
ートのクロック、例えば２Ｍビット／秒のハイウェイで
あれば２Ｍビット／秒のクロックが人力されており、Ｑ
＠子には２倍の周期のパルス、即ち、１／２のビットレ
ートのパルスが出力される。またフリップ・フロップ回
路２２のＧＫ端子にはフレームクロック、一般にはＰＣ
Ｍのサンプリング周期と同じ８ｋＨｚのパルスが人力さ
れ、Ｑ端子より８ｋＨｚ、即ち、１２５μ秒ごとにオン
／オフが切替わる出力を送出する。

フリップ・フロップ回路２１及び２２の両出力はＥＯＲ
回路２３に加えられ、出力乏して８ｋＨｚごとに位相の
反転するパルスがハイウェイの１／２のビットレートで
出力される。言い換えれば、８ｋＨｚごとに「１０１０
・・」の８ビットと「０１０ｌ・・」の８ビット、即ち
、ＡＡと５５の２つのコードが交互に出力される。即ち
、これが試験パターンである。

また、第３図の（２）は第２図中の試験パターン照合回
路９の回路構成の一例を示す図であり、図中、２４．　
２８は論理積（ＡＮＤ）回路、２５はシフ１・Ｉ／ジス
タ（Ｓ　Ｒ）　、２６．　２７は比較回路（Ｍ．，Ｍ，
）、２９はフリップ・フロップ回路（Ｆ／Ｆ）である。

第３図の（２）において、ＡＮＤ回路２４には基準クロ
ックとしてハイウェイのビットレートのクロックと試験
パターンが重畳されたＴＳ−０が到来する間オンとなる
パルスが入力されるため、ＴＳ−０の間だけ基準クロツ
クが出力されてシフトレジスタ２５のＣＫ端子に人力さ
れる。また、該シフトレジスタ２５のＤ端子には試験パ
ターンが重畳されたＴＳ−０のデータ、即ち、前記ＡＡ
と５５の２つのコードが交互に入力される。従って、該
シフトレジスタ２５の出力端子のＱ０〜Ｑ，にはＴＳ−
０ごとに試験パターンであるＡＡと５５の２つのコード
が並列信号の形で交互に出力され、比較回路２６及び２
７に送られる。

比較回路２６及び２７には比較すべき基準パターンとし
てそれぞれＡＡ及び５５が入力されており、シフトレジ
スタ２５より入力された前記試験パターンと比較され、
例えば一致した場合に“Ｏ”、不一致の場合に“１”を
出力する。比較回路２６及び２７にはＴＳ−０の都度、
ＡＡか５５の何れか一方が同時に入力されるため、ＴＳ
−０のデータが正しければ、一方の比較回路から“０”
、他方の比較回路からは“１”が出力される。しかし、
ＴＳ一〇のデータに誤りが生ずると、ＡＡでも５５でも
ない信号が入力されるため、両比較回路２６．　２７と
も不一致となり“１”を出力する。

ＡＮＤ回路２８は比較回路２６及び２７の出力を入力す
るので両比較回路から不一致の出力が入力されるとフリ
ップ・フロップ回路２９のＣＥ端子にオンの信号を送出
する。一方、フリップ・フロップ回路２９のＣＫ端子に
はフレームクロックが入力されているため、フレームク
ロックが人力されるとＣＥ端子に入力された信号がＱ０
端子に出力されるが、次のフレームクロックが入力され
るたときにもＣＥ端子に入力があるとＱ．端子に出力が
送出されて保持されるｅＱ＋端子の出力は図示省略され
た中央制御装置に送られ、通話路障害が検出されたこと
を知らせる。中央制御装置がこれを確認し、処理を終了
してリセット信号を送ると該リセット信号はフリップ・
フロップ回路２９のＲ端子に人力され、該フリンブ・フ
ロソブ回路２９はリセットされる。

第４図は以上説明した第３図の試験パターン照合回路に
おける主要部分の波形図である。第４図においては第３
図のシフトレジスタ２５のＤ端子に試験パターンとして
ＡＡ，５５，ＡＡとデータが入力されたあと、ＡＡでも
５５でもないデータＸＸが人力されたときの主要部分の
波形を示しており、第４図中の■〜■は第３図中の同一
記号部分を示す。第４図に示す如く、シフトレジスタ２
５のＱ．−Ｑ．の出力は比較回路２６及び２７に同時に
入力されるが、比較回路２６は常に試験パターンのＡＡ
と、また比較回路２７は常に試験パターンの５５と比較
するため、何れか一方の比較回路がＯＫ、他方がＮＯを
それぞれのＱ端子より出力する。しかし、ＸＸが入力さ
れたときは両比較回路ともＮＯを出力するのでＡＮＤ回
路２９を経てフリップ・フロップ回路２９のＣＥ端子に
入力され、ＣＫ端子にフレームクロックが人力されたと
きにＱ０端子より出力を送出する。第４図においてはこ
のＱ０端子の出力は使用しない。次のフレームクロック
が入力されたときに再びＣＥ端子に入力があるとＱ１端
子に出力が送出され、これをエラー表示用の出力として
使用する。

なお、以上においては２フレームに亘って試験パターン
の照合結果が不一致となった場合に障害検出情報を送出
しているが、１フレームまたは３フレーム以上の不一致
検出で障害検出情報を送出するようにしても本発明の効
果は損なわれない。

また、以上においては、１次及び２次の時間スイッチと
空間スイッチからなるいわゆるＴ−Ｓ−Ｔの通話路につ
いて説明したが、本発明は通話路が時間スイッチのみか
らなる場合、時間スイッチが更に多段となる場合、或い
はＳ−Ｔ−Ｓの構或となる場合など、種々の通話路構或
に対して適用可能であり、本発明からこれらを排除する
ものではない。

〔発明の効果〕

以上説明したように、本発明によれば、時分割通話路に
パリティ・ビットを付加せず、かつ、試験を特定の通話
路に限定することなく、人ハイウェイより接続要求があ
る都度、接続しようとする通話路を接続に先立って試験
を行なうことにより障害を事前に検出することが可能と
なるため、かかる時分割通話路の経済性の向上及び障害
検出力の向上に資するところが大きい。

【図面の簡単な説明】

第１図は本発明の原理説明図、第２図は本発明の実施例
構戊及び動作説明図、第３図は第２図の試験パターン発
生回路及び試験パターン照合回路の構或図、第４図は第
３図の試験パターン照合回路の波形図、第５図は従来方
式の構或図である。 図中、 １　・一・・−・一・−・一時分割通話路ｌａ、１ｂ−
一一・・・時間スイッチ １ｅ　　−・−・−一−一一一空間スイッチ１ｄ、１ｅ
・−一一一一通話路制御メモリ２　・−一−−−一−−
−〜−・・・中央制御装置２ａ　・−・・−・・−・一
通話路設定部３　・・・・・一・−・一　人ハイウェイ
４−・−・−・・−・一・一出ハイウェイ５　・・−・
一・・一・・試験パターン発生回路６−一一−一・・一
・−・一・・試験パターン人力手段７−・−・・・一−
一−一一試験パターン通話路設定手段８　−一−−−一
・・−一一−−一−一試験パターン抽出手段９　・一・
・・一・・−・試験パターン照合回路１０　・−一一−
−・・・一一−一−−一試験パターン照合結果処理手段 である。

Claims (1)

1. 【特許請求の範囲】 入ハイウェイ（３）と出ハイウェイ（４）のタイムスロ
   ットを交換接続する複数の時間スイッチ（１ａ、１ｂ）
   及び空間スイッチ（１ｃ）と、時間スイッチごとに設け
   て該時間スイッチの書込み／読出しを制御する通話路制
   御メモリ（１ｄ、１ｅ）からなる時分割通話路（１）と
   、該時分割通話路を制御する中央制御装置（２）を有す
   るディジタル交換機において、前記時分割通話路を通過
   せしめる試験パターンを発生する試験パターン発生回路
   （５）と、該試験パターン発生回路により発生された試
   験パターンを前記入ハイウェイの空きタイムスロットに
   重畳せしめる試験パターン入力手段（６）と、前記中央
   制御装置内の通話路設定部（２ａ）において、該通話路
   設定部が入ハイウェイより接続要求のあったタイムスロ
   ットの通話路を決定したとき、該タイムスロットの接続
   処理に先立って前記試験パターンが重畳されている空き
   タイムスロットを接続要求のあったタイムスロットを通
   過せしめる通話路と同一通話路を通過せしめるように時
   間スイッチに対応する前記通話路制御メモリにそれぞれ
   通話路のアドレスを記憶せしめる試験パターン通話路設
   定手段（７）と、 前記試験パターン通話路設定手段及び通話路制御メモリ
   の制御により空きタイムスロットに重畳されて時分割通
   話路を通過した前記試験パターンを出ハイウェイにおい
   て抽出する試験パターン抽出手段（８）と、 該試験パターン抽出手段において抽出された試験パター
   ンを予め記憶している試験パターンと照合し、照合結果
   を前記中央制御装置に出力する試験パターン照合回路（
   ９）と、 前記中央制御装置内において、前記試験パターン照合回
   路より照合結果不一致の情報を受信したときに試験パタ
   ーンを通過せしめた通話路アドレスを障害通話路情報と
   して処理するとともに、前記接続要求のあったタイムス
   ロットの通話路を変更せしめるよう通話路設定部に情報
   を送出する試験パターン照合結果処理手段（１０）とを
   備え、入ハイウェイより接続要求がある都度、接続する
   通話路に試験パターンを通過せしめて障害を検出するこ
   とを特徴とする時分割通話路の障害検出方式。