KR20010089916A - 듀얼포트램의 포트 시험장치 및 시험방법 - Google Patents

듀얼포트램의 포트 시험장치 및 시험방법 Download PDF

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Abstract

본 발명은 프로세서와의 통신을 위해 사용되는 DPRAM의 포트중 프로세서와 직접 연결되어 있지 않은 DPRAM의 포트에 대한 리드/라이트를 시험함으로써 DPRAM을 사용하는 시스템의 신뢰도를 높일 수 있도록 한 DPRAM의 포트 시험장치 및 시험방법에 관한 것으로, 프로세서의 제어에 따라 DPRAM의 포트를 시험하기 위한 각종 데이터를 설정하는 레지스터부와, 상기 레지스터부에 설정된 데이터를 이용하여 어드레스 및 제어신호를 생성하는 어드레스 및 제어신호 생성부와, 상기 레지스터부에 설정된 데이터를 이용하여 라이트 시험에 필요한 시험 데이터를 생성하는 시험 데이터 생성부로 구성되어, FPGA에 연결된 DPRAM의 포트를 시험하기 위한 포트 시험 기능을 수행하는 FPGA와, 상기 FPGA의 포트 시험 기능 수행을 제어하는 프로세서와, 상기 FPGA의 포트 시험 기능 수행시 필요한 데이터를 저장하는 DPRAM으로 구성되는 것을 특징으로 한다.

Description

듀얼포트램의 포트 시험장치 및 시험방법 {DPRAM PORT TEST APPARATUS AND METHOD}
본 발명은 듀얼포트램(Dual Port RAM ; 이하, 'DPRAM'이라 칭함)의 포트 시험장치 및 시험방법에 관한 것으로, 특히 프로세서(Processor)와 직접 연결되어 있지 않은 DPRAM의 포트를 시험할 수 있도록 한 DPRAM의 포트 시험장치 및 시험방법에 관한 것이다.
도 1은 종래 DPRAM의 포트를 시험하기 위한 블록 구성도로서, IMT(International Mobile Telecommunication)-2000 시스템의 기지국에서 역방향 링크에 대한 채널 디코딩 기능을 수행하는 모듈중 실제 채널 디코딩 기능을 수행하는 FPGA(Field Programmable Gate Array)(또는 EPLD(Electrical Programmable Logic Device))(1)와, 상기 FPGA(1)의 채널 디코딩 기능 수행을 제어하는 프로세서(2)와, 상기 FPGA(1)에서 디코딩된 데이터 또는 상기 FPGA(1)에서 디코딩할 데이터를 상기 프로세서(2)의 제어에 따라 저장하는 DPRAM(3)으로 구성된다.
상기와 같이 DPRAM(3)은 IMT-2000 시스템의 기지국내 채널 디코딩 모듈에서 프로세서(2)와의 통신을 위해 사용되는데, 이때 DPRAM(3)은 한쪽 포트만이 프로세서(2)에 연결되어 있다.
상기 프로세서(2)와 DPRAM(3)은 어드레스(Address) 및 제어신호, 데이터가 모두 연결되어 있어 프로세서(2)에서 지원하는 타이밍과 DPRAM(3)의 타이밍이 맞으면 DPRAM(3)의 리드/라이트(Read/Write) 동작을 정상적으로 수행하게 되고, 프로그램을 이용하여 DPRAM(3)의 모든 영역에 대해 시험이 가능하게 된다.
한편, 상기 프로세서(2)에서 DPRAM(3)의 포트를 시험할 경우에는 프로세서(2)에 직접 연결된 한쪽 포트에 대해서만 포트의 정상 여부에 대한 시험을 수행하였다.
즉, 종래에는 DPRAM(3)의 양쪽 포트중 프로세서(2)에 직접 연결되어 있는DPRAM(3)의 포트만을 시험할 수 있었을 뿐, FPGA(1)에 연결된 DPRAM(3)의 다른 쪽 포트를 시험할 수 있는 방법이 없어, DPRAM(3)의 다른 쪽 포트에 이상이 있는 경우 이 DPRAM(3)을 사용함으로 인하여 시스템의 전체 동작에 악영향을 미치게 되는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 그 목적은 프로세서와의 통신을 위해 사용되는 DPRAM의 포트중 프로세서와 직접 연결되어 있지 않은 DPRAM의 포트에 대한 리드/라이트를 시험함으로써 DPRAM을 사용하는 시스템의 신뢰도를 높일 수 있도록 한 DPRAM의 포트 시험장치 및 시험방법을 제공하는 데에 있다.
도 1은 종래 듀얼포트램의 포트를 시험하기 위한 블록 구성도,
도 2는 본 발명에 의한 듀얼포트램의 포트 시험장치의 블록 구성도,
도 3은 본 발명에 의한 듀얼포트램의 포트 시험방법을 보인 동작 흐름도.
<도면의 주요부분에 대한 부호의 설명>
10 : FPGA 11 : 레지스터부
11-1 : 시험모드 및 메모리 선택 레지스터
11-2 : 시험영역 및 데이터 선택 레지스터
11-3 : 데이터 리드 레지스터 12 : 어드레스 및 제어신호 생성부
13 : 시험 데이터 생성부 20 : 프로세서
30 : DPRAM
이러한 목적을 달성하기 위한 본 발명의 DPRAM의 포트 시험장치는, 프로세서의 제어에 따라 DPRAM의 포트를 시험하기 위한 각종 데이터를 설정하는 레지스터부와, 상기 레지스터부에 설정된 데이터를 이용하여 어드레스 및 제어신호를 생성하는 어드레스 및 제어신호 생성부와, 상기 레지스터부에 설정된 데이터를 이용하여 라이트 시험에 필요한 시험 데이터를 생성하는 시험 데이터 생성부로 구성되어, FPGA에 연결된 DPRAM의 포트를 시험하기 위한 포트 시험 기능을 수행하는 FPGA와, 상기 FPGA의 포트 시험 기능 수행을 제어하는 프로세서와, 상기 FPGA의 포트 시험 기능 수행시 필요한 데이터를 저장하는 DPRAM으로 구성되는 것을 특징으로 한다.
본 발명의 DPRAM의 포트 시험방법은, 프로세서에서 DPRAM 포트의 리드 또는라이트를 시험할 것인지 선택하는 포트 리드/라이트 선택 단계와, 상기 포트 리드/라이트 선택 단계에서 DPRAM 포트의 리드 시험을 선택한 경우라면 프로세서가 시험 데이터를 DPRAM에 라이트하고, 어드레스 및 제어신호를 FPGA의 레지스터부로 출력하여 시험모드 및 메모리 선택 레지스터와 시험영역 및 데이터 선택 레지스터에 시험모드 및 시험영역 설정과 DPRAM 포트의 리드 시험 선택 및 DPRAM 선택을 위한 데이터를 설정하는 시험 데이터 라이트 및 레지스터 설정 단계와, 상기 시험 데이터 라이트 및 레지스터 설정 단계에서 레지스터에 설정된 데이터를 이용하여 어드레스 및 제어신호를 생성하고, 이 생성된 어드레스 및 제어신호를 통해 DPRAM에 라이트된 시험 데이터를 리드하여 FPGA내 메모리에 저장하는 제어신호 생성 및 시험 데이터 저장 단계와, 상기 제어신호 생성 및 시험 데이터 저장 단계 수행 후, 프로세서가 상기 시험 데이터 라이트 및 레지스터 설정 단계에서 DPRAM에 라이트한 시험 데이터를 리드하고, 상기 제어신호 생성 및 시험 데이터 저장 단계에서 FPGA내 메모리에 저장된 시험 데이터를 리드하여 비교함으로써 시험 데이터의 일치 여부에 따라 DPRAM 포트의 리드 시험 결과를 확인하는 시험 데이터 비교 및 시험 결과 확인 단계와, 상기 포트 리드/라이트 선택 단계에서 DPRAM 포트의 라이트 시험을 선택한 경우라면 프로세서에서 시험 데이터가 DPRAM에 라이트되도록 어드레스 및 제어신호를 FPGA의 레지스터부로 출력하여 시험모드 및 메모리 선택 레지스터와 시험영역 및 데이터 선택 레지스터에 시험모드 및 시험영역 설정과 DPRAM 포트의 라이트 시험 선택 및 DPRAM 선택을 위한 데이터를 설정하는 레지스터 설정 단계와, 상기 레지스터 설정 단계에서 레지스터에 설정된 데이터를 이용하여 어드레스 및 제어신호와 시험 데이터를 생성하고, 이 생성된 어드레스 및 제어신호를 통해 상기 생성된 시험 데이터를 해당 DPRAM에 라이트하는 시험 데이터 생성 및 라이트 단계와, 상기 시험 데이터 생성 및 라이트 단계 수행 후에 프로세서에서 DPRAM에 라이트된 시험 데이터를 리드하여 시험 데이터가 DPRAM에 정상적으로 라이트되었는지 DPRAM 포트의 라이트 시험 결과를 확인하는 시험 데이터 리드 및 시험 결과 확인 단계로 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 DPRAM의 포트 시험장치 및 시험방법을 상세히 설명한다.
도 2는 본 발명에 의한 DPRAM의 포트 시험장치의 블록 구성도로서, 프로세서(20)에 연결되어 있지 않고 FPGA(10)에 연결된 DPRAM(30)의 포트를 시험하기 위한 포트 시험 기능을 수행하는 FPGA(또는 EPLD)(10)와, 상기 FPGA(10)의 포트 시험 기능 수행을 제어하는 프로세서(20)와, 상기 FPGA(10)의 포트 시험 기능 수행시 필요한 데이터를 저장하는 DPRAM(30)으로 구성된다.
상기 FPGA(10)는 상기 프로세서(20)의 제어에 따라 DPRAM(30)의 포트를 시험하기 위한 각종 데이터를 설정하는 레지스터부(11)와, 상기 레지스터부(11)에 설정된 데이터를 이용하여 어드레스 및 제어신호를 생성하는 어드레스 및 제어신호 생성부(12)와, 상기 레지스터부(11)에 설정된 데이터를 이용하여 라이트 시험에 필요한 시험 데이터를 생성하는 시험 데이터 생성부(13)로 구성된다.
상기 레지스터부(11)는 시험모드 및 메모리 선택 레지스터(11-1)와, 시험영역 및 데이터 선택 레지스터(11-2)와, 데이터 리드 레지스터(11-3)로 구성된다.
상기 시험모드 및 메모리 선택 레지스터(11-1)는 상기 프로세서(20)에서 출력되는 어드레스 및 제어신호에 따라 현재 FPGA(10)의 모드를 시험모드로 설정하고, DPRAM(30) 포트의 리드를 시험할 것인지 라이트를 시험할 것인지 선택하며, 여러 개의 DPRAM중 포트 시험을 위한 하나의 DPRAM(30)을 선택하기 위한 데이터를 설정한다.
상기 시험영역 및 데이터 선택 레지스터(11-2)는 상기 프로세서(20)에서 출력되는 어드레스 및 제어신호에 따라 포트 시험을 위한 DPRAM(30)의 시험영역을 설정하고, 포트 시험을 위해 DPRAM(30)에 라이트하기 위한 시험 데이터를 고정 데이터로 할 것인지 순차적 데이터로 할 것인지 선택하기 위한 데이터를 설정한다.
상기 데이터 리드 레지스터(11-3)는 DPRAM(30) 포트의 리드를 시험할 경우 FPGA(10)내 메모리(도시하지 않음)에 저장된 시험 데이터를 상기 프로세서(20)가 리드하거나 DPRAM(30) 포트의 라이트를 시험할 경우 DPRAM(30)에 라이트된 시험 데이터를 상기 프로세서(20)가 리드하기 위한 데이터를 설정한다.
본 발명에 의한 DPRAM의 포트 시험방법을 도 3의 동작 흐름도를 참고하여 설명하면 다음과 같다.
먼저, 초기상태(S1)에서 포트 리드/라이트 선택 단계(S2)로 진행하여, 프로세서(20)에서 DPRAM(30) 포트의 리드를 시험할 것인지 아니면 DPRAM(30) 포트의 라이트를 시험할 것인지를 선택한다.
상기 포트 리드/라이트 선택 단계(S2) 후에 시험 데이터 라이트 및 레지스터 설정 단계(S3)로 진행하여, 상기 단계(S2)에서 DPRAM(30) 포트의 리드 시험을 선택한 경우라면 DPRAM(30) 포트의 리드를 시험하기 위한 시험 데이터를 DPRAM(30)의 모든 영역에 라이트하고, 시험모드 및 DPRAM(30)의 시험영역 설정과 DPRAM(30) 포트의 리드 시험 선택 및 DPRAM(30) 선택을 위한 데이터를 레지스터에 설정한다.
즉, 프로세서(20)에서는 DPRAM(30) 포트의 리드를 시험하기 위한 시험 데이터를 DPRAM(30)의 모든 영역에 라이트하고, 어드레스 및 제어신호를 FPGA(10)의 레지스터부(11)로 출력하여 레지스터부(11)내 시험모드 및 메모리 선택 레지스터(11-1)의 데이터를 현재 FPGA(10)의 모드가 시험모드이고, DPRAM(30) 포트의 리드를 시험할 것이며, 여러 개의 DPRAM중 포트 시험을 위한 하나의 DPRAM(30)을 나타내도록 설정한다.
또한, 프로세서(20)에서는 어드레스 및 제어신호를 FPGA(10)의 레지스터부(11)로 출력하여 시험영역 및 데이터 선택 레지스터(11-2)의 데이터를 포트 시험을 위한 DPRAM(30)의 시험영역을 나타내도록 설정한다.
상기 시험 데이터 라이트 및 레지스터 설정 단계(S3) 후에 어드레스 및 제어신호 생성 단계(S4)로 진행하여, 상기 단계(S3)에서 레지스터부(11)내 시험모드 및 메모리 선택 레지스터(11-1)와 시험영역 및 데이터 선택 레지스터(11-2)에 설정된 데이터를 이용하여 상기 시험 데이터 라이트 및 레지스터 설정 단계(S3)에서 DPRAM(30)에 라이트된 시험 데이터를 리드하기 위한 어드레스 및 제어신호를 생성한다.
즉, FPGA(10)내 어드레스 및 제어신호 생성부(12)에서는 상기 단계(S3)에서 레지스터부(11)내 시험모드 및 메모리 선택 레지스터(11-1)와 시험영역 및 데이터선택 레지스터(11-2)에 설정된 데이터를 이용하여 상기 시험 데이터 라이트 및 레지스터 설정 단계(S3)에서 프로세서(20)에 의해 해당 DPRAM(30)에 라이트된 시험 데이터를 리드하기 위한 어드레스 및 제어신호를 생성한다.
상기 어드레스 및 제어신호 생성 단계(S4)에서 시험 데이터 리드 및 저장 단계(S5)로 진행하여, 상기 단계(S4)에서 생성된 어드레스 및 제어신호를 DPRAM(30)에 인가하여 DPRAM(30)에 라이트된 시험 데이터를 리드하고, 이 리드한 시험 데이터를 FPGA(10)내 메모리에 저장한다.
즉, FPGA(10)내 어드레스 및 제어신호 생성부(12)에서는 상기 단계(S4)에서 생성된 어드레스 및 제어신호를 DPRAM(30)에 인가하여 DPRAM(30)에 라이트된 시험 데이터를 리드하고, 이 리드한 시험 데이터를 FPGA(10)내 메모리에 저장한다.
상기 시험 데이터 리드 및 저장 단계(S5) 후에 시험 데이터 리드 및 비교 단계(S6)로 진행하여, DPRAM(30)에 라이트된 시험 데이터를 리드하고, 레지스터에 설정된 데이터에 따라 발생되는 인터럽트를 통해 FPGA(10)내 메모리에 저장된 시험 데이터를 리드하여, 상기 리드한 각각의 시험 데이터를 비교한다.
즉, 프로세서(20)에서는 DPRAM(30)에 라이트된 시험 데이터중 시험영역에 해당하는 시험 데이터를 리드하고, FPGA(10)내 메모리에 저장된 시험 데이터를 리드한다.
이때, 프로세서(20)가 FPGA(10)내 메모리에 저장된 시험 데이터를 리드하도록 프로세서(20)의 어드레스 및 제어신호에 따라 FPGA(10)의 레지스터부(11)내 데이터 리드 레지스터(11-3)에 데이터를 설정하고, 이 데이터 리드 레지스터(11-3)에설정된 데이터를 통해 프로세서(20)로 인터럽트를 발생함으로써 상기 프로세서(20)가 FPGA(10)내 메모리에 저장된 시험 데이터를 리드하게 된다.
이어, 프로세서(20)에서는 상기 리드한 각각의 시험 데이터가 서로 일치하는지 아니면 불일치하는지를 비교한다.
상기 시험 데이터 리드 및 비교 단계(S6) 후에 시험 결과 확인 단계(S7)로 진행하여, 상기 단계(S6)의 비교 결과 각각의 시험 데이터가 서로 일치할 경우에는 데이터 리드 동작을 수행하는 DPRAM(30) 포트가 정상이고, 이에 반해 각각의 시험 데이터가 불일치할 경우에는 상기 DPRAM(30)의 포트에 이상이 있어 비정상이라는 시험 결과를 각각 확인한다.
즉, 프로세서(20)에서는 상기 단계(S6)의 비교 결과 각각의 시험 데이터가 서로 일치할 경우에는 프로세서(20)에 연결되지 않고 FPGA(10)에 연결된 DPRAM(30) 포트가 정상이고, 이에 반해 각각의 시험 데이터가 불일치할 경우에는 상기 DPRAM(30)의 포트에 이상이 있어 비정상이라는 시험 결과를 각각 확인한다.
한편, 상기 포트 리드/라이트 선택 단계(S2) 후에 레지스터 설정 단계(S8)로 진행하여, 상기 단계(S2)에서 DPRAM(30) 포트의 라이트 시험을 선택한 경우라면 DPRAM(30) 포트의 라이트를 시험하기 위한 시험 데이터가 DPRAM(30)에 라이트되도록 시험모드 및 DPRAM(30)의 시험영역 설정과 DPRAM(30) 포트의 라이트 시험 선택 및 DPRAM(30) 선택을 위한 데이터를 레지스터에 설정한다.
즉, 프로세서(20)에서는 DPRAM(30) 포트의 라이트를 시험하기 위한 시험 데이터가 DPRAM(30)의 시험영역에 라이트되도록 어드레스 및 제어신호를 FPGA(10)의레지스터부(11)로 출력하여 레지스터부(11)내 시험모드 및 메모리 선택 레지스터(11-1)의 데이터를 현재 FPGA(10)의 모드가 시험모드이고, DPRAM(30) 포트의 라이트를 시험할 것이며, 여러 개의 DPRAM중 포트 시험을 위한 하나의 DPRAM(30)을 나타내도록 설정한다.
또한, 프로세서(20)에서는 어드레스 및 제어신호를 FPGA(10)의 레지스터부(11)로 출력하여 시험영역 및 데이터 선택 레지스터(11-2)의 데이터를 포트 시험을 위한 DPRAM(30)의 시험영역을 나타내고, DPRAM(30)에 라이트하기 위한 시험 데이터를 고정 데이터 또는 순차적 데이터로 할 것인지 그 선택 결과를 나타내도록 설정한다.
상기 레지스터 설정 단계(S8) 후에 어드레스 및 제어신호 생성 단계(S9)로 진행하여, 상기 단계(S8)에서 레지스터부(11)내 시험모드 및 메모리 선택 레지스터(11-1)와 시험영역 및 데이터 선택 레지스터(11-2)에 설정된 데이터를 이용하여 DPRAM(30)에 시험 데이터를 라이트하기 위한 어드레스 및 제어신호를 생성한다.
즉, FPGA(10)내 어드레스 및 제어신호 생성부(12)에서는 상기 단계(S8)에서 레지스터부(11)내 시험모드 및 메모리 선택 레지스터(11-1)와 시험영역 및 데이터 선택 레지스터(11-2)에 설정된 데이터를 이용하여 해당 DPRAM(30)의 시험영역에 시험 데이터를 라이트하기 위한 어드레스 및 제어신호를 생성한다.
상기 어드레스 및 제어신호 생성 단계(S9)에서 시험 데이터 생성 및 라이트 단계(S10)로 진행하여, DPRAM(30)에 라이트하기 위한 시험 데이터를 생성하고, 상기 단계(S10)에서 생성된 어드레스 및 제어신호를 DPRAM(30)에 인가하여 상기 생성된 시험 데이터를 DPRAM(30)에 라이트한다.
즉, FPGA(10)내 시험 데이터 생성부(13)에서는 해당 DPRAM(30)의 시험영역에 라이트하기 위한 시험 데이터, 즉 제어 데이터를 생성하고, 상기 단계(S10)에서 생성된 어드레스 및 제어신호를 DPRAM(30)에 인가하여 상기 생성된 시험 데이터를 해당 DPRAM(30)의 시험영역에 라이트한다.
상기 시험 데이터 생성 및 라이트 단계(S10) 후에 시험 데이터 리드 및 시험 결과 확인 단계(S11)로 진행하여, 프로세서(20)에서 레지스터에 설정된 데이터에 따라 발생되는 인터럽트를 통해 DPRAM(30)에 라이트된 시험 데이터를 리드하여 프로세서(20)에서 의도한대로 시험 데이터가 정상적으로 라이트되었는지 시험 결과를 확인한다.
이때, 프로세서(20)가 DPRAM(30)의 시험영역에 라이트된 시험 데이터를 리드하도록 프로세서(20)의 어드레스 및 제어신호에 따라 FPGA(10)의 레지스터부(11)내 데이터 리드 레지스터(11-3)에 데이터를 설정하고, 이 데이터 리드 레지스터(11-3)에 설정된 데이터를 통해 프로세서(20)로 인터럽트를 발생함으로써 상기 프로세서(20)가 DPRAM(30)의 시험영역에 라이트된 시험 데이터를 리드하게 된다.
그리고, 프로세서(20)에서는 DPRAM(30)의 시험영역에 시험 데이터가 정상적으로 라이트되었으면 프로세서(20)에 연결되지 않고 FPGA(10)에 연결되어 데이터 라이트 동작을 수행하는 DPRAM(30) 포트가 정상이고, 이에 반해 시험 데이터가 정상적으로 라이트되지 않았으면 상기 DPRAM(30)의 포트에 이상이 있어 비정상이라는시험 결과를 각각 확인한다.
이상, 상기 설명에서와 같이 본 발명은, FPGA 또는 EPLD 내부에 DPRAM 포트 시험을 위한 각종 데이터를 설정하는 레지스터를 구비하여 프로세서와의 통신을 위해 사용되는 DPRAM의 포트중 프로세서와 직접 연결되어 있지 않은 DPRAM의 포트에 대한 리드/라이트를 시험함으로써 시스템의 검증을 용이하게 수행할 수 있어 시스템의 신뢰도를 높일 수 있게 되는 효과가 있다.

Claims (5)

  1. 프로세서의 제어에 따라 DPRAM의 포트를 시험하기 위한 각종 데이터를 설정하는 레지스터부와, 상기 레지스터부에 설정된 데이터를 이용하여 어드레스 및 제어신호를 생성하는 어드레스 및 제어신호 생성부와, 상기 레지스터부에 설정된 데이터를 이용하여 라이트 시험에 필요한 시험 데이터를 생성하는 시험 데이터 생성부로 구성되어, FPGA에 연결된 DPRAM의 포트를 시험하기 위한 포트 시험 기능을 수행하는 FPGA와, 상기 FPGA의 포트 시험 기능 수행을 제어하는 프로세서와, 상기 FPGA의 포트 시험 기능 수행시 필요한 데이터를 저장하는 DPRAM으로 구성되는 것을 특징으로 하는 듀얼포트램의 포트 시험장치.
  2. 제1항에 있어서, 상기 레지스터부는 상기 프로세서에서 출력되는 어드레스 및 제어신호에 따라 현재 FPGA의 모드를 시험모드로 설정하고, DPRAM 포트의 리드를 시험할 것인지 라이트를 시험할 것인지 선택하며, 여러 개의 DPRAM중 포트 시험을 위한 하나의 DPRAM을 선택하기 위한 데이터를 설정하는 시험모드 및 메모리 선택 레지스터와, 상기 프로세서에서 출력되는 어드레스 및 제어신호에 따라 포트 시험을 위한 DPRAM의 시험영역을 설정하고, 포트 시험을 위해 DPRAM에 라이트하기 위한 시험 데이터를 고정 데이터 또는 순차적 데이터로 할 것인지 선택하기 위한 데이터를 설정하는 시험영역 및 데이터 선택 레지스터와, 상기 프로세서에서 출력되는 어드레스 및 제어신호에 따라 상기 DPRAM 포트의 리드를 시험할 경우 FPGA내 메모리에 저장된 데이터를 상기 프로세서가 리드하거나 상기 DPRAM 포트의 라이트를 시험할 경우 DPRAM에 라이트된 시험 데이터를 상기 프로세서가 리드하기 위한 데이터를 설정하는 데이터 리드 레지스터로 구성되는 것을 특징으로 하는 듀얼포트램의 포트 시험장치.
  3. 프로세서에서 DPRAM 포트의 리드 또는 라이트를 시험할 것인지 선택하는 포트 리드/라이트 선택 단계와,
    상기 포트 리드/라이트 선택 단계에서 DPRAM 포트의 리드 시험을 선택한 경우라면 프로세서가 시험 데이터를 DPRAM에 라이트하고, 어드레스 및 제어신호를 FPGA의 레지스터부로 출력하여 시험모드 및 메모리 선택 레지스터와 시험영역 및 데이터 선택 레지스터에 시험모드 및 시험영역 설정과 DPRAM 포트의 리드 시험 선택 및 DPRAM 선택을 위한 데이터를 설정하는 시험 데이터 라이트 및 레지스터 설정 단계와,
    상기 시험 데이터 라이트 및 레지스터 설정 단계에서 레지스터에 설정된 데이터를 이용하여 어드레스 및 제어신호를 생성하고, 이 생성된 어드레스 및 제어신호를 통해 DPRAM에 라이트된 시험 데이터를 리드하여 FPGA내 메모리에 저장하는 제어신호 생성 및 시험 데이터 저장 단계와,
    상기 제어신호 생성 및 시험 데이터 저장 단계 수행 후, 프로세서가 상기 시험 데이터 라이트 및 레지스터 설정 단계에서 DPRAM에 라이트된 시험 데이터를 리드하고, 상기 제어신호 생성 및 시험 데이터 저장 단계에서 FPGA내 메모리에 저장된 시험 데이터를 리드하여 비교함으로써 시험 데이터의 일치 여부에 따라 DPRAM 포트의 리드 시험 결과를 확인하는 시험 데이터 비교 및 시험 결과 확인 단계와,
    상기 포트 리드/라이트 선택 단계에서 DPRAM 포트의 라이트 시험을 선택한 경우라면 프로세서에서 시험 데이터가 DPRAM의 시험영역에 라이트되도록 어드레스 및 제어신호를 FPGA의 레지스터부로 출력하여 시험모드 및 메모리 선택 레지스터와 시험영역 및 데이터 선택 레지스터에 시험모드 및 시험영역 설정과 DPRAM 포트의 라이트 시험 선택 및 DPRAM 선택을 위한 데이터를 설정하는 레지스터 설정 단계와,
    상기 레지스터 설정 단계에서 레지스터에 설정된 데이터를 이용하여 어드레스 및 제어신호와 시험 데이터를 생성하고, 이 생성된 어드레스 및 제어신호를 통해 상기 생성된 시험 데이터를 DPRAM에 라이트하는 시험 데이터 생성 및 라이트 단계와,
    상기 시험 데이터 생성 및 라이트 단계 수행 후에 프로세서에서 DPRAM에 라이트된 시험 데이터를 리드하여 시험 데이터가 DPRAM에 정상적으로 라이트되었는지 DPRAM 포트의 라이트 시험 결과를 확인하는 시험 데이터 리드 및 시험 결과 확인 단계로 이루어지는 것을 특징으로 하는 듀얼포트램의 포트 시험방법.
  4. 제3항에 있어서, 상기 시험 데이터 비교 및 시험 결과 확인 단계에서 프로세서가 어드레스 및 제어신호에 따라 레지스터부내 데이터 리드 레지스터에 설정된 데이터를 통해 발생되는 인터럽트를 수신함으로써 FPGA내 메모리에 저장된 시험 데이터를 리드하는 것을 특징으로 하는 듀얼포트램의 포트 시험방법.
  5. 제3항에 있어서, 상기 시험 데이터 리드 및 시험 결과 확인 단계에서 프로세서가 어드레스 및 제어신호에 따라 레지스터부내 데이터 리드 레지스터에 설정된 데이터를 통해 발생되는 인터럽트를 수신함으로써 DPRAM에 라이트된 시험 데이터를 리드하는 것을 특징으로 하는 듀얼포트램의 포트 시험방법.
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* Cited by examiner, † Cited by third party
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KR100807936B1 (ko) * 2005-12-23 2008-02-28 엘지노텔 주식회사 듀얼 프로세서 보드의 메모리 영역 시험을 수반하는 부팅방법
KR100973040B1 (ko) * 2009-07-31 2010-07-29 엘아이지넥스원 주식회사 듀얼포트램의 포트 시험 장치 및 그 방법
CN118034614A (zh) * 2024-04-11 2024-05-14 西安智多晶微电子有限公司 一种fpga片上非易失性存储器的读写方法及装置

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