JPS62164354A - 加入者系模擬装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 ディジタルデータ通信におけるディジタル加入者系を模
擬する加入者系模擬装置において、交換機側から加入者
線端局装置をみたときと同等の遅延をもち、情報メツセ
ージの信号を表す情報ビットはそのまま折り返し、制御
ビットは任意に値を変えて折り返すことにより、このデ
ィジタル加入者系を試験する局内回線終端装置試験アダ
プタの総合試験等を確実に行うものである。

〔産業上の利用分野〕

本発明は以下に示すディジタル加入者系の試験を行う局
内回線終端装置試験アダプタ（以下ＯＣＥ試験アダプタ
と称する）の試験に使用される加入者系模擬装置の改良
に関するものである。

第３図はディジタル加入者系を示すブロック図である。

第４図はＯＣＥ試験アダプタを用いてディジタル加入者
系の各装置、又は機器の試験をする場合に使用される信
号と伝送路の一例としての４Ｍｂ／ｓハイウェイのタイ
ムスロット図である。

第５図はＯＣＲ試験アダプタによりディジタル加入者系
の、ある装置、又は機器の試験を行う場合の試験用シス
テムのブロック図である。

第３図に示すようにディジタル加入者系は、ディジタル
交換機（以下ＤＳＳと称する）２′に、４Ｍｂ／ｓハイ
ウェイ下りの回線７、及び４Ｍｂ／ｓハイウェイ上りの
回線８を介して、加入者線端局装置（以下ＳＬＴと称す
る）３、ディジタル加入者線、データ回線終端装置（以
下ＤＣＥと称する）５、及び宅内機器（以下ＤＴＥと称
する）６と順次接続される。

上記５ＬＴ３はディジタル加入者線を局側で終端すると
ともに、ＤＣＥ５へ定電流による遠方給電を行う機能を
有する。また、５ＬＴ３は発着呼毎に１）ＣＨ５を起動
するための制御機能を有し、このための局内回線終端装
置（以下ＯＣＲと称する）４、及び多重変換装置く以下
ＭＵＸ、及びＤＭＵＸと称する）などから成る。

上記ＤＣＥ５は上記ＤＴＥ６をディジタル加入者線に接
続するためのインタフェース装置である。

上記各装置、及び機器の試験を行うためにＯＣＥ試験ア
ダプタが使用されるが、ＯＣＥ試験アダプタが故障した
とき上記ディジタル加入者系を模擬した加入者系模擬装
置を用いて故障箇所を発見する。

ディジタルデータ通信においては、情報メツセージの信
号や、加入者系の装置を試験するときの制御信号をある
特定のビットパターンで囲まれたブロックを単位として
、送受信を行うが、このブロックをフレームという。

第４図において、（ａ）は第５図に示すＯＣＥ試験アダ
プタ２から４Ｍｂ／ｓハイウェイ下りの回線７を介して
、加入者系のある装置へ送られる２（ｆｌｉｔの信号Ｂ
ＤＨＷＩＯ，ＢＤＨＷＩＩ　（以下下りの信号と称する
）の１フレーム内のチャネルとビットの構成を示す。

上記１フレームはｎ個のチャネル（ＣＩｌ、　Ｃ１１２
−−−ＣＨｆｉ）　　（ｎは自然数）から成り、各チャ
ネルは情報メソセージの信号を表す情報ビン！−（Ｄ、
口１−一−Ｄ７）と制御信号を表す制御ビット（Ｃｏ。

ｃｏ、−−−ｃｏヮ）から成る。上記ＢＤＨＷｒＯの信
号の各チャネルはそれぞれ４個の偶数番号の情報ビット
と制御ビットから成り、８ＤＩＩＷ１１の信号の各チャ
ネルはそれぞれ４個の奇数番号のビットから成る。

第４図（ｂ）は加入者系のある装置から第５図に示す４
Ｍｂ／ｓハイウェイ上りの回線８を介して、ＯＣＥ試験
アダプタ２へ送り返される２個の信号ＦＤＩＩＷＩＯ，
ＦＤＨＷＩＩ　（以下上りの信号と称する）の１フレー
ム内のチャネルとビ・ノドの構成を示す。

上記１フレームは下りの信号の場合と同様に、ｎ個のチ
ャネル（ＣＩｌｌ　ＣＨ２−−−Ｃｋ）から成り、各チ
ャネルは情報メソセージの信号を表ず情報ビット（Ｄ、
　Ｄ、−−−Ｄ、）と、加入者系の試験をする装置の状
態を表す状態ピッ）　（ＳＴ、ＳＴ、−−−ＳＴヮ）か
ら成る。上記ＦＤＩＩＷＩＯの信号の各チャネルはそれ
ぞれ４個の偶数番号の情報ビットと状態ビットから成り
、Ｆ　Ｄ　ＩＩ　Ｗ■１の信号の各チャネルはそれぞれ
４個の奇数番号のビットから成る。

そして上りの信号ＦＤＨＷＩＯは、上記下りの信号ＢＤ
Ｈ旧０をある装置で折り返した結果の信号を表し、同様
に上りの信号ＦＤ１１旧１は、下りの信号ＢＤＨＷＩＩ
をある装置で折り返した結果の信号を表す。

第４図（ｃ）は上記下りの信号ＢＤＩｌ’ＷＩＯがＯＣ
Ｅ試験アダプタ２から第５図に示す４Ｍｂ／ｓハイウェ
イ下りの回線７を介して、例えば５ＬＴ３に送られ、５
ＬＴ３で折り返されて一ヒりの信号ＦＤＩＩＷｒＯとな
って第５図に示す４Ｍｂ／ｓハイウェイ上りの回線８を
介してＯＣＲ試験アダプタ２に戻されるまでに要する時
間、即ち５ＬＴ３における遅延時間がＴ久秒であること
を示す。

また、４Ｍｂ／ｓハイウェイというのは、第５図に示す
ように下りの回線７と上りの回線°８から成り、下りの
回線７はチャネル毎に情報ビットと制御ビットを持ち、
各チャネルが時分割多重化されている信号がＯＣＥ試験
アダプタ２から第５図に示す５ＬＴ３に向けて送出され
伝送される伝送路のことである。

一方、上りの回線８は、チャネル毎に情報ビットと状態
ビットを持ち、各チャネルが時分割多重化されている信
号が第５図に示すＳ　Ｌ　’ｒ　３からＯＣＲ試験アダ
プタ２に向けて送出され伝送される伝送路のことである
。

尚、ＯＣＥ試験アダプタ２は第３図に示すＤＳＳ　２’
と等価な機能、即ちディジタル加入者線のチャネルの選
択の機能、及び５ＬＴ３内の０ＣＥ４又はＤＣＥ５の装
置試験のため、情報メツセージの信号を表す情報ビット
を上記各装置のうちのどの装置、又はどの機器で折り返
すかを決める制御ビットのスイッチ（図示しない）の設
定などの機能を有する。

次に、ＯＣＥ試験アダプタ２によるディジタル加入者系
のある装置、又は機器の試験を行う場合の一例について
説明する。

第５図において、パルス発生器（これにはエラーディテ
ククの装置も含まれているので、以下ＰＧ／ＥＤと称す
る）■からあるチャネルの情報メ・７セージの信号を模
（歿した、ある範囲内の規則性を持ったランダムなＰＮ
パターン、又は“Ｉ”、“０　（ゼロ）”の信号比を任
意に変えられる方形波のパルス信号を、ＯＣＥ試験アダ
プタ２に加える。

ＯＣＥ試験アダプタ２に人力された上記パルス信号は、
ＯＣＥ試験アダプタ２によって設定されたチャネルに、
第４図に一例を示すような情報ビット（Ｄ、Ｄ、−−−
Ｄ、１）の信号として取り込まれる。

一方、制御ピント（Ｃｏ、　Ｃｏ、　−−−Ｃｏ□）の
設定スイッチ（図示しない）により、上記情報ビットの
信号をどの装置、又は機器で折り返すかの設定を行う。

このようにしてＯＣＲ試験アダプタ２において、第４図
に示すように情報ビットをり。Ｄ、−−−０７に取り込
み、制御ビット（Ｃｏ。Ｃ０Ｉ−一−Ｃ０７）を設定し
た信号は４Ｍｂ／ｓハイウェイ下りの回線７に送出され
、同回線７を介して５ＬＴ３に入力され、５ＬＴａ内の
ＤＭＵＸにより多重化信号が各チャネルに分けられ（今
の場合、前記ＰＧ／ＥＤＩによりあるチャネルの信号の
み有する）、第５図に示す５ＬＴ３内の鎖線で囲んで示
す０ＣＥ４に入力される。

ここで例えば入力した信号のうち、制御ビットの信号が
第５図の５ＬＴａ内のｎ個のチャネルに対応するｎ個の
ＯＣＥ、即ち０ＣＥ１　、ＯＣＥユ、−一〜、ＯＣＥｙ
ｒのうち、例えば０ＣＥＩ　で点線Ａで示す如く折り返
すように設定しである場合には、ＯＣＥｌ　　で入力信
号のうち、情報ビットはそのまま、制御ビットは通信の
規約で定められた一義的な値の状態ビットとして折り返
して、５ＬＴ３から４Ｍｂ／ｓハイウェイ回線上りの回
線８に送出される。

上記上りの回線８を通ってきた信号は、再びＯＣＥ試験
アダプタ２に人力され、同アダプタ２内にある状態ビッ
ト検知装置（図示しない）により折り返した装置の状態
を検知し、表示ランプ（図示しない）により第４図に示
す状態ビットを表す信号ＳＴｏ　ＳＴＩ　−−−Ｓｒ１
の内容を表示する。

これにより試験するある装置の状態を知ることが出来る
。

更に、上記ＯＣＲ，で折り返されＯＣＥ試験アダプタ２
に戻された信号は、ＰＣ／ＥＤＩに戻され、ＰＣ／ＥＤ
Ｉ内のエラーディテクタ装置（図示しない）により、上
記折り返しの動作においてビットに誤りが発生したか否
かを確かめる。

このようにして、ＯＣＲ試験アダプタ２によりディジタ
ル加入者系のある装置、又は機器の試験を行うことが出
来る。

一方、上記ＯＣＥ試験アダプタ２に故障が発生した場合
、ディジタル加入者系を模擬した加入者系模擬装置を用
いれば故障箇所の発見が容易になるが、故障箇所を確実
に発見出来ることが望ましい。

〔従来の技術〕

第６図は従来例の加入者系模擬装置を使用した、ＯＣＲ
試験アダプタの検査のための構成を示すブロック図であ
る。

第７図は従来例の加入者系模擬装置の構成を示すブロッ
ク図であり、８Ｍｆｔｚクロックを用いてＳＬＴと等価
な遅延時間を持たせた遅延回路９、クロック発生回路１
９、及び外部クロック発生回路２０より成る。

４Ｍｂ／ｓハイウェイを通る信号を制御する各種クロッ
クは、第７図における８　ＭＨｚ信号（８１’ｌｃ）、
４００ＨｚＰＭ信号（０，４ＫＦＰ）をＯＣＥ試験アダ
プタ２からクロ・ツク発生回路１９に入力することによ
り作成される。

外部クロック発生回路２０は、ＯＣＲ試験アダプタ２が
外部クロックを使うときに必要となる８ＭＩＩｚ信号（
８ＭＣ０）、４００Ｈｚ　Ｐ　Ｍ信号（０，４ＫＦＰＯ
）を発生する回路である。

次にこの加入者系ｐｊ！擬装置ＩＯを用いて、ＯＣＥ試
験アダプタ２が故障したとき、その故障箇所を発見する
方法を以下に説明する。

即ち、第６図に示すように、ＰＣ／ＥＤＩから、前記し
たあるチャネルの情報メツセージを模擬したパルス信号
を、ＯＣＥ試験アダプタ２に加える。

ＯＣＲ試験アダプタ２において、上記パルス信号は第４
図に一例を示すように情報ビットとして取り込まれる。

一方、制御ビットの設定スイッチ（図示しない）により
情報ビットを折り返す装置、又は機器を指定する。これ
ら情報ビット及び制御ビットを設定された信号は、ＯＣ
Ｒ試験アダプタ２から４Ｍｂ／ｓハイウェイ下りの回線
７を介して加入者系模擬装置１０に入力される。

第７図に示すようにＢＢＩＩＷＩＯ，ＢＢＩＩ讐■１、
ＢＤＨＷｒＯ。

ＢＤＩＩＷＩＩから成り、信号８８８讐１０．　ＩＩＢ
ＩＩＷＩＩは情報ビ・７トだけから構成され、一方、信
号ＢＤＨＷＩＯ１ＢＤＩＩＷＩＩは、第４図（ａ）に示
すように情報ビット（Ｄｏ　Ｄｌ−−Ｄ、）、及び制御
ビー／　）　（ｃｏ、ｃｏ、−ｃｏり）より構成されて
おり、加入者系模擬装置１０に入力された信号は、第７
図に示す８　ＭＨｚクロックを用いてＳＬＴと等価な遅
延時間を持たせた遅延回路９に入力される。ここで上記
情報ビット、および制御ビットはＳＬＴと等価な遅延を
もち、情報ビットはそのまま、また、制御ビットは状態
ビットとなって４Ｍｂ／ｓハイウェイ上りの回線８に送
出される。

上記４Ｍｂ／ｓハイウェイＬりの回線８を通ってきた信
号は、再びＯＣＲ試験アダプタ２に入力され同アダプタ
２内にある状態ビット検知装置（図示しない）により折
り返した装置の状態を検知し、表示ランプ（図示しない
）により第４図に示す状態ビットを表す信号５ＴｏＳＴ
Ｉ　−−−ＳＴ７の内容を表示する。

これにより、ＯＣＲ試験アダプタ２において設定した制
御ビットの値と、ＯＣＥ試験アダプタ２に戻された状態
ビットの値を対応させて比較することにより、ＯＣＥ試
験アダプタ２の制御ビットの設定箇所に故障が発生した
か否かの判定が出来る。

更に、上記加入者系模擬装置１０で遅延された信号はＯ
ＣＲ試験アダプタ２からＰＣ／ＥＤＩに戻され、ＰＧ／
ＥＤｌ内のエラーディテクタ装置（図示しない）により
上記折り返しの試験において、ＯＣＥ試験アダプタ２内
において情報ビットに娯りが発生したか否かを確かめる
ことが出来る。

このようにして、ＯＣＥ試験アダプタ２の総合試験を行
うことで、故障箇所の発見が出来る。

〔発明が解決しようとする問題点〕

しかしながら上述の加入者系模擬装置を用いた方法では
、制御ビットを一定範囲内で任意に値を変えて状態ビッ
トとして折り返すことが出来ず、即ちＯＣＥ試験アダプ
タ２の入力と出力を別々に確認するために入力と出力の
切り分けを行なわなければならないが、従来の加入者系
模擬装置ではそれが出来ないので、前記の状態ビット検
知装置（図示しない）に故障が発生した場合、その故障
箇所の発見も出来ず、更に制御ビットの設定箇所の故障
の発見も出来ないという問題点があった。

〔問題点を解決するための手段〕

Ｌ記問題点は、ディジタル交換機に接続された上記の装
置、機器のうちのある指定した装置又は機器に、情報メ
ソセージの信号を表す情報ビント及び制御信号を表す一
定の個数から成る制御ビットから成る信号を送ったとき
と同等の遅延をもち、ディジタル交換機から送られてき
た上記情報ビットは、上記指定した装置においてそのま
ま折り返し、上記信号を折り返す装置を指定する制御ビ
ットは一定の範囲内で任意に値を変えて折り返す手段を
設けた本発明の加入者系模擬装置により解決される。

〔作用〕

本発明によれば、交換機側から加入者線端局装置を見た
ときと同等の遅延を持たせ、情報メツセージの信号を表
す情報ビットはそのまま折り返し、制御ビットは一定の
範囲内で任意に値を変えて折り返すことにより、ＯＣＲ
試験アダプタ内の状態ビット検知装置の故障の発見、及
び制御ビットの設定箇所の故障の発見などＯＣＲ試験ア
ダプタの総合試験を確実に行うことが出来る。

〔実施例〕

第１図は本発明の実施例の加入者系模擬装置の構成を示
すブロック図である。

第２図は本発明の加入者系模擬装置が模擬する範囲を示
すブロック図である。

企図を通じ同一符号は同一対象物を示す。

加入者系模擬装置２１は、第２図に示すように５ＬＴ３
、ＤＣＥ５、及びＤＴＥ６からなる加入者系を模擬する
ものであり、交換機側から５ＬＴ３をみたときと同等の
機能をもつことの他に、ＯＣＥ試験アダプタ２の入力と
出力の切り分けを行うことが出来る。

従来例の加入者系模擬装置と異なる点は、ＰＭ復号化回
路１１とＰＭ符号化回路１６を設け、その間に、ＡＮＤ
ゲート１２．１２′、ＯＲゲート１３．１３−信号“１
”と“０　（ゼロ）”の出力の切り替えが可能なスイッ
チ１７、制御ビットを任意に値を切り替えて折り返すた
めの状態ビット指定スイッチ群１８、及び４ＭＩＩｚク
ロフクを用いたＯＣＲと等価な遅延回路１４．８　ＭＨ
ｚクロックを用いたＯＣＥでの遅延分を差し引いたＳＬ
Ｔと等価な遅延回路１５を設けた点にある。

次に、本発明の加入者系模擬装置２１を用いることによ
りＯＣＲ試験アダプタ２が故障した場合の故障箇所の発
見を行う方法について説明する。

まず、制御ビットがＯＣＥ試験アダプタ２から設定どお
り正しく出力されたか否かを試験する方法について説明
する。

下りの信号ＢＤＨＷＩＯ８ＢＤｌｔＷ１１は４　Ｍｂ／
ｓ　ハイウェイ下りの回線７を通ってｐＭｆｆ号化回酪
化回路１１されＰＭ復号化された後、ＡＮＤゲート１２
．１２′の入力ａ１及びＣに加えられる。ここでスイッ
チ１７をＴｌ１）ｌに設定したとき、スイッチ１７から
の信号は１”となり、この信号がＡＮＤゲート１２．１
２’の入力す及びｄに加えられる。

ＡＮＤゲート１２．１２′は入力ａ、ｂあるいはｃ、ｄ
がと４）に“ｌ”のときだけ出力が１”となる機能をも
つ。今の場合、スイッチ１７をＴＩＩＲに設定しており
入力ｂ、及びｄが“１′のため、ＡＮＤゲート１２．１
２”の出力はＰＭｆｉ号化回酪化回路入力ａ、あるいは
Ｃそのものの値となる。

上記ＡＮＤゲート１２．１２′の出力は、ＯＲゲー目３
、及び１３′の入力ｅ、及びｇに加えられる。一方、Ｏ
Ｒゲート１３、及び１３′の入力ｆ、及びｈには、状態
ビット指定スイッチ群１８から“１”、又は“０　（ゼ
ロ）”の状態ビットを指定する信号が加えられる。

ＯＲゲート１３、及び１３’は、入力ｅとｒ　（あるい
は入力ｇとｈ）の両方とも“０”の場合以外は“ｌ”の
信号を出力する。

このため、状態ビット指定スイッチ群】８をあるＳＴヒ
ツト（即ち状態ビット）について、０（ゼロ）”に設定
したとき、−上記の説明から下りの信号Ｂｕｌｌ旧０　
、ＢＤＨＷＩＩの制御ビット　（叩ちＣＯビット）はそ
のままＯＲゲート１３．１３′の出力となり、遅延回路
１４．１５、及びＰＭ符号化回路１６を介して、ヒりの
（ｒｒ号ＦＤＨＷ［０、及びＦＤＩＩＷＩＩ（７）状態
ビット（叩らＳＴビット）としてそのまま折り返される
。

このようにして、情報ビットと制御ビットは、八ＮＤ　
ゲート１２．１２′、及びＯＲゲート１３．１３′を素
通りすることになり、遅延回路１４．１５、ＰＭ符号化
回路１６を介して、上りの信号ＦＤＨＷＩＯ，ＦＤＨ旧
ｌの情報ビット及び状態ビットとしてＯＣＲ試験アダプ
タ２に戻される。

ここで、ＯＣＥ試験アダプタ２内にある状態ビット検知
装置（図示しない）に付属する状態ビット表示ランプ（
図示しない）の表示値と、ＯＣＥ試験アダプタ２内にあ
る制御ビット設定スイッチ（図示しない）の設定した値
との対応を見ることにより、制御ビットがＯＣＲ試験ア
ダプタ２から設定どおり正しく出力されたか否かを確か
めることが出来る。

ＯＣＲ試験アダプタ２にもどされた信号は、更にＰＣ／
ＥＤＩに再入力され、ＯＣＥ試験アダプタ２によって情
報ビットに誤りが生じなかったか否かを、ＰＧ／ＥＤＩ
内のエラーディテクタ（図示しない）によって確かめる
。

次に加入者系模擬装置２１からＯＣＥ試験アダプタ２に
戻された上りの信号のうち、状態ビットがＯＣＥ試験ア
ダプタ２に正しく受信されたか否かを試験する方法につ
いて説明する。

この場合、状態ビット指定スイッチ群１８をあるＳＴビ
ット（即ち状態ビット）について“１″に設定した場合
、ＣＯビット（即ち制御ビット）の値の如何にかかわら
ずそのＳＴビットは“１″として折り返される。

また、スイッチ１７をＭＡＮに設定したとき、スイッチ
１７からの信号は０　（ゼロ）”となり、“０（ゼロ）
″の信号がへＮＤゲー目２．１２’の入力ｂ１及びｄに
加えられる。したがって、ＡＮＤゲート１２．１２６出
力は、下りの信号ＢＤＨＷＩＯ１ＢＤＩＩ賀１１のｃｏ
ビットの信号入力（ａ、及びＣ）には無関係に“０（ゼ
ロ）　”となる。

このＡＮＤゲー目２．１２６出力“０”がＯＲゲート１
３．１３６人力ｅ、ｇに加えられるため、ＯＲゲート１
３．１３′の出力は、状態ビット指定スイッチ群１８の
指定どおりの値となる。したがって、−ヒりの信号ＦＤ
ＨＷｉＯ，及びＦＤＨＷＩＩのＳＴビットは指定スイッ
チ群１８の指定どおりの値となる。

尚、状態ビット指定スイッチ群１８は、チャンネル指定
スイッチ（図示しない）により画定したチャンネルのＳ
Ｔビットに関してだけその機能が働く。

このようにしてスイッチ１７、状態ビット指定スイッチ
群１Ｂにより、上りの信号ＦＤＨＷＩＯ１ＦＤＨＷＩＩ
の状態ビットが定められた後、遅延回路１４．１５によ
り、ＳＬＴと等価な遅延を情報ビット及び状態ビットに
もたせる。その後、ＰＭ符号化回路１６によりＰＭ符号
化され、上りの信号ＦＤＨＷＩＯ１ＦＤ１１何■１と・
して４Ｍｂ／ｓハイウェイ上りの回線８を介して、ＯＣ
Ｒ試験アダプタ２に戻される。

ここで、ＯＣＥ試験アダプタ２にある状態ビット検知装
置（図示しない）に付属する表示ランプ（図示しない）
により状態ビットを表示し、制御ビットとは無関係に上
記スイッチ１７、状態ビット指定スイッチ群１８により
設定した値と一致しているか否かを確かめる。

このようにして、状態ビットがＯＣＥ試験アダプタ２に
おいて市しく受信されたか否かを確かめることが出来る
。

本発明によれば、交換機側から加入者線端局装置を見た
ときと同等の遅延を持たせ、情報メツセージの信号を表
す情報ビットはそのまま折り返し、制御ビットは一定の
範囲内で任意に値を変えて折り返すこが出来るので、Ｏ
ＣＲ試験アダプタが故障したときの故障箇所の発見を確
実に、かつ効率的に行うことが出来る。

更に、交換機インタフェースをもつ他の装置の試験にも
利用でき、特に新規に製作したＯＣＥ試験アダプタの試
験、デバッグなどにも利用出来る。

また、電源回路も簡略化できる効果がある。

〔発明の効果〕

以上説明のように本発明の加入者系模擬装置を用いた試
験方法においては、特に制御ビットを一定範囲内で任意
に値を変えて状態ビットとして折り返し、一方、情報ビ
ットはＳＬＴと等価な遅延を持たせてそのまま折り返す
ことが出来、ＯＣＩシ試験アダプタの故障箇所の発見を
確実に、かつ、効率的に出来るという工業的す１果があ
る。

【図面の簡単な説明】

第１図は本発明の実施例の加入者系模擬装置の構成を示
すブロック図、 第２図は本発明の実施例の加入者系模擬装置が模擬する
範囲を示すブロック図、 第３図はディジタル加入者系を示すブロック図、第４図
は一例の４Ｍｂ／ｓハイウェイのタイムスロット図、 第５図はＯＣＥ試験アダプタによる試験システムを示す
ブロック図、 第６図は従来例の加入者系模擬装置によるＯＣＥ試験ア
ダプタの検査のための構成を 示すブロック図、 第７図は従来例の加入者系模擬装置の構成を示すブロッ
ク図である。 図において １はエラーディテクタを内蔵するパルス発生器（ＰＧ／
ＥＤ）、 ２ばＯＣＥ試験アダプタ、 ２′はディジタル交換機（ＤＳＳ）、 ３は加入者線端局装置（ＳＬ、Ｔ）、 ４は局内回線終端装置（ＯＣｌ巳）、 ５はデータ回線終端装置（Ｄ　ＣＥ）、６は宅内機器（
ＤＴＥ）、 ７は４Ｍｂ／ｓハイウェイ下りの回線、８ば４Ｍｂ／ｓ
ハイウェイ上りの回線、９はＳＬＴと等価な遅延回路、 １０は従来例の加入者系模擬装置、 １１はＰＭ復号化回路、 １２．１２′はＡＮＤ　　ゲート、 １３．１３′はＯＲゲート、 １４はＯＣＥと等価な遅延回路 １５はＯＣＥでの遅延分を差し引いたＳＬＴと等価な遅
延回路、 １６はＰＭ符号化回路、 】７ばスイッチ、 １日は状態ビット七尾スイッチ群、 １９はクロック発生回路、 ２０は外部クロック発生回路、 ２１は本発明の加入者系模擬装置 を示す。

Claims (1)

1. 【特許請求の範囲】 ディジタルデータ通信システムのディジタル交換機に接
   続された加入者線端局装置、ディジタル加入者線、デー
   タ回線終端装置、及び各種宅内機器からなるディジタル
   加入者系を模擬する加入者系模擬装置を製作するに際し
   、 ディジタル交換機に接続された上記の装置、機器のうち
   ある指定した装置又は機器に、情報メッセージの信号を
   表す情報ビットと制御信号を表す一定の個数から成る制
   御ビットから成る信号を送った場合と同等の遅延をもち
   、 ディジタル交換機から送られてきた上記情報ビットは、
   上記指定した装置においてそのまま折り返し、 上記信号を折り返す装置を指定する制御ビットは一定の
   範囲内で任意に値を変えて折り返す手段（１２、１２′
   、１３、１３′、１４、１５、１７、１８）を設けたこ
   とを特徴とする加入者系模擬装置。