JPH10336277A - フレーム生成装置 - Google Patents

Abstract

(57)【要約】 【課題】伝送装置などの被試験装置の設計検証及び品質
保証試験を行うためのフレームを生成するための装置に
関し、被試験装置をフレキシブルに試験できるように自
由度の高いフレームが生成可能な簡易な装置を安価で実
現する。 【解決手段】固定値信号発生回路又は可変値信号発生回
路の出力を装置タイミング生成回路で予め決められた順
序で選択することにより固定値又は可変値を選択して伝
送路に送出する。

Description

【発明の詳細な説明】

【発明の属する技術分野】本発明はフレーム生成装置に
関し、特に伝送装置などの被試験装置の設計検証及び品
質保証試験を行うためのフレームを生成するための装置
に関するものである。

【０００１】伝送装置には様々な種類の伝送方式があ
る。また、同じような伝送方式を採用していても、未使
用ビットを制御信号に使用するなど、その伝送装置固有
の機能を有しているものがほとんどである。

【０００２】このような伝送装置の設計検証および品質
保証試験には、伝送路上で対向する動作を保証する機能
が必要である。

【０００３】

【従来の技術】標準的な伝送方式については測定器とし
て対向する装置が提供されており、標準から外れた方式
については自分自身との対向試験という形式で検証を行
っていた。

【０００４】このような従来技術の一例として、シング
ルフレーム同期パターンとマルチフレーム同期パターン
を持つフレームを使用して同期を確立して通信を行うよ
うな伝送装置に対してフレーム同期機能の試験を行う場
合について以下に図を参照して説明する。

【０００５】図１１にはフレーム生成装置１によって生
成されたフレームを伝送路Ｌを介して被試験対象の伝送
装置２に送って試験を行う基本構成例が示されており、
フレーム生成装置１はパソコン等の制御端末３から設定
されたデータに従ってフレームを生成し、伝送路Ｌ上に
送出する。また伝送装置２はモデムテスタ等の通信端末
４に接続されているとともに、伝送装置２のフレーム同
期機能の試験を行うために必要なロジックアナライザ等
の測定器５に接続されている。

【０００６】まず、フレーム生成装置１で図１２に示す
形式のフレームを生成して伝送装置２に送信する。図示
のフレームはシングルフレームであり、２５６ビットで
構成されている。この内、８ビットを１タイムスロット
（ＴＳ）として区切り、先頭の１ＴＳが制御情報が格納
される制御部（制御ＴＳ）である。残りの３１タイムス
ロットはデータ部（データＴＳ）に割り当て、実際に通
信したい情報が格納される。

【０００７】シングルフレーム同期パターンは８ビット
の制御部の内の１ビットを割り当て常時“１”とする。
次の１ビットはマルチフレーム同期パターンに割り当
て、“01111111”の繰り返しとし、８フレームで１マル
チフレームを構成している。残りの６ビットはその他の
制御情報を格納する。

【０００８】伝送装置２は、図１３に示すようにマルチ
フレーム同期パターンを１回検出する（同図（１））
と、マルチフレーム同期を確立したと判断し（ステップ
Ｓ１）、通信端末４に対してデータを送出する。マルチ
フレーム同期パターンが検出できない（同図（２））
と、マルチフレーム同期パターンが１回違反したとし
（ステップＳ２）、その後にマルチフレーム同期パター
ンが検出できたとき（同図（３））には同期が確立した
と判定する（ステップＳ１）。

【０００９】２回連続してマルチフレーム同期パターン
が間違っているとき（同図（４））には、、マルチフレ
ーム同期が外れたと判断し（ステップＳ３）、通信端末
４に対して全ビット１のデータを送出する。

【００１０】

【発明が解決しようとする課題】しかしながら、伝送装
置２においては、マルチフレーム同期回路の試験を行う
場合、従来の試験装置ではマルチフレーム同期パターン
の送出と停止を行うことはできたが、例えばマルチフレ
ーム同期が確立した後に２マルチフレームに交互にマル
チフレーム同期パターンのビットエラーが発生した場合
に伝送装置２がどのような挙動をとるか確認するという
ような細かな制御は実施できず、専用の試験装置を組ま
ざるを得なかった。

【００１１】また、試験方法が変更されると試験装置の
回路を変更する必要があり、最初に試験装置の動作を検
証しなくてはならないという問題があった。

【００１２】また、伝走装置または伝送路用の測定器に
は、通常のフレーム送出の他にいくつかのテスト機能が
あり、フレーム内部のデータの設定ができるものがある
が、伝送路が擾乱したときの伝送装置の動作などは、条
件が複雑であり、フレーム毎の細かな制御が必要になる
ため、検証できなかった。そのため伝送装置毎に試験器
を制作して検証することも行われているが、汎用的でな
くコスト高および工数増大の要因となっていた。

【００１３】したがって本発明は、伝送装置などの被試
験装置をフレキシブルに試験できるように自由度の高い
フレームが生成可能な簡易な装置を安価で実現すること
を目的とする。

【００１４】

【課題を解決するための手段】上記の目的を達成するた
め、本発明に係るフレーム生成装置は図１に原理構成を
示すように、クロックを生成する回路１１と、該クロッ
クに基づいて装置タイミング信号を生成する回路１２
と、制御信号を発生する制御インタフェース回路１３
と、該制御信号によって設定された固定値を、該装置タ
イミング信号に基づきフレーム毎に同じ値で発生する固
定値信号発生回路１４と、該制御信号によって設定され
た可変値を、該装置タイミング信号に基づきフレーム毎
に異なる値で発生する可変値信号発生回路１５（１６）
と、該固定値及び可変値を入力し、該装置タイミング信
号によって予め決められた順序で該固定値又は可変値を
選択して伝送路に送出するセレクタ１７と、を備えたこ
とを特徴としている。

【００１５】すなわち、毎フレーム同じ値を発生する固
定値信号発生回路１４とフレーム毎に変化する値を発生
する可変値信号発生回路１５（１６）を持ち、これらの
信号発生回路の出力を装置タイミング生成回路１２で決
められている順序に従ってセレクタ１７によって選択
し、伝送路に送出することにより、任意の伝送路フレー
ムを発生することができる。

【００１６】上記の固定値信号発生回路１４の基本構成
例が、図２に示されており、メモリ回路１４２とメモリ
読出アドレスカウンタ回路１４１とで構成され、該メモ
リ回路１４２が該制御信号（アドレス）により書き込ま
れた１フレーム分のパターン（図５（５）参照）を保持
しており、該メモリ読出アドレスカウンタ回路１４１が
該装置タイミング信号としてのフレームパルス（同
（２）参照）毎にリセットされ、該フレームパルス位置
以外では常時カウントアップして該メモリ回路１４２の
内容を読み出すことを特徴としている。

【００１７】なお、該メモリ回路１４２は、該制御イン
タフェース回路１３からの制御信号してのアドレス及び
該メモリ読出アドレスカウンタ回路からのアドレスを入
力するセレクタ１４２ａと、該セレクタ１４２ａからの
アドレスにより該制御インタフェース回路１３からのデ
ータを書込／読出するメモリ１４２ｂとの組合せ回路を
用いることができる。デュアルポートＲＡＭを用いても
よい。（システムクロック（同（１）参照）はクロック
生成回路１１から供給される。制御インタフェース回路
１３以外のすべての回路はこのシステムクロックに同期
して動作する。）

【００１８】すなわち、固定値信号発生回路１４では、
セレクタ１４２ａが最初、制御インタフェース回路１３
の側に切り換えられており、制御インタフェース回路１
３からのアドレスを選択してメモリ１４２ｂに与えると
ともに、このアドレスにより、やはり制御インタフェー
ス回路１３からの１フレーム分のパターンデータを予め
格納しておく。

【００１９】このパターンデータは、例えば未使用のペ
イロード部分は全ビット１を詰める場合や、シングルフ
レーム同期パターンが必要な伝送方式を採用している場
合など、発生したいデータの形式に基づいて決定し、メ
モリ１４２ｂに書き込んでおく。

【００２０】その後、セレクタ１４２ａはメモリ読出ア
ドレスカウンタ回路１４１の側に切り換えられる。メモ
リ読出アドレスカウンタ回路であるカウンタ１４１はフ
レームパルスをロード端子ＬＤに入力することによりリ
スタートし、自走している。そのＱ出力端子からのカウ
ント値（同（３）参照）はセレクタ１４２ａを介してメ
モリ１４２ｂのアドレスとして入力され、伝送路フレー
ムの基本的な枠になる固定値、すなわち１フレーム分の
パターン（同（５）参照）を順次読み出す。

【００２１】上記の可変値信号発生回路１５（図示して
いないが回路１６も同様）の基本構成例が、図３に示さ
れており、メモリ回路１５２とメモリ読出アドレスカウ
ンタ回路１５１とで構成され、該メモリ回路１５２が該
制御信号により書き込まれた１周期分のパターンを保持
しており、該メモリ読出アドレスカウンタ回路１５１が
パターン１周期分でリセットされ、該装置タイミング信
号としての選択指示信号によって指示されたタイムスロ
ットの間だけ該メモリ読出アドレスカウンタ回路１５１
をカウントアップして該メモリの内容を読み出すことを
特徴としている。

【００２２】なお、該メモリ読出アドレスカウンタ回路
１５１は、該装置タイミング信号としての選択指示信号
であるイネーブル信号（同（６），（９）参照）がイネ
ーブル端子Ｅに与えられたときのみ動作してその出力カ
ウント値（同（７），（１０）参照）をアドレスとして
該メモリ回路１５２に与えるカウンタ１５１ａと、該カ
ウンタ１５１ａのカウント値が該パターン１周期分にな
ったことを検出してロード端子ＬＤに与えることにより
該カウンタ１５１ａをリセットするデコード回路１５１
ｂとでリングカウンタを構成している。

【００２３】また、該メモリ回路１５２は、該制御イン
タフェース回路１３からの制御信号してのアドレス及び
該メモリ読出アドレスカウンタ回路からのアドレスを入
力するセレクタ１５２ａと、該セレクタ１５２ａからの
アドレスにより該制御インタフェース回路１３からのデ
ータを書込／読出するメモリ１５２ｂとの組合せ回路を
用いることができる。デュアルポートＲＡＭを用いても
よい。

【００２４】すなわち、可変値信号発生回路１５では、
装置タイミング生成回路１２からの選択指示信号（同
（６），（９）参照）がアサートされたときにカウント
するカウンタ１５１ａのカウント値がメモリ１５２ｂの
アドレスに入力されており、伝送路フレームの基本的な
枠に上書きするイメージで挿入するフレーム毎に可変な
データをメモリ１５２ｂから取り出す。

【００２５】可変値信号発生回路１５のメモリ読出アド
レスカウンタ１５１ａの周期は、挿入したいパターンの
長さで決定する。デコード回路１５１ｂではパターンの
周期に合った値をデコードし、カウンタ１５１ａのリス
タート信号とする。

【００２６】この可変値信号発生回路１５は複数用意し
ておき、挿入したい信号に応じてデータを用意すること
が好ましい。例えば、フレームの先頭にマルチフレーム
同期パターンを挿入し、ペイロードの一部にＰＮ９パタ
ーンを挿入するような場合には、図１に示したように２
個の可変値信号発生回路１５，１６が必要になる。

【００２７】こうして、個別に生成された信号はセレク
タ１７を通して伝送路フレームに組み立てられ（同（１
２）参照）、伝送路インタフェース回路（図示せず）で
物理的な変換を行い、伝送路に送出される。

【００２８】上記の装置タイミング生成回路１２の基本
構成例が、図４に示されており、メモリ回路１２２とメ
モリ読出アドレスカウンタ回路１２１とで構成され、該
メモリ回路１２２が該制御信号により書き込まれた１フ
レーム分の選択指示信号（同（４）参照）を保持してお
り、該メモリ読出アドレスカウンタ回路１２１がフレー
ム１周期分でリセットされて該フレームパルス（同
（２）参照）を発生し、該メモリから順次読み出した該
選択指示信号を該セレクタ１７に該装置タイミング信号
として与えることを特徴としている。

【００２９】なお、該メモリ読出アドレスカウンタ回路
１２１は、出力カウント値をアドレスとして該メモリ回
路１２２に与えるカウンタ１２１ａと、該カウンタ１２
１ａのカウント値が該フレーム１周期分になったことを
検出して該カウンタ１２１ａをロード端子ＬＤに与える
ことによりリセットするデコード回路１２１ｂとでリン
グカウンタを構成している。

【００３０】また、該メモリ回路１２２は、該制御イン
タフェース回路１３からの制御信号してのアドレス及び
該メモリ読出アドレスカウンタ回路からのアドレスを入
力するセレクタ１２２ａと、該セレクタ１２２ａからの
アドレスにより該制御インタフェース回路１３からのデ
ータを書込／読出するメモリ１２２ｂとの組合せ回路を
用いることができる。デュアルポートＲＡＭを用いても
よい。

【００３１】すなわち、装置タイミング生成回路１２で
は自走するカウンタ１２１ａを持ち、１周期にあたるカ
ウント値ｎ（同（３）参照）に達するとフレームパルス
を発生する。このフレームパルスでカウンタ１２１ａを
リスタートさせて次の周期をカウントする。このように
してフレームパルスを生成して各回路に供給する。

【００３２】このカウンタ１２１ａは、装置タイミング
生成回路１２のメモリ読出アドレスカウンタとして機能
する。 カウント値はメモリ１２２ｂのアドレスとして与
えられており、選択指示信号（同（４）参照）を順次読
み出すように動作する。選択指示信号信号はセレクタ１
７に送られる。また、選択指示信号をデコード回路１２
３でデコードして可変値信号発生回路１５の選択指示信
号を生成している。

【００３３】

【発明の実施の形態】図６に本発明に係るフレーム生成
装置の具体的な実施例を示す。この実施例では、図１に
対応して２個の可変値信号発生回路１５，１６を使用し
ており、回路１４，１５，１６，１２におけるメモリ回
路１４２，１５２，１６２，１２２にはデュアルポート
（以下、ＤＰ−ＲＡＭ) を使用し、システムクロックで
動作する回路と非同期動作する制御インタフェース回路
１３との接続を行う。

【００３４】また、図４に示した装置タイミング生成回
路１２のデコード回路（ＤＥＣ）１２３は各回路１４，
１５，１６に対して別個にデコード回路１２３ａ，１２
３ｂ，１２３ｃとして設けられており、それぞれセレク
タ１７におけるバッファ回路（ゲート回路）１７ａ，１
７ｂ，１７ｃを開閉するためのオン／オフ信号を与える
とともに、デコード回路１２３ｂ，１２３ｃはそれぞれ
可変値信号発生回路１５，１６のタイムスロットカウン
タ１５１ａ，１６１ａに選択指示信号としてのイネーブ
ル信号を与えている。

【００３５】また、制御インタフェース回路１３は、例
えば図示のようにコンソールから制御を受けるＣＰＵ回
路を用い、データバスＤＢ及びアドレスバスＡＢを介し
てＤＰ−ＲＡＭ１２２，１４２，１５２，１６２と接続
されており、これらのメモリを常時書き換え可能として
いる。ＤＰ−ＲＡＭ１２２の読出データは、データバス
ＤＢを介して固定値信号発生回路１４と可変値信号発生
回路１５，１６に渡されるように構成している。

【００３６】また、クロック生成回路１１で生成された
クロックは分周器１１１で分周されてからカウンタ１２
１ａ，１４１，１５１ａ，１６１ａにシステムクロック
として与えられている。さらに、セレクタ１７の出力端
子には伝送路インタフェース回路１８が接続され、セレ
クタ１７の出力信号を並列／直列変換するＰ／Ｓ変換回
路１８ａと、このＰ／Ｓ変換回路１８ａの出力信号を光
信号に変換するＥ／Ｏ変換回路１８ｂとが縦続接続され
ている。

【００３７】固定値信号発生回路１４では、デコード回
路１２１ｂからのフレームパルス毎にカウンタ１４１を
リスタートする。これは、装置タイミング発生回路１２
のカウンタ１２１ａと同じ構成であるので、カウンタ１
４１を省略してカウンタ１２１ａのカウント値を固定値
信号発生回路１５，１６のＤＰ−ＲＡＭ１５２，１６２
の読出アドレスとしてもよい。

【００３８】また、固定値信号発生回路１４では、装置
タイミング生成回路１２のＤＰ−ＲＡＭ１２２の読出デ
ータをデコード回路１２３ａでデコードした値を、固定
値信号発生回路１４のＤＰ−ＲＡＭ１４２の読出バッフ
ァ１７ａのイネーブル信号として入力する。この実施例
では固定値信号発生回路は一つであるが、必要に応じて
複数設けてもよい。

【００３９】可変値信号発生回路１５，１６では、装置
タイミング生成回路１２のＤＰ−ＲＡＭ１２２の読出デ
ータをデコード回路１２３ｂ，１２３ｃでデコードした
値を、カウンタ１５１ａ，１６１ａのイネーブル信号と
して入力する。このイネーブル信号はＤＰ−ＲＡＭ１５
２，１６２の読出バッファ１７ｂ，１７ｃの制御にも使
用している。

【００４０】セレクタ１７の機能は、各ＤＰ−ＲＡＭ１
４２，１５２，１６２の読出バッファ１７ａ，１７ｂ，
１７ｃの制御により実現している。読出バッファ１７
ａ，１７ｂ，１７ｃの３ステート制御により選択された
データはＰ／Ｓ変換回路１８ａに取り込まれてシリアル
信号に変換される。シリアルに変換された信号はＥ／Ｏ
変換回路１８ｂに入力されて光信号として光伝送路に送
出される。

【００４１】伝送路インタフェース回路１８は伝送路の
物理層の仕様に従って構成されるので、実施例では光伝
送路の場合を記述しているが、その他の媒体や伝送方式
を使用してもよい。

【００４２】ここで、図６に示した本発明に係るフレー
ム生成装置を図１１に示したシステムに適用したときの
動作実施例について図７〜図１０を参照して以下に説明
する。なお、この実施例では可変値信号発生回路１６は
使用していない。

【００４３】まず、図７中の固定値信号発生回路１４の
ＤＰ−ＲＡＭ１４２に制御インタフェース回路１３から
格納するシングルフレーム（図１２参照）の情報とし
て、先頭にある制御部（１ＴＳ）については全８ビット
“１”を、残りのデータ部（３１ＴＳ）についてはマル
チフレーム同期確立時に通信端末４の側に見える通信デ
ータとして全ビット“１”以外のパターン、例えば０／
１交番となるデータを格納する。

【００４４】ＤＰ−ＲＡＭ１４２にデータバス幅８ビッ
トのものを使用すると、１ＴＳは１バイトに当たる。Ｄ
Ｐ−ＲＡＭ１４２の格納データ例を図７（ａ）に示す。

【００４５】可変値信号発生回路１５のＤＰ−ＲＡＭ１
５２には、マルチフレームの情報として制御部の繰り返
しパターンを格納する。マルチフレーム同期パターンに
当たるビット（＊で図示）以外は常時“１”とし、マル
チフレーム同期パターンに当る部分は、例えば、“0111
1111／11111111／01111111／11111111”のようなパター
ンを格納する。

【００４６】このパターンを８ビットに展開したデータ
を図７（ｂ）に示す。この時、用意したデータは３２フ
レーム分あるので、可変値信号発生回路１５のカウンタ
１５１ａが３２周期で巡回するように回路を構成してい
る。

【００４７】装置タイミング生成回路１２のＤＰ−ＲＡ
Ｍ１２２には、固定値信号発生回路１４を示すコードと
して“１”を割り当て、可変値信号発生回路１５を示す
コードとして“２”を割り当てるものとし、図７（ｃ）
のようなデータを用意する。カウンタ１２１ａは３２タ
イムスロット（ＴＳ）で１周期となるように構成する。

【００４８】このようなデータを用意した場合、本発明
によるフレーム生成装置１の出力データは図８のように
なる。この例では、１マルチフレーム目についてはマル
チフレーム同期パターンが正しく出力されているので、
これを受信した伝送装置２はマルチフレーム同期を確立
し、通信端末４の側に０／１交番の通信データを送出す
る。

【００４９】次の２マルチフレーム目では、マルチフレ
ーム同期パターンは従来例と同様に１ビットで、“0111
1111”の繰り返しとし、８フレームで１マルチフレーム
を組むものとした場合、図示のように１フレーム目が
“０”である筈のビットが“１”となっており、伝送装
置２ではマルチフレーム同期パターンの不一致を検出す
るが、従来例でも説明したように、まだ１回目の検出な
のでマルチフレーム同期外れには至らず、通信端末４の
側には続けて０／１交番の通信データを送出し、もう１
回続けてマルチフレーム同期パターンの不一致を検出し
たときに始めて同期外れと決定する。

【００５０】本フレーム生成装置１からは交互にマルチ
フレーム同期パターンが正常なマルチフレームと異常な
マルチフレームが出力されるが、伝送装置２では２回連
続して異常なマルチフレームを受信しない限りマルチフ
レーム同期外れにはならない。

【００５１】もし、マルチフレーム同期外れになった
ら、伝送装置２のマルチフレーム同期検出回路（図示せ
ず）に異常があると判断できることになる。

【００５２】ここで、マルチフレーム同期の異常パター
ンを変更して新たに試験を行う場合、本フレーム生成装
置１では可変値信号発生回路１５のＤＰ−ＲＡＭ１５２
のデータを変更するだけで対応できる。

【００５３】すなわち、例えば、マルチフレーム同期パ
ターンに当る部分（＊で図示）に“01111111／11011111
／01111111／11011111”のようなパターンをＤＰ−ＲＡ
Ｍ１５２に格納しておくと図９に示すようになり、出力
されるフレームは図１０に示すようになる。

【００５４】なお、本発明では、伝送路の物理的な仕様
やクロック速度、ビットレート等のタイミング系の仕様
が決定すればハードウェアを製作でき、送出する伝送路
フレームの詳細なデータ構成は必要に応じて変更／再設
計可能な装置が実現できる。

【００５５】さらに、メモリ読出アドレスカウンタやデ
コード回路をＰＬＤで構成することにより、カウンタの
大きさやデコード値を必要に応じて変更できるようにす
ることも可能である。すなわち、可変値信号発生回路の
繰り返し周期を変更できるように構成すれば汎用性が向
上する。

【００５６】

【発明の効果】以上説明したように、本発明に係るフレ
ーム生成装置によれば、固定値信号発生回路又は可変値
信号発生回路の出力を装置タイミング生成回路で予め決
められた順序で選択することにより固定値又は可変値を
選択して伝送路に送出するように構成したので、検証／
試験したい伝送路フレームのパターンを自由に設定して
被試験装置に向けて送出できるようになるため、例えば
マルチフレーム同期ビットが特定のパターンでエラーし
たときの装置の振る舞いを観測するというような再現性
の低い伝送路フレームの異常パターンを自由に再現させ
ることが可能になるなど、独自の伝送方式を採用してい
る伝送装置の設計検証や品質保証試験の効率や品質の向
上に大きく寄与することが可能となる。

【００５７】すなわち、自由度の高いフレーム生成装置
を実現でき、従来は実機を伴わないソフトウェアシミュ
レーションや机上検討によるしかなかった試験、例えば
アラーム検出のしきい値近辺での連続運転試験などが実
機で実施できるようになる。

【図面の簡単な説明】

【図１】本発明に係るフレーム生成装置の原理構成を示
したブロック図である。

【図２】本発明に係るフレーム生成装置に用いる固定値
信号生成回路の基本構成例を示した回路ブロック図であ
る。

【図３】本発明に係るフレーム生成装置に用いる可変値
信号生成回路の基本構成例を示した回路ブロック図であ
る。

【図４】本発明に係るフレーム生成装置に用いる装置タ
イミング生成回路の基本構成例を示した回路ブロック図
である。

【図５】本発明に係るフレーム生成装置の動作タイムチ
ャート図である。

【図６】本発明に係るフレーム生成装置の実施例を示し
た回路ブロック図である。

【図７】本発明に係るフレーム生成装置の各ＤＰ−ＲＡ
Ｍに格納されるデータ例を示した図である。

【図８】本発明に係るフレーム生成装置から出力される
フレームデータ例（その１）を示した図である。

【図９】本発明に係るフレーム生成装置の可変値信号発
生回路におけるＤＰ−ＲＡＭに格納されるデータ例を示
した図である。

【図１０】本発明に係るフレーム生成装置から出力され
るフレームデータ例（その２）を示した図である。

【図１１】本発明及び実施例に係るフレーム生成装置が
適用されるシステムの基本構成例を示したブロック図で
ある。

【図１２】本発明及び実施例に係るフレーム生成装置で
生成されるフレームの形式例を示したブロック図であ
る。

【図１３】本発明及び実施例に係るフレーム生成装置に
おけるマルチフレーム同期の状態遷移図である。

【符号の説明】

１ フレーム生成装置 ２ 伝送装置 ４ 通信端末 １１ クロック生成回路 １２ 装置タイミング生成回路 １３ 制御インタフェース回路 １４ 固定値信号発生回路 １５，１６ 可変値信号発生回路 １７ セレクタ １８ 伝送路フレームインタフェース回路 １４１，１５１，１２１ メモリ読出アドレスカウンタ
回路 １４２，１５２，１２２ メモリ回路 １２１ａ，１４１，１５１ａ，１６１ａ カウンタ １２３，１２３ａ〜１２３ｃ，１５１ｂ，１２１ｂ デ
コード回路 １２２，１４２，１５２，１６２ ＤＰ−ＲＡＭ（デュ
アルポートＲＡＭ） １２２ａ，１４２ａ，１５２ａ セレクタ １２２ｂ，１４２ｂ，１５２ｂ メモリ 図中、同一符号は同一又は相当部分を示す。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 鈴木 規之 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 甘利 英敏 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内

Claims (8)

【特許請求の範囲】
1. 【請求項１】クロックを生成する回路と、 該クロックに基づいて装置タイミング信号を生成する回
   路と、 制御信号を発生する制御インタフェース回路と、 該制御信号によって設定された固定値を、該装置タイミ
   ング信号に基づきフレーム毎に同じ値で発生する固定値
   信号発生回路と、 該制御信号によって設定された可変値を、該装置タイミ
   ング信号に基づきフレーム毎に異なる値で発生する可変
   値信号発生回路と、 該固定値及び可変値を入力し、該装置タイミング信号に
   よって予め決められた順序で該固定値又は可変値を選択
   して伝送路に送出するセレクタと、 を備えたことを特徴とするフレーム生成装置。
2. 【請求項２】請求項１において、 該固定値信号発生回路が、メモリ回路とメモリ読出アド
   レスカウンタ回路とで構成され、該メモリ回路が該制御
   信号により書き込まれた１フレーム分のパターンを保持
   しており、該メモリ読出アドレスカウンタ回路が該装置
   タイミング信号としてのフレームパルス毎にリセットさ
   れ、該フレームパルス位置以外では常時カウントアップ
   して該メモリの内容を読み出すことを特徴としたフレー
   ム生成装置。
3. 【請求項３】請求項１において、 該可変値信号発生回路が、メモリ回路とメモリ読出アド
   レスカウンタ回路とで構成され、該メモリ回路が該制御
   信号により書き込まれた１周期分のパターンを保持して
   おり、該メモリ読出アドレスカウンタ回路がパターン１
   周期分でリセットされ、該該装置タイミング信号として
   の選択指示信号によって指示されたタイムスロットの間
   だけ該メモリ読出アドレスカウンタ回路をカウントアッ
   プして該メモリの内容を読み出すことを特徴としたフレ
   ーム生成装置。
4. 【請求項４】請求項３において、 該メモリ読出アドレスカウンタ回路が、該装置タイミン
   グ信号としての選択指示信号が与えられたときのみ動作
   してその出力カウント値をアドレスとして該メモリ回路
   に与えるカウンタと、該カウンタのカウント値が該パタ
   ーン１周期分になったことを検出して該カウンタをリセ
   ットするデコード回路とで構成されたことを特徴とする
   フレーム生成装置。
5. 【請求項５】請求項１において、 該装置タイミング生成回路が、メモリ回路とメモリ読出
   アドレスカウンタ回路とで構成され、該メモリ回路が該
   制御信号により書き込まれた１フレーム分の選択指示信
   号を保持しており、該メモリ読出アドレスカウンタ回路
   がフレーム１周期分でリセットされてフレームパルスを
   発生し、該メモリから順次読み出した該選択指示信号を
   該セレクタに該装置タイミング信号として与えることを
   特徴としたフレーム生成装置。
6. 【請求項６】請求項５において、 該メモリ読出アドレスカウンタ回路が、出力カウント値
   をアドレスとして該メモリ回路に与えるカウンタと、該
   カウンタのカウント値が該フレーム１周期分になったこ
   とを検出して該カウンタをリセットするデコード回路と
   で構成されたことを特徴とするフレーム生成装置。
7. 【請求項７】請求項２乃至６のいずれかにおいて、 該メモリ回路が、該制御インタフェース回路からの制御
   信号としてのアドレス及び該メモリ読出アドレスカウン
   タ回路からのアドレスを入力するデュアルポートＲＡＭ
   又はセレクタと、該セレクタからのアドレスにより該制
   御インタフェース回路からのデータを書込／読出するメ
   モリとの組合せ回路であることを特徴としたフレーム生
   成装置。
8. 【請求項８】請求項１乃至７のいずれかにおいて、 該可変値信号発生回路が複数であることを特徴としたフ
   レーム生成装置。