JPH0759004B2 - 加入者系模擬装置 - Google Patents
加入者系模擬装置Info
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- JPH0759004B2 JPH0759004B2 JP676086A JP676086A JPH0759004B2 JP H0759004 B2 JPH0759004 B2 JP H0759004B2 JP 676086 A JP676086 A JP 676086A JP 676086 A JP676086 A JP 676086A JP H0759004 B2 JPH0759004 B2 JP H0759004B2
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- delay
- bit
- oce
- signal
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Description
【発明の詳細な説明】 〔概要〕 ディジタルデータ通信におけるディジタル加入者系を模
擬する加入者系模擬装置において、交換機側から加入者
線端局装置をみたときと同等の遅延をもち、情報メッセ
ージの信号を表す情報ビットはそのまま折り返し、制御
ビットは任意に値を変えて折り返すことにより、このデ
ィジタル加入者系を試験する局内回線終端装置試験アダ
プタの総合試験等を確実に行うものである。
擬する加入者系模擬装置において、交換機側から加入者
線端局装置をみたときと同等の遅延をもち、情報メッセ
ージの信号を表す情報ビットはそのまま折り返し、制御
ビットは任意に値を変えて折り返すことにより、このデ
ィジタル加入者系を試験する局内回線終端装置試験アダ
プタの総合試験等を確実に行うものである。
本発明は以下に示すディジタル加入者系の試験を行う局
内回線終端装置試験アダプタ（以下OCE試験アダプタと
称する）の試験に使用される加入者系模擬装置の改良に
関するものである。
内回線終端装置試験アダプタ（以下OCE試験アダプタと
称する）の試験に使用される加入者系模擬装置の改良に
関するものである。
第３図はディジタル加入者系を示すブロック図である。
第４図はOCE試験アダプタを用いてディジタル加入者系
の各装置、又は機器の試験をする場合に使用される信号
と伝送路の一例としての4Mb/sハイウェイのタイムスロ
ット図である。
の各装置、又は機器の試験をする場合に使用される信号
と伝送路の一例としての4Mb/sハイウェイのタイムスロ
ット図である。
第５図はOCE試験アダプタによりディジタル加入者系
の、ある装置、又は機器の試験を行う場合の試験用シス
テムのブロック図である。
の、ある装置、又は機器の試験を行う場合の試験用シス
テムのブロック図である。
第３図に示すようにディジタル加入者系は、ディジタル
交換機（以下DSSと称する）２′に、4Mb/sハイウェイ下
りの回線７、及び4Mb/sハイウェイ上りの回線８を介し
て、加入者線端局装置（以下SLTと称する）３、ディジ
タル加入者線、データ回線終端装置（以下DCEと称す
る）５、及び宅内機器（以下DTEと称する）６と順次接
続される。
交換機（以下DSSと称する）２′に、4Mb/sハイウェイ下
りの回線７、及び4Mb/sハイウェイ上りの回線８を介し
て、加入者線端局装置（以下SLTと称する）３、ディジ
タル加入者線、データ回線終端装置（以下DCEと称す
る）５、及び宅内機器（以下DTEと称する）６と順次接
続される。
上記SLT3はディジタル加入者線を局側で終端するととも
に、DCE5へ定電流による遠方給電を行う機能を有する。
また、SLT3は発着呼毎にDCE5を起動するための制御機能
を有し、このための局内回線終端装置（以下OCEと称す
る）４、及び多重変換装置（以下MUX、及びDMUXと称す
る）などから成る。
に、DCE5へ定電流による遠方給電を行う機能を有する。
また、SLT3は発着呼毎にDCE5を起動するための制御機能
を有し、このための局内回線終端装置（以下OCEと称す
る）４、及び多重変換装置（以下MUX、及びDMUXと称す
る）などから成る。
上記DCE5は上記DTE6をディジタル加入者線に接続するた
めのインタフェース装置である。
めのインタフェース装置である。
上記各装置、及び機器の試験を行うためにOCE試験アダ
プタが使用されるが、OCE試験アダプタが故障したとき
上記ディジタル加入者系を模擬した加入者系模擬装置を
用いて故障箇所を発見する。
プタが使用されるが、OCE試験アダプタが故障したとき
上記ディジタル加入者系を模擬した加入者系模擬装置を
用いて故障箇所を発見する。
ディジタルデータ通信においては、情報メッセージの信
号や、加入者系の装置を試験するときの制御信号をブロ
ックを単位として、送受信を行うが、このブロックをフ
レームという。
号や、加入者系の装置を試験するときの制御信号をブロ
ックを単位として、送受信を行うが、このブロックをフ
レームという。
第４図において、（ａ）は第５図に示すOCE試験アダプ
タ２から4Mb/sハイウェイ下りの回線７を介して、加入
者系のある装置へ送られる２個の信号BDHWI0、BDHWI1
（以下下りの信号と称する）の１フレーム内のチャネル
とビットの構成を示す。
タ２から4Mb/sハイウェイ下りの回線７を介して、加入
者系のある装置へ送られる２個の信号BDHWI0、BDHWI1
（以下下りの信号と称する）の１フレーム内のチャネル
とビットの構成を示す。
上記１フレームはｎ個のチャネル（CH1CH2…CHn）（ｎ
は自然数）から成り、各チャネルは情報メッセージの信
号を表す情報ビット（D0D1…D7）と制御信号を表す制御
ビット（CO0CO1…CO7）から成る。上記BDHWI0の信号の
各チャネルはそれぞれ４個の偶数番号の情報ビットと制
御ビットから成り、BDHWI1の信号の各チャネルはそれぞ
れ４個の奇数番号のビットから成る。
は自然数）から成り、各チャネルは情報メッセージの信
号を表す情報ビット（D0D1…D7）と制御信号を表す制御
ビット（CO0CO1…CO7）から成る。上記BDHWI0の信号の
各チャネルはそれぞれ４個の偶数番号の情報ビットと制
御ビットから成り、BDHWI1の信号の各チャネルはそれぞ
れ４個の奇数番号のビットから成る。
第４図（ｂ）は加入者系のある装置から第５図に示す4M
b/sハイウェイ上りの回線８を介して、OCE試験アダプタ
２へ送り返される２個の信号FDHWI0、FDHWI1（以下上り
の信号と称する）の１フレーム内のチャネルとビットの
構成を示す。
b/sハイウェイ上りの回線８を介して、OCE試験アダプタ
２へ送り返される２個の信号FDHWI0、FDHWI1（以下上り
の信号と称する）の１フレーム内のチャネルとビットの
構成を示す。
上記１フレームは下りの信号の場合と同様に、ｎ個のチ
ャネル（CH1CH2…CHn）から成り、各チャネルは情報メ
ッセージの信号を表す情報ビット（D0D1…D7）と、加入
者系の試験をする装置の状態を表す状態ビット（ST0ST1
…ST7）から成る。上記FDHWI0の信号の各チャネルはそ
れぞれ４個の偶数番号の情報ビットと状態ビットから成
り、FDHWI1の信号の各チャネルはそれぞれ４個の奇数番
号のビットから成る。
ャネル（CH1CH2…CHn）から成り、各チャネルは情報メ
ッセージの信号を表す情報ビット（D0D1…D7）と、加入
者系の試験をする装置の状態を表す状態ビット（ST0ST1
…ST7）から成る。上記FDHWI0の信号の各チャネルはそ
れぞれ４個の偶数番号の情報ビットと状態ビットから成
り、FDHWI1の信号の各チャネルはそれぞれ４個の奇数番
号のビットから成る。
そして上りの信号FDHWI0は、上記下りの信号BDHWI0をあ
る装置で折り返した結果の信号を表し、同様に上りの信
号FDHWI1は、下りの信号BDHWI1をある装置で折り返した
結果の信号を表す。
る装置で折り返した結果の信号を表し、同様に上りの信
号FDHWI1は、下りの信号BDHWI1をある装置で折り返した
結果の信号を表す。
第４図（ｃ）は上記下りの信号BDHWI0がOCE試験アダプ
タ２から第５図に示す4Mb/sハイウェイ下りの回線７を
介して、例えばSLT3に送られ、SLT3で折り返されて上り
の信号FDWI0となって第５図に示す4Mb/sハイウェイ上り
の回線８を介してOCE試験アダプタ２に戻されるまでに
要する時間、即ちSLT3における遅延時間がTa秒であるこ
とを示す。
タ２から第５図に示す4Mb/sハイウェイ下りの回線７を
介して、例えばSLT3に送られ、SLT3で折り返されて上り
の信号FDWI0となって第５図に示す4Mb/sハイウェイ上り
の回線８を介してOCE試験アダプタ２に戻されるまでに
要する時間、即ちSLT3における遅延時間がTa秒であるこ
とを示す。
また、4Mb/sハイウェイというのは、第５図に示すよう
に下りの回線７と上りの回線８から成り、下りの回線７
はチャネル毎に情報ビットと制御ビットを持ち、各チャ
ネルが時分割多重化されている信号がOCE試験アダプタ
２から第５図に示すSLT3に向けて送出され伝送される伝
送路のことである。
に下りの回線７と上りの回線８から成り、下りの回線７
はチャネル毎に情報ビットと制御ビットを持ち、各チャ
ネルが時分割多重化されている信号がOCE試験アダプタ
２から第５図に示すSLT3に向けて送出され伝送される伝
送路のことである。
一方、上りの回線８は、チャネル毎に情報ビットと状態
ビットを持ち、各チャネルが時分割多重化されている信
号が第５図に示すSLT3からOCE試験アダプタ２に向けて
送出され伝送される伝送路のことである。
ビットを持ち、各チャネルが時分割多重化されている信
号が第５図に示すSLT3からOCE試験アダプタ２に向けて
送出され伝送される伝送路のことである。
ところで、4Mb/sハイウェイ下りの回線７のうち信号BBH
WI0とBBHWI1は情報ビットだけから構成され、ある装置
で折り返した後、それぞれ4Mb/sハイウェイ上りの回線
８のうちの情報ビットだけから構成される信号FBHWI0と
FBHWI1になる。
WI0とBBHWI1は情報ビットだけから構成され、ある装置
で折り返した後、それぞれ4Mb/sハイウェイ上りの回線
８のうちの情報ビットだけから構成される信号FBHWI0と
FBHWI1になる。
尚、OCE試験アダプタ２は第３図に示すDSS2′と等価な
機能、即ちディジタル加入者線のチャネルの選択の機
能、及びSLT3内のOCE4又はDCE5の装置試験のため、情報
メッセージの信号を表す情報ビットを上記各装置のうち
のどの装置、又はどの機器で折り返すかを決める制御ビ
ットのスイッチ（図示しない）の設定などの機能を有す
る。
機能、即ちディジタル加入者線のチャネルの選択の機
能、及びSLT3内のOCE4又はDCE5の装置試験のため、情報
メッセージの信号を表す情報ビットを上記各装置のうち
のどの装置、又はどの機器で折り返すかを決める制御ビ
ットのスイッチ（図示しない）の設定などの機能を有す
る。
次に、OCE試験アダプタ２によるディジタル加入者系の
ある装置、又は機器の試験を行う場合の一例について説
明する。
ある装置、又は機器の試験を行う場合の一例について説
明する。
第５図において、パルス発生器（これにはエラーディテ
クタの装置も含まれているので、以下PG/EDと称する）
１からあるチャネルの情報メッセージの信号を模擬し
た、ある範囲内の規則性を持ったランダムなPNパター
ン、又は“1"、“０（ゼロ）”の信号比を任意に変えら
れる方形波のパルス信号を、OCE試験アダプタ２に加え
る。
クタの装置も含まれているので、以下PG/EDと称する）
１からあるチャネルの情報メッセージの信号を模擬し
た、ある範囲内の規則性を持ったランダムなPNパター
ン、又は“1"、“０（ゼロ）”の信号比を任意に変えら
れる方形波のパルス信号を、OCE試験アダプタ２に加え
る。
OCE試験アダプタ２に入力された上記パルス信号は、OCE
試験アダプタ２によって設定されたチャネルに、第４図
に一例を示すような情報ビット（D0D1…D7）の信号とし
て取り込まれる。
試験アダプタ２によって設定されたチャネルに、第４図
に一例を示すような情報ビット（D0D1…D7）の信号とし
て取り込まれる。
一方、制御ビット（CO0CO1…CO7）の設定スイッチ（図
示しない）により、上記情報ビットの信号をどの装置、
又は機器で折り返すかの設定を行う。
示しない）により、上記情報ビットの信号をどの装置、
又は機器で折り返すかの設定を行う。
このようにしてOCE試験アダプタ２において、第４図に
示すように情報ビットをD0D1…D7に取り込み、制御ビッ
ト（CO0CO1…CO7）を設定した信号は4Mb/sハイウェイ下
りの回線７に送出され、同回線７を介してSLT3に入力さ
れ、SLT3内のDMUXにより多重化信号が各チャネルに分け
られ（今の場合、前記PG/ED1によりあるチャネルの信号
のみ有する）、第５図に示すSLT3内の鎖線を囲んで示す
OCE4に入力される。
示すように情報ビットをD0D1…D7に取り込み、制御ビッ
ト（CO0CO1…CO7）を設定した信号は4Mb/sハイウェイ下
りの回線７に送出され、同回線７を介してSLT3に入力さ
れ、SLT3内のDMUXにより多重化信号が各チャネルに分け
られ（今の場合、前記PG/ED1によりあるチャネルの信号
のみ有する）、第５図に示すSLT3内の鎖線を囲んで示す
OCE4に入力される。
ここで例えば入力した信号のうち、制御ビットの信号が
第５図のSLT3内のｎ個のチャネルに対応するｎ個のOC
E、即ちOCE1、OCE2、…、OCEnのうち、例えばOCE1で点
線Ａで示す如く折り返すように設定してある場合には、
OCE1で入力信号のうち、情報ビットはそのまま、制御ビ
ットは通信の規約で定められた一義的な値の状態ビット
として折り返して、SLT3から4Mb/sハイウェイ回線上り
の回線８に送出される。
第５図のSLT3内のｎ個のチャネルに対応するｎ個のOC
E、即ちOCE1、OCE2、…、OCEnのうち、例えばOCE1で点
線Ａで示す如く折り返すように設定してある場合には、
OCE1で入力信号のうち、情報ビットはそのまま、制御ビ
ットは通信の規約で定められた一義的な値の状態ビット
として折り返して、SLT3から4Mb/sハイウェイ回線上り
の回線８に送出される。
上記上りの回線８を通ってきた信号は、再びOCE試験ア
ダプタ２に入力され、同アダプタ２内にある情報ビット
検知装置（図示しない）により折り返した装置の状態を
検知し、表示ランプ（図示しない）により第４図に示す
状態ビットを表す信号ST0ST1…ST7の内容を表示する。
ダプタ２に入力され、同アダプタ２内にある情報ビット
検知装置（図示しない）により折り返した装置の状態を
検知し、表示ランプ（図示しない）により第４図に示す
状態ビットを表す信号ST0ST1…ST7の内容を表示する。
これにより試験するある装置の状態を知ることが出来
る。
る。
更に、上記OCE1で折り返されOCE試験アダプタ２に戻さ
れた信号は、PG/ED1に戻され、PG/ED1内のエラーディテ
クタ装置（図示しない）により、上記折り返しの動作に
おいてビットに誤りが発生したか否かを確かめる。
れた信号は、PG/ED1に戻され、PG/ED1内のエラーディテ
クタ装置（図示しない）により、上記折り返しの動作に
おいてビットに誤りが発生したか否かを確かめる。
このようにして、OCE試験アダプタ２によりディジタル
加入者系のある装置、又は機器の試験を行うことが出来
る。
加入者系のある装置、又は機器の試験を行うことが出来
る。
一方、上記OCE試験アダプタ２に故障が発生した場合、
ディジタル加入者系を模擬した加入者系模擬装置を用い
れば故障箇所の発見が容易になるが、故障箇所を確実に
発見出来ることが望ましい。
ディジタル加入者系を模擬した加入者系模擬装置を用い
れば故障箇所の発見が容易になるが、故障箇所を確実に
発見出来ることが望ましい。
第６図は従来例の加入者系模擬装置を使用した、OCE試
験アダプタの検査のための構成を示すブロック図であ
る。
験アダプタの検査のための構成を示すブロック図であ
る。
第７図は従来例の加入者系模擬装置の構成を示すブロッ
ク図である。8MHzクロックを用いてSLTと等価な遅延時
間を持たせた遅延回路９、クロック発生回路19、及び外
部クロック発生回路20より成る。
ク図である。8MHzクロックを用いてSLTと等価な遅延時
間を持たせた遅延回路９、クロック発生回路19、及び外
部クロック発生回路20より成る。
4Mb/sハイウェイを通る信号を制御する各種クロック
は、第７図における8MHz信号（8MC）、400HzPM信号（0.
4KFP）をOCE試験アダプタ２からクロック発生回路19に
入力することにより作成される。
は、第７図における8MHz信号（8MC）、400HzPM信号（0.
4KFP）をOCE試験アダプタ２からクロック発生回路19に
入力することにより作成される。
外部クロック発生回路20は、OCE試験アダプタ２が外部
クロックを使うときに必要となる8MHz信号（8MCO）、40
0Hz PM信号（0.4KFPO）発生する回路である。
クロックを使うときに必要となる8MHz信号（8MCO）、40
0Hz PM信号（0.4KFPO）発生する回路である。
次にこの加入者系模擬装置10を用いて、OCE試験アダプ
タ２が故障したとき、その故障箇所を発見する方法を以
下に説明する。
タ２が故障したとき、その故障箇所を発見する方法を以
下に説明する。
即ち、第６図に示すように、PG/ED1から、前記したある
チャネルの情報メッセージを模擬したパルス信号を、OC
E試験アダプタ２に加える。OCE試験アダプタ２におい
て、上記パルス信号は第４図に一例を示すように情報ビ
ットとして取り込まれる。
チャネルの情報メッセージを模擬したパルス信号を、OC
E試験アダプタ２に加える。OCE試験アダプタ２におい
て、上記パルス信号は第４図に一例を示すように情報ビ
ットとして取り込まれる。
一方、制御ビットの設定スイッチ（図示しない）により
情報ビットを折り返す装置、又は機器を指定する。これ
ら情報ビット及び制御ビットを設定された信号は、OCE
試験アダプタ２から4Mb/sハイウェイ下りの回線７を介
して加入者系模擬装置10に入力される。
情報ビットを折り返す装置、又は機器を指定する。これ
ら情報ビット及び制御ビットを設定された信号は、OCE
試験アダプタ２から4Mb/sハイウェイ下りの回線７を介
して加入者系模擬装置10に入力される。
第７図に示すようにBBHWI0、BBHWI1、BDHWI0、BDHWI1か
ら成り、信号BBHWI0、BBHWI1は情報ビットだけから構成
され、一方、BDHWI0、BDHWI1は、第４図（ａ）に示すよ
うに情報ビット（D0D1…D7）、及び制御ビット（CO0CO1
…CO7）より構成されており、加入者系模擬装置10に入
力された信号は、第７図に示す8MHzクロックを用いてSL
Tと等価な遅延時間を持たせた遅延回路９に入力され
る。ここで上記情報ビット、および制御ビットはSLTと
等価な遅延をもち、情報ビットはそのまま、また、制御
ビットは状態ビットとなって4Mb/sハイウェイ上りの回
線８に送出される。
ら成り、信号BBHWI0、BBHWI1は情報ビットだけから構成
され、一方、BDHWI0、BDHWI1は、第４図（ａ）に示すよ
うに情報ビット（D0D1…D7）、及び制御ビット（CO0CO1
…CO7）より構成されており、加入者系模擬装置10に入
力された信号は、第７図に示す8MHzクロックを用いてSL
Tと等価な遅延時間を持たせた遅延回路９に入力され
る。ここで上記情報ビット、および制御ビットはSLTと
等価な遅延をもち、情報ビットはそのまま、また、制御
ビットは状態ビットとなって4Mb/sハイウェイ上りの回
線８に送出される。
上記4Mb/sハイウェイ上りの回線８を通ってきた信号
は、再びOCE試験アダプタ２に入力され同アダプタ２内
にある状態ビット検知装置（図示しない）により折り返
した装置の状態を検知し、表示ランプ（図示しない）に
より第４図に示す状態ビットを表す信号ST0ST1…ST7の
内容を表示する。
は、再びOCE試験アダプタ２に入力され同アダプタ２内
にある状態ビット検知装置（図示しない）により折り返
した装置の状態を検知し、表示ランプ（図示しない）に
より第４図に示す状態ビットを表す信号ST0ST1…ST7の
内容を表示する。
これにより、OCE試験アダプタ２において設定した制御
ビットの値と、OCE試験アダプタ２に戻された状態ビッ
トの値を対応させて比較することにより、OCE試験アダ
プタ２の制御ビットの設定箇所に故障が発生したか否か
の判定が出来る。
ビットの値と、OCE試験アダプタ２に戻された状態ビッ
トの値を対応させて比較することにより、OCE試験アダ
プタ２の制御ビットの設定箇所に故障が発生したか否か
の判定が出来る。
更に、上記加入者系模擬装置10で遅延された信号はOCE
試験アダプタ２からPG/ED1に戻され、PG/ED1内のエラー
ディテクタ装置（図示しない）により上記折り返しの試
験において、OCE試験アダプタ２内において情報ビット
に誤りが発生したか否かを確かめることが出来る。
試験アダプタ２からPG/ED1に戻され、PG/ED1内のエラー
ディテクタ装置（図示しない）により上記折り返しの試
験において、OCE試験アダプタ２内において情報ビット
に誤りが発生したか否かを確かめることが出来る。
このようにして、OCE試験アダプタ２の総合試験を行う
ことで、故障箇所の発見が出来る。
ことで、故障箇所の発見が出来る。
しかしながら上述の加入者系模擬装置を用いた方法で
は、制御ビットを一定範囲内で、つまり制御ビットを折
り返した状態ビットが取り得ない値を除いて、任意に値
を変えて状態ビットとして折り返すことが出来ず、即ち
OCE試験アダプタ２の入力と出力を別々に確認するため
に入力と出力の切り分けを行なわなければならないが、
従来の加入者系模擬装置ではそれが出来ないので、前記
の状態ビット検知装置（図示しない）に故障が発生した
場合、その故障箇所の発見も出来ず、更に制御ビットの
設定箇所の故障の発見も出来ないという問題点があっ
た。
は、制御ビットを一定範囲内で、つまり制御ビットを折
り返した状態ビットが取り得ない値を除いて、任意に値
を変えて状態ビットとして折り返すことが出来ず、即ち
OCE試験アダプタ２の入力と出力を別々に確認するため
に入力と出力の切り分けを行なわなければならないが、
従来の加入者系模擬装置ではそれが出来ないので、前記
の状態ビット検知装置（図示しない）に故障が発生した
場合、その故障箇所の発見も出来ず、更に制御ビットの
設定箇所の故障の発見も出来ないという問題点があっ
た。
上記問題点は、ディジタル変換機に接続された上記の装
置、機器のうちのある指定した装置又は機器に、情報メ
ッセージの信号を表す情報ビット及び制御信号を表す一
定の個数から成る制御ビットから成る信号を送ったとき
と同等の遅延をもち、ディジタル交換機から送られてき
た上記情報ビットは、上記指定した装置においてそのま
ま折り返し、上記信号を折り返す装置を指定する制御ビ
ットは一定の範囲内で任意に値を変えて折り返す手段を
設けた本発明の加入者系模擬装置により解決される。
置、機器のうちのある指定した装置又は機器に、情報メ
ッセージの信号を表す情報ビット及び制御信号を表す一
定の個数から成る制御ビットから成る信号を送ったとき
と同等の遅延をもち、ディジタル交換機から送られてき
た上記情報ビットは、上記指定した装置においてそのま
ま折り返し、上記信号を折り返す装置を指定する制御ビ
ットは一定の範囲内で任意に値を変えて折り返す手段を
設けた本発明の加入者系模擬装置により解決される。
本発明によれば、交換機側から加入者線端局装置を見た
ときと同等の遅延を持たせ、情報メッセージの信号を表
す情報ビットはそのまま折り返し、制御ビットは一定の
範囲内で任意に値を変えて折り返すことにより、OCE試
験アダプタ内の状態ビット検知装置の故障の発見、及び
制御ビットの設定箇所の故障を発見などOCE試験アダプ
タの総合試験を確実に行うことが出来る。
ときと同等の遅延を持たせ、情報メッセージの信号を表
す情報ビットはそのまま折り返し、制御ビットは一定の
範囲内で任意に値を変えて折り返すことにより、OCE試
験アダプタ内の状態ビット検知装置の故障の発見、及び
制御ビットの設定箇所の故障を発見などOCE試験アダプ
タの総合試験を確実に行うことが出来る。
第１図は本発明の実施例の加入者系模擬装置の構成を示
すブロック図である。
すブロック図である。
第２図は本発明の加入者系模擬装置が模擬する範囲を示
すブロック図である。
すブロック図である。
全図を通じ同一符号は同一対象物を示す。
加入者系模擬装置21は、第２図に示すようにSLT3、DCE
5、及びDTE6からなる加入者系を模擬するものであり、
交換機側からSLT3をみたときと同等の機能をもつことの
他に、OCE試験アダプタ２の入力と出力の切り分けを行
うことが出来る。
5、及びDTE6からなる加入者系を模擬するものであり、
交換機側からSLT3をみたときと同等の機能をもつことの
他に、OCE試験アダプタ２の入力と出力の切り分けを行
うことが出来る。
従来例の加入者系模擬装置と異なる点は、PM復号化回路
11とPM符号化回路16を設け、その間に、ANDゲート12、1
2′、ORゲート13、13′、信号“1"と“０（ゼロ）”の
出力の切り替えが可能なスイッチ17、制御ビットを任意
に値を切り替えて折り返すための状態ビット指定スイッ
チ群18、及び4MHzクロックを用いたOCEと等価な遅延回
路14、8MHzクロックを用いたOCEでの遅延分を差し引い
たSLTと等価な遅延回路15を設けた点にある。
11とPM符号化回路16を設け、その間に、ANDゲート12、1
2′、ORゲート13、13′、信号“1"と“０（ゼロ）”の
出力の切り替えが可能なスイッチ17、制御ビットを任意
に値を切り替えて折り返すための状態ビット指定スイッ
チ群18、及び4MHzクロックを用いたOCEと等価な遅延回
路14、8MHzクロックを用いたOCEでの遅延分を差し引い
たSLTと等価な遅延回路15を設けた点にある。
ここで、遅延回路15は厳密に言えば、PM復号化回路11、
PM符号化回路16、及びOCEと等価な遅延回路14での遅延
分を差し引いたSLTと等価な遅延回路である。なお、PM
復号化回路11とPY符号化回路16の遅延分はわずかであ
る。
PM符号化回路16、及びOCEと等価な遅延回路14での遅延
分を差し引いたSLTと等価な遅延回路である。なお、PM
復号化回路11とPY符号化回路16の遅延分はわずかであ
る。
次に、本発明の加入者系模擬装置21を用いることにより
OCE試験アダプタ２が故障した場合の故障箇所の発見を
行う方法について説明する。
OCE試験アダプタ２が故障した場合の故障箇所の発見を
行う方法について説明する。
まず、制御ビットがOCE試験アダプタ２から設定どおり
正しく出力されたか否かを試験する方法について説明す
る。
正しく出力されたか否かを試験する方法について説明す
る。
下りの信号BDHWI0、BDHWI1は4Mb/sハイウェイ下りの回
線７を通ってPM復号化回路11に入力されPM復号化された
後、ANDゲート12、12′の入力ａ、及びｃに加えられ
る。ここでスイッチ17をTHRに設定したとき、スイッチ1
7からの信号は“1"となり、この信号がANDゲート12、1
2′の入力ｂ及びｄに加えられる。
線７を通ってPM復号化回路11に入力されPM復号化された
後、ANDゲート12、12′の入力ａ、及びｃに加えられ
る。ここでスイッチ17をTHRに設定したとき、スイッチ1
7からの信号は“1"となり、この信号がANDゲート12、1
2′の入力ｂ及びｄに加えられる。
ANDゲート12、12′は入力ａ、ｂあるいはｃ、ｄがとも
に“1"のときだけ出力が“1"となる機能をもつ。今の場
合、スイッチ17をTHRに設定しており入力ｂ、及びｄが
“1"のため、ANDゲート12、12′の出力はPM復号化回路
からの入力ａ、あるいはｃそのものの値となる。
に“1"のときだけ出力が“1"となる機能をもつ。今の場
合、スイッチ17をTHRに設定しており入力ｂ、及びｄが
“1"のため、ANDゲート12、12′の出力はPM復号化回路
からの入力ａ、あるいはｃそのものの値となる。
上記ANDゲート12、12′の出力は、ORゲート13、及び1
3′の入力ｅ、及びｇに加えられる。一方、ORゲート1
3、及び13′の入力ｆ、及びｈには、状態ビット指定ス
イッチ群18から“1"、又は“０（ゼロ）”の状態ビット
を指定する信号が加えられる。
3′の入力ｅ、及びｇに加えられる。一方、ORゲート1
3、及び13′の入力ｆ、及びｈには、状態ビット指定ス
イッチ群18から“1"、又は“０（ゼロ）”の状態ビット
を指定する信号が加えられる。
ORゲート13、及び13′は、入力ｅとｆ（あるいは入力ｇ
とｈ）の両方とも“0"の場合以外は“1"の信号を出力す
る。
とｈ）の両方とも“0"の場合以外は“1"の信号を出力す
る。
このため、状態ビット指定スイッチ群18をあるSTビット
（即ち状態ビット）について、“０（ゼロ）”に設定し
たとき、上記の説明から下りの信号BDHWI0、BDHWI1の制
御ビット（即ちCOビット）はそのままORゲート13、13′
の出力となり、遅延回路14、15、及びPM符号化回路16を
介して、上りの信号FDHWI0、及びFDHWI1の状態ビット
（即ちSTビット）としてそのまま折り返される。
（即ち状態ビット）について、“０（ゼロ）”に設定し
たとき、上記の説明から下りの信号BDHWI0、BDHWI1の制
御ビット（即ちCOビット）はそのままORゲート13、13′
の出力となり、遅延回路14、15、及びPM符号化回路16を
介して、上りの信号FDHWI0、及びFDHWI1の状態ビット
（即ちSTビット）としてそのまま折り返される。
このようにして、情報ビットと制御ビットは、ANDゲー
ト12、12′、及びORゲート13、13′を素通りすることに
なり、遅延回路14、15、PM符号化回路16を介して、上り
の信号FDHWI0、FDHWI1の情報ビット及び状態ビットとし
てOCE試験アダプタ２に戻される。
ト12、12′、及びORゲート13、13′を素通りすることに
なり、遅延回路14、15、PM符号化回路16を介して、上り
の信号FDHWI0、FDHWI1の情報ビット及び状態ビットとし
てOCE試験アダプタ２に戻される。
ここで、OCE試験アダプタ２内にある状態ビット検知装
置（図示しない）に付属する状態ビット表示ランプ（図
示しない）の表示値と、OCE試験アダプタ２内にある制
御ビット設定スイッチ（図示しない）の設定した値との
対応を見ることにより、制御ビットがOCE試験アダプタ
２から設定どおり正しく出力されたか否かを確かめるこ
とが出来る。
置（図示しない）に付属する状態ビット表示ランプ（図
示しない）の表示値と、OCE試験アダプタ２内にある制
御ビット設定スイッチ（図示しない）の設定した値との
対応を見ることにより、制御ビットがOCE試験アダプタ
２から設定どおり正しく出力されたか否かを確かめるこ
とが出来る。
OCE試験アダプタ２にもどされた信号は、更にPG/ED1に
再入力され、OCE試験アダプタ２によって情報ビットに
誤りが生じなかったか否かを、PG/ED1内のエラーディテ
クタ（図示しない）によって確かめる。
再入力され、OCE試験アダプタ２によって情報ビットに
誤りが生じなかったか否かを、PG/ED1内のエラーディテ
クタ（図示しない）によって確かめる。
次に加入者系模擬装置21からOCE試験アダプタ２に戻さ
れた上りの信号のうち、状態ビットがOCE試験アダプタ
２に正しく受信されたか否かを試験する方法について説
明する。
れた上りの信号のうち、状態ビットがOCE試験アダプタ
２に正しく受信されたか否かを試験する方法について説
明する。
この場合、状態ビット指定スイッチ群18をあるSTビット
（即ち状態ビット）について“1"に設定した場合、COビ
ット（即ち制御ビット）の値の如何にかかわらずそのST
ビットは“1"として折り返される。
（即ち状態ビット）について“1"に設定した場合、COビ
ット（即ち制御ビット）の値の如何にかかわらずそのST
ビットは“1"として折り返される。
また、スイッチ17をMANに設定したとき、スイッチ17か
らの信号は“０（ゼロ）”となり、“０（ゼロ）”の信
号がANDゲート12、12′の入力ｂ、及びｄに加えられ
る。したがって、ANDゲート12、12′の出力は、下りの
信号BDHWI0、BDHWI1のCOビットの信号入力（ａ、及び
ｃ）には無関係に“０（ゼロ）”となる。
らの信号は“０（ゼロ）”となり、“０（ゼロ）”の信
号がANDゲート12、12′の入力ｂ、及びｄに加えられ
る。したがって、ANDゲート12、12′の出力は、下りの
信号BDHWI0、BDHWI1のCOビットの信号入力（ａ、及び
ｃ）には無関係に“０（ゼロ）”となる。
このANDゲート12、12′の出力“0"がORゲート13、13′
の入力ｅ、ｇに加えられるため、ORゲート13、13′の出
力は、状態ビット指定スイッチ群18の指定どおりの値と
なる。したがって、上りの信号FDHWI0、及びFDHWI1のST
ビットは指定スイッチ群18の指定どおりの値となる。
の入力ｅ、ｇに加えられるため、ORゲート13、13′の出
力は、状態ビット指定スイッチ群18の指定どおりの値と
なる。したがって、上りの信号FDHWI0、及びFDHWI1のST
ビットは指定スイッチ群18の指定どおりの値となる。
尚、状態ビット指定スイッチ群18は、チャンネル指定ス
イッチ（図示しない）により指定したチャンネルのSTビ
ットに関してだけその機能が働く。
イッチ（図示しない）により指定したチャンネルのSTビ
ットに関してだけその機能が働く。
このようにしてスイッチ17、状態ビット指定スイッチ群
18により、上りの信号FDHWI0、FDHWI1の状態ビットが定
められた後、遅延回路14、15により、SLTと等価な遅延
を情報ビット及び状態ビットにもたせる。その後、PM符
号化回路16によりPM符号化され、上りの信号FDHWI0、FD
HWI1として4Mb/sハイウェイ上りの回線８を介して、COE
試験アダプタ２に戻される。
18により、上りの信号FDHWI0、FDHWI1の状態ビットが定
められた後、遅延回路14、15により、SLTと等価な遅延
を情報ビット及び状態ビットにもたせる。その後、PM符
号化回路16によりPM符号化され、上りの信号FDHWI0、FD
HWI1として4Mb/sハイウェイ上りの回線８を介して、COE
試験アダプタ２に戻される。
ここで、OCE試験アダプタ２にある状態ビット検知装置
（図示しない）に付属する表示ランプ（図示しない）に
より状態ビットを表示し、制御ビットとは無関係に上記
スイッチ17、状態ビット指定スイッチ群18により設定し
た値と一致しているか否かを確かめる。
（図示しない）に付属する表示ランプ（図示しない）に
より状態ビットを表示し、制御ビットとは無関係に上記
スイッチ17、状態ビット指定スイッチ群18により設定し
た値と一致しているか否かを確かめる。
このようにして、状態ビットがOCE試験アダプタ２にお
いて正しく受信されたか否かを確かめることが出来る。
いて正しく受信されたか否かを確かめることが出来る。
本発明によれば、交換機側から加入者線端局装置を見た
ときと同等の遅延を持たせ、情報メッセージの信号を表
す情報ビットはそのまま折り返し、制御ビットは一定の
範囲内で任意に値を変えて折り返すことが出来るので、
OCE試験アダプタが故障したときの故障箇所の発見を確
実に、かつ効率的に行うことが出来る。
ときと同等の遅延を持たせ、情報メッセージの信号を表
す情報ビットはそのまま折り返し、制御ビットは一定の
範囲内で任意に値を変えて折り返すことが出来るので、
OCE試験アダプタが故障したときの故障箇所の発見を確
実に、かつ効率的に行うことが出来る。
更に、交換機インタフェースをもつ他の装置の試験にも
利用でき、特に新規に製作したOCE試験アダプタの試
験、デバッグなどにも利用出来る。
利用でき、特に新規に製作したOCE試験アダプタの試
験、デバッグなどにも利用出来る。
また、電源回路も簡略化できる効果がある。
以上説明したように本発明の加入者系模擬装置を用いた
試験方法においては、特に制御ビットを一定範囲内で任
意に値を変えて状態ビットとして折り返し、一方、情報
ビットはSLTと等価な遅延を持たせてそのまま折り返す
ことが出来、OCE試験アダプタの故障箇所の発見を確実
に、かつ、効率的に出来るという工業的効果がある。
試験方法においては、特に制御ビットを一定範囲内で任
意に値を変えて状態ビットとして折り返し、一方、情報
ビットはSLTと等価な遅延を持たせてそのまま折り返す
ことが出来、OCE試験アダプタの故障箇所の発見を確実
に、かつ、効率的に出来るという工業的効果がある。
第１図は本発明の実施例の加入者系模擬装置の構成を示
すブロック図、 第２図は本発明の実施例の加入者系模擬装置が模擬する
範囲を示すブロック図、 第３図はディジタル加入者系を示すブロック図、 第４図は一例の4Mb/sハイウェイのタイムスロット図、 第５図はOCE試験アダプタによる試験システムを示すブ
ロック図、 第６図は従来例の加入者系模擬装置によるOCE試験アダ
プタの検査のための構成を示すブロック図、 第７図は従来例の加入者系模擬装置の構成を示すブロッ
ク図である。 図において １はエラーディテクタを内蔵するパルス発生器（PG/E
D）、 ２はOCE試験アダプタ、 ２′はディジタル交換機（DSS）、 ３は加入者線端局装置（SLT）、 ４は局内回線終端装置（OCE）、 ５はデータ回線終端装置（DCE）、 ６は宅内機器（DTE）、 ７は4Mb/sハイウェイ下りの回線、 ８は4Mb/sハイウェイ上りの回線、 ９はSLTと等価な遅延回路、 10は従来例の加入者系模擬装置、 11はPM復号化回路、 12、12′はANDゲート、 13、13′はORゲート、 14はOCEと等価な遅延回路、 15はOCEでの遅延分を差し引いたSLTと等価な遅延回路、 16はPM符号化回路、 17はスイッチ、 18は状態ビット指定スイッチ群、 19はクロック発生回路、 20は外部クロック発生回路、 21は本発明の加入者系模擬装置 を示す。
すブロック図、 第２図は本発明の実施例の加入者系模擬装置が模擬する
範囲を示すブロック図、 第３図はディジタル加入者系を示すブロック図、 第４図は一例の4Mb/sハイウェイのタイムスロット図、 第５図はOCE試験アダプタによる試験システムを示すブ
ロック図、 第６図は従来例の加入者系模擬装置によるOCE試験アダ
プタの検査のための構成を示すブロック図、 第７図は従来例の加入者系模擬装置の構成を示すブロッ
ク図である。 図において １はエラーディテクタを内蔵するパルス発生器（PG/E
D）、 ２はOCE試験アダプタ、 ２′はディジタル交換機（DSS）、 ３は加入者線端局装置（SLT）、 ４は局内回線終端装置（OCE）、 ５はデータ回線終端装置（DCE）、 ６は宅内機器（DTE）、 ７は4Mb/sハイウェイ下りの回線、 ８は4Mb/sハイウェイ上りの回線、 ９はSLTと等価な遅延回路、 10は従来例の加入者系模擬装置、 11はPM復号化回路、 12、12′はANDゲート、 13、13′はORゲート、 14はOCEと等価な遅延回路、 15はOCEでの遅延分を差し引いたSLTと等価な遅延回路、 16はPM符号化回路、 17はスイッチ、 18は状態ビット指定スイッチ群、 19はクロック発生回路、 20は外部クロック発生回路、 21は本発明の加入者系模擬装置 を示す。
Claims (1)
- 【請求項１】ディジタル通信システムのディジタル交換
機（２′）に、自装置内に局内回線終端装置（４）を有
する加入者線端局装置（３）、ディジタル加入者線、デ
ータ回線終端装置（５）、及び各種宅内機器（６）がこ
の順に直列接続されてなるディジタル加入者系を模擬す
る加入者系模擬装置を製作するに際し、 該加入者線端局装置、データ回線終端装置及び各種宅内
機器のうち、該ディジタル交換機により指定された装置
または機器に、該ディジタル交換機から情報メッセージ
の信号を表す情報ビット（D0、D1、D2、D3、D4、D5、
D6、D7）と、制御信号を表す一定の個数から成る制御ビ
ット（CO0、CO1、CO2、CO3、CO4、CO5、CO6、CO7）より
成る信号を送り、該指定された装置又は機器で折り返し
た場合に発生する遅延と同等の遅延を与えるものであっ
て、該局内回線終端装置（４）と等価な遅延を与える遅
延回路（14）と、該局内回線終端装置での遅延分を差し
引いた該加入者線端局装置の該ディジタル交換機側から
みた遅延と等価な遅延を与える遅延回路（15）により構
成される遅延手段と、 該ディジタル交換機から送られてきたと同一の該情報ビ
ットは、該指定された装置又は機器において折り返した
と同等に該遅延手段を介して折り返し、該情報ビットと
制御ビットより成る信号と同一の信号を折り返す該ディ
ジタル加入者系の装置又は機器を指定する該制御ビット
は、該指定された装置又は機器において該制御ビットに
対応する状態ビット値（ST0、ST1、ST2、ST3、ST4、S
T5、ST6、ST7）となったと同等に、設定により任意に値
を変えて該遅延手段を介して折り返す手段（12、12′、
13、13′、17、18）とを設けたことを特徴とする加入者
系模擬装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP676086A JPH0759004B2 (ja) | 1986-01-16 | 1986-01-16 | 加入者系模擬装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP676086A JPH0759004B2 (ja) | 1986-01-16 | 1986-01-16 | 加入者系模擬装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62164354A JPS62164354A (ja) | 1987-07-21 |
| JPH0759004B2 true JPH0759004B2 (ja) | 1995-06-21 |
Family
ID=11647132
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP676086A Expired - Lifetime JPH0759004B2 (ja) | 1986-01-16 | 1986-01-16 | 加入者系模擬装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0759004B2 (ja) |
-
1986
- 1986-01-16 JP JP676086A patent/JPH0759004B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62164354A (ja) | 1987-07-21 |
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