JPH0591163A - データ正誤判定器 - Google Patents
データ正誤判定器Info
- Publication number
- JPH0591163A JPH0591163A JP3250743A JP25074391A JPH0591163A JP H0591163 A JPH0591163 A JP H0591163A JP 3250743 A JP3250743 A JP 3250743A JP 25074391 A JP25074391 A JP 25074391A JP H0591163 A JPH0591163 A JP H0591163A
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- JP
- Japan
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- circuit
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- Bidirectional Digital Transmission (AREA)
- Communication Control (AREA)
- Maintenance And Management Of Digital Transmission (AREA)
Abstract
(57)【要約】
【目的】ＨＤＬＣのプロトコルデータを授受する半二重
のパケットデータ通信において、一次局の送出するポー
リングデータと二次局の送出するステータスデータとが
一次局，二次局単体で正常なデータであるかどうかを判
定できるデータ正誤判定器を提供する。 【構成】データを入出力するＩ／Ｏポート１と、シリア
ルデータをパラレル変換するシフトレジスタ２と、１バ
イトごとのパケットデータに同期変換するためのクロッ
クジェネレータ３及び８分周カウンタ４と、ラッチ回路
５と、ＨＤＬＣ通信用プロトコルデータの最初のフラグ
判定用のオープニングフラグ判定回路６と、複数のデー
タ判定回路８Ａ〜８Ｃと、前記プロトコルの最後のフラ
グを判定し赤と緑のＬＥＤ表示を行うクロージングフラ
グ判定回路７とを有する。
のパケットデータ通信において、一次局の送出するポー
リングデータと二次局の送出するステータスデータとが
一次局，二次局単体で正常なデータであるかどうかを判
定できるデータ正誤判定器を提供する。 【構成】データを入出力するＩ／Ｏポート１と、シリア
ルデータをパラレル変換するシフトレジスタ２と、１バ
イトごとのパケットデータに同期変換するためのクロッ
クジェネレータ３及び８分周カウンタ４と、ラッチ回路
５と、ＨＤＬＣ通信用プロトコルデータの最初のフラグ
判定用のオープニングフラグ判定回路６と、複数のデー
タ判定回路８Ａ〜８Ｃと、前記プロトコルの最後のフラ
グを判定し赤と緑のＬＥＤ表示を行うクロージングフラ
グ判定回路７とを有する。
Description
【０００１】
【産業上の利用分野】本発明はデータ正誤判定器に関
し、特に一次局と二次局がお互いにマルチポイント、或
いはポイント−トゥ−ポイントで接続され、通信プロト
コルとしてＨＤＬＣを用いたパケット通信を行っている
場合に、一次局および、二次局がプロトコルを確認する
時に利用されるデータ正誤判定器に関する。
し、特に一次局と二次局がお互いにマルチポイント、或
いはポイント−トゥ−ポイントで接続され、通信プロト
コルとしてＨＤＬＣを用いたパケット通信を行っている
場合に、一次局および、二次局がプロトコルを確認する
時に利用されるデータ正誤判定器に関する。
【０００２】
【従来の技術】従来、前述の如く一次局と二次局がお互
いにマルチポイント、又はポイント−トゥ−ポイントで
接続され、通信プロトコルとしてＨＤＬＣを用いたパケ
ット通信がある。ここで一次局がポーリング信号を出し
て、ポーリングされた二次局がステータス信号を送り返
すという半二重のシリアルデータ通信において、データ
のやりとりが正常に行われていない場合に、一次局が出
すポーリング信号がおかしいのか、又は二次局となるべ
き通信装置が一次局にポーリングされた時に、一次局に
送り返すステータス信号が、一次局の期待しているフォ
ーマットのものと違うのかどうか、各二次局側装置単位
で確認したい場合には、従来、２つの方法がとられてい
る。第１の方法は、一次局と二次局の間のデータライン
上でプロトコルアナライザを用いてデータのやりとりの
状況を観測することによりデータの正誤を判定する方法
がある。第２の方法は、一次局側装置でステータスデー
タを或いは、二次局側装置ポーリングデータを全て各装
置のＲＡＭに蓄えた後、ソフトウェアによってその正誤
を判定する方法がある。
いにマルチポイント、又はポイント−トゥ−ポイントで
接続され、通信プロトコルとしてＨＤＬＣを用いたパケ
ット通信がある。ここで一次局がポーリング信号を出し
て、ポーリングされた二次局がステータス信号を送り返
すという半二重のシリアルデータ通信において、データ
のやりとりが正常に行われていない場合に、一次局が出
すポーリング信号がおかしいのか、又は二次局となるべ
き通信装置が一次局にポーリングされた時に、一次局に
送り返すステータス信号が、一次局の期待しているフォ
ーマットのものと違うのかどうか、各二次局側装置単位
で確認したい場合には、従来、２つの方法がとられてい
る。第１の方法は、一次局と二次局の間のデータライン
上でプロトコルアナライザを用いてデータのやりとりの
状況を観測することによりデータの正誤を判定する方法
がある。第２の方法は、一次局側装置でステータスデー
タを或いは、二次局側装置ポーリングデータを全て各装
置のＲＡＭに蓄えた後、ソフトウェアによってその正誤
を判定する方法がある。
【０００３】
【発明が解決しようとする課題】従来例の第１の方法
は、一次局と、二次局の間のデータライン上に観測用の
コネクタを取り付ける必要があるが、これは、初期の設
計段階で予めそのコネクタをデータ判定の対象となる通
信装置側か、或いは、ケーブルに含めておかなければな
らない。又、プロトコルアナライザは特殊な測定器であ
るので用意するのが困難な場合が生じるし、かなり大き
い測定器であるために持ち運びに不向きであるといった
欠点がある。次に第２の方法はこれらのポーリングデー
タやステータスデータが変更されたり、二次局側の装置
が数台あって、それらの出すステータスデータがそれぞ
れ異なっている場合には、各装置ごとにソフトウェアを
作らなければならないために非常に手間がかかり、手軽
に装置検査が行えないという欠点がある。さらに、この
様なデータ処理を実行するための特別なＣＰＵが必要で
あったり、そのＣＰＵ用に特別なソフトウェアを組み込
む必要があったりして手軽にプログラムの変更が出来な
いなどの欠点もある。
は、一次局と、二次局の間のデータライン上に観測用の
コネクタを取り付ける必要があるが、これは、初期の設
計段階で予めそのコネクタをデータ判定の対象となる通
信装置側か、或いは、ケーブルに含めておかなければな
らない。又、プロトコルアナライザは特殊な測定器であ
るので用意するのが困難な場合が生じるし、かなり大き
い測定器であるために持ち運びに不向きであるといった
欠点がある。次に第２の方法はこれらのポーリングデー
タやステータスデータが変更されたり、二次局側の装置
が数台あって、それらの出すステータスデータがそれぞ
れ異なっている場合には、各装置ごとにソフトウェアを
作らなければならないために非常に手間がかかり、手軽
に装置検査が行えないという欠点がある。さらに、この
様なデータ処理を実行するための特別なＣＰＵが必要で
あったり、そのＣＰＵ用に特別なソフトウェアを組み込
む必要があったりして手軽にプログラムの変更が出来な
いなどの欠点もある。
【０００４】
【課題を解決するための手段】本発明のデータ正誤判定
器は、データ信号を入出力するＩ／Ｏポートと、シリア
ルで入ってくる入力データをパラレル信号に変換するシ
フトレジスタと、前記パラレルデータを１バイトごとの
パケットデータの形に変換するクロック発生器及び８分
周カウンタと、各バイトのデータを蓄えておくラッチ回
路と、前記ラッチ回路に一時記憶されたＨＤＬＣ通信用
プロトコルの１フレームの最初の１バイトであるオープ
ニングフラグを入力してあらかじめ設定されたオープニ
ングフラグの符号列と比較し正誤を判定するオープニン
グフラグ判定回路と、前記オープニングフラグ判定回路
の正判定で出力されるイネーブル信号を受けて次の１バ
イトのデータを入力し、内臓の比較データ発生回路の符
号列と比較し正誤を判定する複数個のデータ判定回路
と、最終のデータ判定回路の正判定で出されるイネーブ
ル信号を受けて１フレームの最後の１バイトであるクロ
ージングフラグを入力してあらかじめ設定されたオープ
ニングフラグの符号列と比較し正誤を判定するとともに
正誤に対応する表示を行うクロージングフラグ判定回路
とを有する。
器は、データ信号を入出力するＩ／Ｏポートと、シリア
ルで入ってくる入力データをパラレル信号に変換するシ
フトレジスタと、前記パラレルデータを１バイトごとの
パケットデータの形に変換するクロック発生器及び８分
周カウンタと、各バイトのデータを蓄えておくラッチ回
路と、前記ラッチ回路に一時記憶されたＨＤＬＣ通信用
プロトコルの１フレームの最初の１バイトであるオープ
ニングフラグを入力してあらかじめ設定されたオープニ
ングフラグの符号列と比較し正誤を判定するオープニン
グフラグ判定回路と、前記オープニングフラグ判定回路
の正判定で出力されるイネーブル信号を受けて次の１バ
イトのデータを入力し、内臓の比較データ発生回路の符
号列と比較し正誤を判定する複数個のデータ判定回路
と、最終のデータ判定回路の正判定で出されるイネーブ
ル信号を受けて１フレームの最後の１バイトであるクロ
ージングフラグを入力してあらかじめ設定されたオープ
ニングフラグの符号列と比較し正誤を判定するとともに
正誤に対応する表示を行うクロージングフラグ判定回路
とを有する。
【０００５】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００６】図１は本発明の一実施例のデータ正誤判定
器のブロック図、図２，図３の実施例は、このデータ正
誤判定回路１０を使用して、それぞれ１次局１２が出力
するポーリングデータ１２Ａの正誤判定を行う構成図
と、２次局１３が出力するステータスデータ１４Ａの正
誤判定を行う構成図とを示す。図４は一般的なＨＤＬＣ
のプロトコルのフレーム構成を示す説明図、図５，図
６，図７はそれぞれ図１の実施例の要部であるオープニ
ングフラグ判定回路６３クロージングフラグ判定回路
７、データ判定回路８Ａ〜８Ｃ（図７（ａ））、比較デ
ータ発生回路２９（図７（ｂ））の回路図である。
器のブロック図、図２，図３の実施例は、このデータ正
誤判定回路１０を使用して、それぞれ１次局１２が出力
するポーリングデータ１２Ａの正誤判定を行う構成図
と、２次局１３が出力するステータスデータ１４Ａの正
誤判定を行う構成図とを示す。図４は一般的なＨＤＬＣ
のプロトコルのフレーム構成を示す説明図、図５，図
６，図７はそれぞれ図１の実施例の要部であるオープニ
ングフラグ判定回路６３クロージングフラグ判定回路
７、データ判定回路８Ａ〜８Ｃ（図７（ａ））、比較デ
ータ発生回路２９（図７（ｂ））の回路図である。
【０００７】まず、正誤判定の対象となる一般的なフレ
ームレベルのＨＤＬＣのプロトコルの構成を図４により
説明する。１フレーム内には、フレームの始めと終りを
示すオープニングフラグＦ１，クロージングフラグＦ２
があり１バイト８ビット構成で符号列は“０１１１１１
１０”で構成される。このＦ１，Ｆ２の間に、フレーム
の監視制御用の１バイトのアドレスビット、１バイトの
制御ビット、２バイトの誤りチェックコードがあり、中
央部にＮビットの情報が配列されている。 次に図２，
図３により本実施例のＨＤＬＣ通信用データ正誤判定器
１０を使ってデータの正誤判定を行う構成を説明する。
図２において、一次局１２から来るポーリングデータ１
２Ａの正誤判定にＨＤＬＣ通信用データ正誤判定器１０
を使用する場合には、これを擬似的な二次局として直接
一次局用の装置のＩ／Ｏポート１１Ａに接続する。
ームレベルのＨＤＬＣのプロトコルの構成を図４により
説明する。１フレーム内には、フレームの始めと終りを
示すオープニングフラグＦ１，クロージングフラグＦ２
があり１バイト８ビット構成で符号列は“０１１１１１
１０”で構成される。このＦ１，Ｆ２の間に、フレーム
の監視制御用の１バイトのアドレスビット、１バイトの
制御ビット、２バイトの誤りチェックコードがあり、中
央部にＮビットの情報が配列されている。 次に図２，
図３により本実施例のＨＤＬＣ通信用データ正誤判定器
１０を使ってデータの正誤判定を行う構成を説明する。
図２において、一次局１２から来るポーリングデータ１
２Ａの正誤判定にＨＤＬＣ通信用データ正誤判定器１０
を使用する場合には、これを擬似的な二次局として直接
一次局用の装置のＩ／Ｏポート１１Ａに接続する。
【０００８】次に図３のように逆に、二次局１４から来
るステータスデータ１４Ａの正誤判定をする場合には、
二次局１４に対してポーリングを行うポーリングデータ
発生器１３と組み合わせることにより、ＨＤＬＣ通信用
データ正誤判定器１０を擬似的な一次局として二次局用
の装置のＩ／Ｏポート１１Ｂに接続する。
るステータスデータ１４Ａの正誤判定をする場合には、
二次局１４に対してポーリングを行うポーリングデータ
発生器１３と組み合わせることにより、ＨＤＬＣ通信用
データ正誤判定器１０を擬似的な一次局として二次局用
の装置のＩ／Ｏポート１１Ｂに接続する。
【０００９】次に図１により本実施例のＨＤＬＣ通信用
データ正誤判定器１０内の構成と動作をステータスデー
タの正誤判定を例（図３）によって説明する。二次局１
４から送られてきたステータス信号はＩ／Ｏポート１を
介してシルアルデータとしてシフトレジスタ２に入って
くる。シフトレジスタ２では、このシリアルデータをパ
ラレルに変換してラッチ回路５に送る。ラッチ回路５は
８分周カウンタ４から来る同期信号に合わせてステータ
ス信号を１バイトごとに分けて各バイト用のデータ判定
回路に送る。前述のようにＨＤＬＣ通信の場合のパケッ
トデータでは、最初の１バイトのデータとしてはオープ
ニングフラグＦ１が送られてくるはずなので、オープニ
ングフラグ判定回路６で判定し、それ以降はデータ判定
回路８Ａ〜８Ｃで、各バイトごとのデータの正誤を判定
する。
データ正誤判定器１０内の構成と動作をステータスデー
タの正誤判定を例（図３）によって説明する。二次局１
４から送られてきたステータス信号はＩ／Ｏポート１を
介してシルアルデータとしてシフトレジスタ２に入って
くる。シフトレジスタ２では、このシリアルデータをパ
ラレルに変換してラッチ回路５に送る。ラッチ回路５は
８分周カウンタ４から来る同期信号に合わせてステータ
ス信号を１バイトごとに分けて各バイト用のデータ判定
回路に送る。前述のようにＨＤＬＣ通信の場合のパケッ
トデータでは、最初の１バイトのデータとしてはオープ
ニングフラグＦ１が送られてくるはずなので、オープニ
ングフラグ判定回路６で判定し、それ以降はデータ判定
回路８Ａ〜８Ｃで、各バイトごとのデータの正誤を判定
する。
【００１０】オープニングフラグ判定回路６は図５に示
すように、ラッチ回路２０，２２、比較器２１から構成
され、オープニングフラグＦ１のビット構成“０１１１
１１１０”がラッチ回路に入力される。比較器２１はあ
らかじめ“０１１１１１１０”に対応するＯＶ，６個の
５Ｖ，ＯＶが設定されており、ラッチ回路２０のオープ
ニングフラグと合致していればラッチ回路２２にイネー
ブル信号を出す。ラッチ回路２２はこのイネーブル信号
を受けると次のデータ判定回路８Ａの比較器にロウレベ
ルを送りイネーブルにする。
すように、ラッチ回路２０，２２、比較器２１から構成
され、オープニングフラグＦ１のビット構成“０１１１
１１１０”がラッチ回路に入力される。比較器２１はあ
らかじめ“０１１１１１１０”に対応するＯＶ，６個の
５Ｖ，ＯＶが設定されており、ラッチ回路２０のオープ
ニングフラグと合致していればラッチ回路２２にイネー
ブル信号を出す。ラッチ回路２２はこのイネーブル信号
を受けると次のデータ判定回路８Ａの比較器にロウレベ
ルを送りイネーブルにする。
【００１１】データ判定回路８Ａ〜８Ｃの数は１フレー
ム内の全体のバイト数からオープニングフラグとクロー
ジングフラグを除いたバイト数の数だけ用意されてい
る。データ判定回路に入ったデータは図７（ａ）に示す
ように、ラッチ回路２７を通って比較器２８に入る。一
方、比較データ発生回路２９は図７（ｂ）に示す様な構
成になっており、そのディップスイッチ３１をオン／オ
フする事により比較すべきデータを作り出す。そして、
比較器２８ではラッチ回路５から来たステータス信号と
比較データ発生回路２９から来たデータを比較して、そ
れらが等しければラッチ回路２７及びラッチ回路３０に
ハイレベルの信号を出力し、等しくなければロウレベル
の信号を出力する。この時ハイレベルの信号を出すと、
ラッチ回路２７は比較したデータを保持し、ラッチ回路
３０によって次の１バイト用の比較器をイネーブルにす
る。一方、ロウレベルの信号を出すと、その時点でステ
ータスデータに誤りがあるものとする。即ち、これによ
り次の比較器がイネーブルとならないので、図６のクロ
ージングフラグ判定回路７中の赤のＬＥＤ２５が点灯し
たままである。この一連の処理を順々に実行して、クロ
ージングフラグ判定回路７でパケットデータの最後のバ
イトがクロージングフラグＦ１（７ＥＨ）であるか否か
を判定した段階で、その最後のバイトがクロージングフ
ラグであれば赤のＬＥＤ２５は消えて、緑のＬＥＤ２６
が点灯する。なお、クロージングフラグ判定回路７の比
較器２４の動作もクロージングフラグＦ２が“０１１１
１１１０”として比較電圧を設定している。以上図３の
ステータスデータの正誤判定の動作を例にとり説明した
が、図５のポーリングデータの正誤判定の動作も前述と
同様である。
ム内の全体のバイト数からオープニングフラグとクロー
ジングフラグを除いたバイト数の数だけ用意されてい
る。データ判定回路に入ったデータは図７（ａ）に示す
ように、ラッチ回路２７を通って比較器２８に入る。一
方、比較データ発生回路２９は図７（ｂ）に示す様な構
成になっており、そのディップスイッチ３１をオン／オ
フする事により比較すべきデータを作り出す。そして、
比較器２８ではラッチ回路５から来たステータス信号と
比較データ発生回路２９から来たデータを比較して、そ
れらが等しければラッチ回路２７及びラッチ回路３０に
ハイレベルの信号を出力し、等しくなければロウレベル
の信号を出力する。この時ハイレベルの信号を出すと、
ラッチ回路２７は比較したデータを保持し、ラッチ回路
３０によって次の１バイト用の比較器をイネーブルにす
る。一方、ロウレベルの信号を出すと、その時点でステ
ータスデータに誤りがあるものとする。即ち、これによ
り次の比較器がイネーブルとならないので、図６のクロ
ージングフラグ判定回路７中の赤のＬＥＤ２５が点灯し
たままである。この一連の処理を順々に実行して、クロ
ージングフラグ判定回路７でパケットデータの最後のバ
イトがクロージングフラグＦ１（７ＥＨ）であるか否か
を判定した段階で、その最後のバイトがクロージングフ
ラグであれば赤のＬＥＤ２５は消えて、緑のＬＥＤ２６
が点灯する。なお、クロージングフラグ判定回路７の比
較器２４の動作もクロージングフラグＦ２が“０１１１
１１１０”として比較電圧を設定している。以上図３の
ステータスデータの正誤判定の動作を例にとり説明した
が、図５のポーリングデータの正誤判定の動作も前述と
同様である。
【００１２】
【発明の効果】以上延べた本発明のＨＤＬＣ通信用デー
タ正誤判定器を使用することにより次の様な効果があ
る。
タ正誤判定器を使用することにより次の様な効果があ
る。
【００１３】（１）ＨＤＬＣを用いたパケットデータの
やりとりが正常に行われていない場合に、一次局側か二
次局側のいずれに原因があるかを簡単に判別することが
できる。
やりとりが正常に行われていない場合に、一次局側か二
次局側のいずれに原因があるかを簡単に判別することが
できる。
【００１４】（２）一次局となる通信装置がまだ用意さ
れていないか、又は故障の場合にも、二次局側の通信装
置を単体で調査できる。
れていないか、又は故障の場合にも、二次局側の通信装
置を単体で調査できる。
【００１５】（３）比較データ発生回路にディップスイ
ッチを用いているので、自由に比較データを作り出すこ
とができる。
ッチを用いているので、自由に比較データを作り出すこ
とができる。
【００１６】（４）ステータスデータのレングスが変わ
る場合にもラッチ回路２台、比較器１台、比較データ発
生回路１台で構成されるデータ判定回路をデータバス上
に追加、削除する事により自由に対応できる。
る場合にもラッチ回路２台、比較器１台、比較データ発
生回路１台で構成されるデータ判定回路をデータバス上
に追加、削除する事により自由に対応できる。
【００１７】（５）ステータス信号の正誤を判定したい
二次局側の装置が複数あって、各々が異なるフォーマッ
トのステータスデータを一次局に送信してくる場合に
も、各装置ごとにステータスデータの正誤判定のソフト
ウェアを作成する必要がなくなる。
二次局側の装置が複数あって、各々が異なるフォーマッ
トのステータスデータを一次局に送信してくる場合に
も、各装置ごとにステータスデータの正誤判定のソフト
ウェアを作成する必要がなくなる。
【００１８】（６）ＨＤＬＣ通信用データ正誤判定器は
小型化することが可能なので持ち運びが自由にできる。
小型化することが可能なので持ち運びが自由にできる。
【図１】本発明の一実施例のブロック図である。
【図２】本実施例を適用した場合の構成図である。
【図３】本実施例を適用した場合の構成図である。
【図４】一般的なＨＤＬＣのプロトコルの説明図であ
る。
る。
【図５】本実施例のオープニングフラグ判定回路の回路
図である。
図である。
【図６】本実施例のクロージングフラブ判定回路の回路
図である。
図である。
【図７】本実施例のデータ判定回路の回路図である。
１，１１Ａ，１１Ｂ Ｉ／Ｏポート ２ シフトレジスタ ３ クロック発生器 ４ ８分周カウンタ ５，２０，２２，２３，２７，３０ ラッチ回路 ６ オープニングフラグ判定回路 ７ クロージングフラグ判定回路 ８Ａ〜８Ｃ データ判定回路 １０ ＨＤＬＣ通信用データ正誤判定器 １２ 一次局 １３ ポーリングデータ発生器 １４ 二次局 ２１，２４，２８ 比較器 ２５，２６， ＬＥＤ ２９ 比較データ発生回路 ３１ ディップスイッチ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｌ 29/08
Claims (3)
- 【請求項１】 データ信号を入出力するＩ／Ｏポート
と、シリアルで入ってくる入力データをパラレル信号に
変換するシフトレジスタと、前記パラレルデータを１バ
イトごとのパケットデータの形に変換するクロック発生
器及び８分周カウンタと、各バイトのデータを蓄えてお
くラッチ回路と、前記ラッチ回路に一時記憶されたＨＤ
ＬＣ通信用プロトコルの１フレームの最初の１バイトで
あるオープニングフラグを入力してあらかじめ設定され
たオープニングフラグの符号列と比較し正誤を判定する
オープニングフラグ判定回路と、前記オープニングフラ
グ判定回路の正判定で出力されるイネーブル信号を受け
て次の１バイトのデータを入力し、内臓の比較データ発
生回路の符号列と比較し正誤を判定する複数個のデータ
判定回路と、最終のデータ判定回路の正判定で出力され
るイネーブル信号を受けて１フレームの最後の１バイト
であるクロージングフラグを入力してあらかじめ設定さ
れたオープニングフラグの符号列と比較し正誤を判定す
るとともに正誤に対応する表示を行うクロージングフラ
グ判定回路とを有することを特徴とするデータ正誤判定
器。 - 【請求項２】 前記データ判定回路に備えられた比較デ
ータ発生回路が任意の判定基準となる符号を作成するデ
ィップスイッチを有することを特徴とする請求項１記載
のデータ正誤判定器。 - 【請求項３】 一次局がポーリングデータを二次局に送
り、二次局がこのポーリングデータを受けた後にステー
タスデータを送信するシステムの場合に、前記二次局の
ステータスデータの正誤判定のために該データ正誤判定
器と、擬似ポーリングデータを送出するポーリングデー
タ発生回路とを有することを特徴とする請求項１記載の
データ正誤判定器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3250743A JP2710175B2 (ja) | 1991-09-30 | 1991-09-30 | データ正誤判定器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3250743A JP2710175B2 (ja) | 1991-09-30 | 1991-09-30 | データ正誤判定器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0591163A true JPH0591163A (ja) | 1993-04-09 |
| JP2710175B2 JP2710175B2 (ja) | 1998-02-10 |
Family
ID=17212382
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3250743A Expired - Fee Related JP2710175B2 (ja) | 1991-09-30 | 1991-09-30 | データ正誤判定器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2710175B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003032567A1 (fr) * | 2001-10-02 | 2003-04-17 | Hitachi, Ltd. | Appareil de transfert de donnees en serie |
-
1991
- 1991-09-30 JP JP3250743A patent/JP2710175B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003032567A1 (fr) * | 2001-10-02 | 2003-04-17 | Hitachi, Ltd. | Appareil de transfert de donnees en serie |
| US7260657B2 (en) | 2001-10-02 | 2007-08-21 | Hitachi, Ltd. | Serial data transferring apparatus |
| EP1434382B2 (en) † | 2001-10-02 | 2017-10-04 | Hitachi, Ltd. | Serial data transferring apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2710175B2 (ja) | 1998-02-10 |
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