JPH09238175A - 非同期データ・リンクの構成パラメータを検出する装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 非同期データ・リンクでの通信確立のため、
構成パラメータを自動選択してパラメータの構成を行う
アダプターを提供する。 【解決手段】 構成パラメータは、伝送速度、データ・
ビット長パリティ、ストップ・ビットの数であり、組み
合わせが６通りある。非直列化データ・ビット信号ＲＸ
Ｄをコネクタ１２０から受信する制御回路１７０と、伝
送速度に適合するようにクロック信号を発生し、かつ周
波数を変えるクロック発振器１６０と、データ・ビット
長に適合するようにデータ・バイトの数を同期させるタ
イマー２２０と、所定の構成の整合回数を計数するカウ
ンタ２３０，２４０と有する。パリティ・ビットを伝送
に用いる場合はパリティ・チェッカー１８０も実装され
る。６つのアダプターが平行に接続され、各カウンター
が一度検出された構成のコントローラを最初に報告する
ように同時に動作させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データ通信システ
ムに関し、特に非同期データ・リンクの構成パラメータ
を自動的に選択するための装置に関する。

【０００２】

【従来の技術】２つの非同期装置がはじめて接続される
場合、両装置の非同期構成は、特にクロック信号が無い
場合に異なるため、良好なデータ伝送が得られることは
たいへん希である。適合される非同期構成の４つのパラ
メータは、伝送速度、データ長さ、もし存在するならパ
リティ（奇数または偶数）、およびストップ・ビット数
である。これらのパラメータの組み合わせに依存して多
くの事例が存在しているる。

【０００３】現在までのところ、通信を開始するのに先
だってパラメータの設定を前もって知る必要がある。さ
らに、装置にアクセスするのに先だって、分解およびハ
ードウェア・パラメータ（ジャンパ線など）の構成が必
要である。したがって、入力されるデータを読みとるこ
とによって構成を学習することができ、かつ非同期通信
リンクの適正なパラメータに自動的に合わせるアダプタ
ーを実装することによって、パラメータの構成を容易に
することが求められている。

【０００４】非同期伝送は、２種類のリード、すなわち
伝送リードおよび受信リード（クロック・リードなし）
によって特徴づけられる。この通信の構造は以下の通り
である。通信がなされない場合、マーク（高位）は伝送
路上にある。この状態はアイドル状態である。情報が伝
送されようとする場合、スタート・ビット（低位）が送
られて通信の開始を同期させる。さらに、ＬＳＢ（最下
位のビット）の送信を開始することによってデータ・バ
イトの伝送が始まる。このバイトはいくつかのデータ・
ビット、例えば７または８データ・ビット長（９ビット
長の場合はめったにない）からなる。ＬＳＢに続いてＭ
ＳＢ（最上位のビット）が送られる。このＭＳＢ伝送の
終わりに、パリティ・ビットが任意に挿入される。この
際、パリティ・ビットは奇数または偶数である。また、
伝送の終了を示す１または２ストップ・ビットがこの任
意のパリティ・ビットの後に送られる。伝送が終了する
と、伝送路はマーク（高位）を有するアイドル状態とな
る。

【０００５】さらに、２つの非同期装置間の通信を確立
するために非同期アダプターによって４種類のパラメー
タが検出される。

【０００６】

【発明が解決しようとする課題】したがって、本発明
は、２つの非同期装置間の非同期通信に自動的に適合す
ることを目的とする。特に本発明の目的は、非同期伝送
を特徴づける伝送速度、データ長（７または８データ・
ビット）、およびストップ・ビット（１または２）に対
して自動的に適合することである。また、本発明の別の
目的は、パリティ・ビット（偶数、奇数）が存在する場
合、それを検出することである。

【０００７】

【課題を解決するための手段】上記課題を解決するため
に、本発明にもとづくアダプターは、請求項１に記載さ
れた通りの通信ネットワークで用いられるものとした。

【０００８】

【発明の実施の形態】本発明にもとづくアダプターは、
伝送速度が１１０ビット／分〜１９２００ビット／分の
範囲内であり、さらに７または８データ・ビット、奇数
または偶数パリティあるいはパリティなし、および１ま
たは２ストップ・ビットを有する非同期通信リンクのい
ずれにも実装される。

【０００９】本発明にもとづく構成パラメータの自動選
択機能を、データ端末装置（ＤＴＥ）または データ通
信機器（ＤＣＥ）のようないかなる非同期受信装置内に
も実装することができる。 ここで留意すべき点は、非
同期伝送ではクロックが与えられないのでＤＴＥとＤＣ
Ｅとの間の違いはもはや存在しないということである。
さらに、ＤＣＥとＤＴＥとを繋げるスタンドアロン・ボ
ックスに上記機能を実装することができる。

【００１０】図１は、パリティ・ビットを有し、かつ１
または２ストップ・ビットを有する７ビット長からなる
単一構成を選択するためのアダプターを簡略化した実施
形態を表す。このパリティ・ビットは偶数または奇数の
間で選択されるものである。

【００１１】ＤＴＥ１０は、ＲＳ２３２コネクタのよう
なコネクタ１２０を介し、ＲＸＤおよびＴＸＤと呼ばれ
る受信および伝送ピンによってアダプターに接続してい
る。リードＲＸＤもまた、制御回路１７０およびパリテ
ィ・チェッカー１８０に接続している。 クロック発振
器１６０はアダプターに設けられ、リセットの際に最低
速度である１１０ｂｐｓに設定される。伝送開始時、ビ
ットがリードＲＸＤ上を直列伝送される。制御回路は、
低位を有するスタート・ビット信号を待ち、それを検出
するやいなや、ビット計数の開始を同期させるためにタ
イマー２２０へ同期信号ＳＹＭＣを送る。また、このタ
イマー２２０は最低速度である１１０ｂｐｓでもって同
期される。パリティ・チェッカー１８０は、その入力ピ
ンＲＸＤに非直列化された受信データを受ける。上記パ
リティ・チェッカーは、これら７つのビットのパリティ
を計算し、それを出力Ｐとして制御回路に呈示してチェ
ックする。さらに、１に等しいＢ８入力に一致する８番
目のビット時間で、制御回路１７０はパリティ・チェッ
カーから受信したパリティ入力信号と入力される信号Ｒ
ＸＤとを比較する。上記パリティが良好である場合、そ
れが継続されて第９番目の１に等しいＢ９入力に一致す
るビット時間を待つ。ＲＸＤが１に等しい場合、１スト
ップ・ビットの構成に一致し、さらに制御回路がピンＩ
ＮＣＣＴ１によって第一カウンタ２３０をインクリメン
トし、Ｂ１０入力を試験する。１０番目のビット時間で
再度実行された場合、ＲＸＤは１に等しく、２ストップ
・ビットの構成に一致し、ピンＩＮＣＣＮＴ２によって
第２カウンタ２４０をインクリメントし、つぎのスター
ト・ビットを待つ。これらの動作は上記した２つのカウ
ンタ２３０および２４０のいずれか一方が所定の値（例
えば１０）に達するまで繰り返される。１０という数は
任意のものであり、低い値かあるいは高い値かもしれな
いけれども、その目的は検知された構成が危険ではない
ことを決定することである。１０の値に達した場合、そ
のオーバーフロー・ピンＯＶが立ち上がり、かつマイク
ロコントローラは入力ピンＩＮ１またはＩＮ２によって
この情報を認識する。さらに、マイクロコントローラは
ピンＣＯ−Ｃ３を介して非同期通信の速度を読み取る。
ピンＩＮ１およびＩＮ２は、上記構成が上記通信の速度
に対応する１または２ストップ・ビットを持つかどうか
を決定する。その後、マイクロコントローラがシステム
をリセットし、送受信内蔵ＵＡＲＴをクロック発振器の
速度、データ・ビット長、パリティ、およびストップ・
ビットの数に設定する。その後、接続された装置とマイ
クロコントローラのＵＡＲＴに接続された周辺装置１１
０との間にＤＭＡリンクを介した通信が確立される。

【００１２】パリティ試験が不良またはＲＸＤ信号がゼ
ロに等しい場合、あるいは第１または第２のストップ・
ビットであると予測されるところでスタート・ビットが
認められた場合、クロック発振器１６０はＩＮＣＣＬＫ
を介して制御回路によってインクリメントされ、上記し
たものと同様のプロセスが、同調および良好な伝送速度
を見いだすために、実行される。

【００１３】１ストップ・ビットを有する構成である場
合、カウンタは一つだけ必要であり、さらに１０番目の
ビット（ビット計数の同調後）は試験されないことを念
頭においておかなければならない。

【００１４】以下、他の構成を図２ないし図４に分けて
示した別の回路によって詳細に検討する。

【００１５】＜ハードウエアの説明＞非同期構成のパラ
メータはデータ長（７または８データ・ビット）、パリ
ティ（奇数または偶数、あるいはパリティなし）、およ
びストップ・ビットの数（１つまたは２つ）であること
から、６通りの組合せがある。したがって、そのような
場合、６つの制御回路、６つのタイマー、６つのクロッ
ク発振器、４つのパリティ・チェッカー、および１２の
カウンタが用いられる。

【００１６】図２ないし図４では、ＳＴ９０４０型トム
ソン（ＴＨＯＭＳＯＮ）−ＳＧＳのマイクロコントロー
ラが、入力Ｘ１およびＸ２を介してクオーツＱ９００に
より、周波数１６Ｍｈｚに同期する。これは１２の入出
力（Ｉ／Ｏ）（すなわち、ＩＮ１、．．．．ＩＮ１２）
が１２のカウンタ（すなわちカウンタ１ ２３０、カウ
ンタ２ ２４０、カウンタ３ ２１０、カウンタ４ ２
６０、カウンタ５ ３１０、カウンタ６ ３２０、カウ
ンタ７ ３３０、カウンタ８ ３７０、カウンタ９ ４
５０、カウンタ１０ ４６０、カウンタ１１ ４７０、
およびカウンタ１２ ４８０）の出力ＯＶにそれぞれリ
ード１ないし１２を介して接続されている。マイクロコ
ントローラ１００の出力ピンＯＵＴ１はリード１０１を
介して６つのクロック発振器、６つの制御回路、および
上記した１２のカウンタの全てのリセット・ピンＲＳＴ
に接続している。ここで上記６つのクロック発振器と
は、クロック発振器１ １７０、クロック発振器２ ２
００、クロック発振器３ ２８０、クロック発振器４
３６０、クロック発振器５ ３９０、およびクロック発
振器６ ４３０である。また６つの制御回路とは、制御
回路１ １７０、制御回路２ ２１０、制御回路３ ２
９０、制御回路４ ３４０、制御回路５ ４００、およ
び制御回路６ ４２０である。また、マイクロコントロ
ーラはリード１２を介して上記６つの制御回路のＴＥＳ
Ｔピンに接続している。

【００１７】６つのクロック発振器は、出力Ｃ０−Ｃ３
を有する。これらの出力Ｃ０−Ｃ３は、６つの４ビット
幅バス１６２、２０２、２８２、３６２、３９２、４３
２によってそれぞれがマイクロコントローラ１００の入
力ＩＮ２１−２４、ＩＮ１７−２０、ＩＮ１３−１６、
ＩＮ２５−２８、ＩＮ２９−３２、およびＩＮ３３−３
６に接続している。上記６つのクロック発振器はリード
１５１を介して入力ピンＩＮによって発振器１５０の出
力ＯＵＴにも接続している。第１、第２、第４、および
第５のクロック発振器１６０、２００、３６０、３９０
の出力ピンＣＬＫＯＵＴは、それぞれ第１、第２、第
４、および第５の制御回路１７０、２１０、３４０、４
００、第１、第２、第４、および第５タイマー２２０、
２７０、３８０、４４０の入力ピンＣＬＫ、および５つ
のパリティ・チェッカー１８０、１９０、３５０、４１
０に接続されている。しかし、第３および第６のクロッ
ク発振器２８０、４３０は第３および第６の制御回路２
９０の入力ピンＣＬＫと第３および第６のタイマー３０
０、４９０の入力ピンＣＬＫとにリード２８１、４３１
を介して接続されている。さらに、上記６つのクロック
発振器は各々の入力ＩＮＣにリード１７２、２１２、２
９２、３４２、４０２、４２２を介して６つの制御回路
の出力ピンＩＮＣ ＣＬＫからの信号をそれぞれ受信す
る。

【００１８】パリティ・チェッカー１８０、３５０は、
第１および第４の制御回路１７０、３４０の入力ＥＶＥ
Ｎに接続した出力ピンＰをそれぞれ有する。逆に言え
ば、パリティ・チェッカー１９０、４１０は、第２およ
び第５の制御回路２１０、４００の入力ＯＤＤに接続し
た出力ピンＰをそれぞれ有する。

【００１９】上記６つの制御回路１７０、２１０、２９
０、３４０、４００、４２０は、上記６つのタイマー２
２０、２７０、３００、３８０、４４０、４９０の入力
ピンＳＹＮＣに接続した出力ピンＳＹＮＣをそれぞれ有
する。また、上記６つの制御回路の各々も２つの出力ピ
ンを有し、それれぞれがタイマーに接続している。例え
ば、出力ピンＩＮＣ ＣＮＴ１およびＩＮＣ ＣＮＴ２
はそれぞれリード１７３、１７４を介して第１および第
２カウンター２３０、２４０のピンＩＮＣに接続してい
る。したがって、制御回路２１０、２９０、３４０、４
００、４２０の出力ピンの対（ＩＮＣ ＣＮＴ３、ＩＮ
Ｃ ＣＮＴ４）、（ＩＮＣ ＣＮＴ５、ＩＮＣ ＣＮＴ
６）、（ＩＮＣ ＣＮＴ７、ＩＮＣ ＣＮＴ８）、（Ｉ
ＮＣ ＣＮＴ９、ＩＮＣ ＣＮＴ１０）、および（ＩＮ
Ｃ ＣＮＴ１１、ＩＮＣ ＣＮＴ１２）はそれぞれ他の
カウンター２５０、２６０、３１０、３２０、３３０、
３７０、４５０、４６０、４７０、４８０のピンＩＮＣ
に接続している。さらに、第１、第２、第４、および第
５の制御回路１７０、２１０、３４０、４００はＢＩＴ
８、ＢＩＴ９、およびＢＩＴ１０と呼ばれる３つの入力
ピンを有し、それぞれがタイマー２２０、２７０、３８
０、４４０のＢＩＴ８、ＢＩＴ９、およびＢＩＴ１０に
接続している。第３および第６の制御回路２９０、４２
０は、ＢＩＴ８およびＢＩＴ９と呼ばれる２つの入力ピ
ンを有し、それぞれがタイマー３００、４９０のＢＩＴ
８およびＢＩＴ９に接続している。

【００２０】参照符号１２０のコネクターＲＳ２３２
は、受信ピンＲＸＤを有する。この受信ピンＲＸＤはリ
ード１２１を介して、モニタ１００の受信入力ＲＸＤに
接続した受信器１３０の入力、６つの制御回路１７０、
２１０、２９０、３４０、４００、４２０の入力、およ
びリード１３１を介して４つのパリティ・チェッカー１
８０、１９０、３５０、４１０の入力に接続している。
また、コネクターＲＳ２３２はドライバ１４０の出力に
接続した伝送ピンＴＸＤを有する。さらに、このドライ
バ１４０の入力はマイクロコントローラ１００の伝送出
力ピンＴＸＤに接続される。コネクター１２０は図１に
ついて述べたようにＤＴＥ１０のピンＴＸおよびＲＸに
接続している。

【００２１】周辺装置１１０はその８つのピンＤ０−Ｄ
７によってデータ・バス１０５を介してマイクロコント
ローラ１００に接続している。マイクロコントローラの
ピンＣＳ０は、周辺装置１１０のチップ選択ピンＣＳに
接続している。このマイクロコントローラ１００は、さ
らに書き出しピンＷＲおよび読み出しピンＲＤを有し、
それぞれ周辺装置１１０のピンＷＲおよびＲＤに接続し
ている。マイクロコントローラ１００はＤＭＡ＿ＲＥＱ
１およびＤＭＡ＿ＲＥＱ２と呼ばれる２つのＤＭＡリク
エスト・ピンを有し、それぞれＸＭＩＴ＿ＤＭＡ＿ＲＥ
ＱおよびＲＣＶ＿ＤＭＡ＿ＲＥＱピンに接続している。
逆に言えば、ＤＭＡ＿ＡＣＫ１およびＤＭＡ＿ＡＣＫ２
と呼ばれるＤＭＡ通知ピンをそれぞれ周辺装置のピンＸ
ＭＩＴ＿ＤＭＡ＿ＡＣＫおよびＲＣＶ＿ＤＭＡ＿ＡＣＫ
に接続している。

【００２２】マイクロコントローラ１００のパワー・オ
ン・リセットは、レジスタ５００とキャパシタ５１０と
から構成されるＲＣ分周器を介して実行される。レジス
タの一端末は、動力源の電圧＋ＶＣＣに接続しており、
さらにレジスタの他端末はマイクロコントローラ１００
のキャパシタ５１０およびリセット入力ピンＲＳＴに接
続している。キャパシタ５１０の他端末は電力源の接地
に接続している。

【００２３】＜機能的説明＞ＤＴＥのような非同期通信
装置１０は、コネクタ１２０に接続している。電源をリ
セットした後、この装置は未知の速度でもって直列非同
期データの送信を開始する。これらのバイトは、電圧レ
ベル適合のために受信器１３０を介してマイクロコント
ローラ１００に送られるとともに、上記６つの制御回路
１７０、２１０、２９０、３４０、４００、４２０およ
び４つのパリティ・チェッカー１８０、１９０、３５
０、４１０に送られる。上記６つの制御回路は、異なる
構成パラメータ、すなわち伝送速度、データ長、パリテ
ィ、およびストップ・ビットに基づいて同時かつ独立し
て動作する。同時に、発振器１５０は、自動的に１１０
ビット／分にスイッチされる６つのクロック発振器１６
０に入力する。

【００２４】上記６つの制御回路は、特定の、かつ異な
る構成パラメータ用に確保される。すなわち、第１の制
御回路１７０は、偶数パリティおよび１または２ストッ
プ・ビットを有する７データ・ビットの非同期通信をモ
ニターする。特に、オーバーフロー出力ＯＶを介してそ
れぞれマイクロコントローラ１００の入力ＩＮ１および
ＩＮ２に接続している第１および第２カウンター２３
０、２４０は、それぞれ１ストップ・ビットおよび２ス
トップ・ビットの場合に割り当てられている。

【００２５】第２の制御回路２１０は、奇数パリティお
よび１または２ストップ・ビットを持つ７データ・ビッ
トの非同期通信をモニターする。特に、オーバーフロー
出力ＯＶを介してそれぞれマイクロコントローラ１００
の入力ＩＮ３およびＩＮ４に接続している第３および第
４のカウンター２５０、２６０は、それぞれ１ストップ
・ビットおよび２ストップ・ビットの場合に割り当てら
れている。

【００２６】第３の制御回路２９０は、パリティなしお
よび１または２ストップ・ビットを持つ７データ・ビッ
トの非同期通信をモニターする。特に、オーバーフロー
出力ＯＶを介してそれぞれマイクロコントローラ１００
の入力ＩＮ５およびＩＮ６に接続している第５および第
６のカウンター３１０、３２０は、それぞれ１ストップ
・ビットおよび２ストップ・ビットの場合に割り当てら
れている。

【００２７】第４の制御回路３４０は、偶数パリティお
よび１または２ストップ・ビットを持つ８データ・ビッ
トの非同期通信をモニターする。特に、オーバーフロー
出力ＯＶを介してそれぞれマイクロコントローラ１００
の入力ＩＮ７およびＩＮ８に接続している第７および第
８のカウンター３３０、３７０は、それぞれ１ストップ
・ビットおよび２ストップ・ビットの場合に割り当てら
れている。

【００２８】第５の制御回路４００は、奇数パリティお
よび１または２ストップ・ビットを持つ８データ・ビッ
トの非同期通信をモニターする。特に、オーバーフロー
出力ＯＶを介してそれぞれマイクロコントローラ１００
の入力ＩＮ９およびＩＮ１０に接続している第９および
第１０のカウンター４５０、４６０は、それぞれ１スト
ップ・ビットおよび２ストップ・ビットの場合に割り当
てられている。

【００２９】そして最後に、第６の制御回路４２０は、
パリティなしおよび１または２ストップ・ビットを持つ
８データ・ビットの非同期通信をモニターする。特に、
オーバーフロー出力ＯＶを介してそれぞれマイクロコン
トローラ１００の入力ＩＮ１１およびＩＮ１２に接続し
ている第９および第１０のカウンター４７０、４８０
は、それぞれ１ストップ・ビットおよび２ストップ・ビ
ットの場合に割り当てられている。

【００３０】本発明は、６つの制御回路および関連タイ
マーの状態マシンを適合させることによって、最後の３
つのデータ・ビット、例えば１０番目、１１番目、およ
び１２番目のデータ・ビットを試験する９データ・ビッ
ト長の非同期通信にも用いることができよう。このよう
な場合、マイクロコントローラと周辺装置との間の９ビ
ット長伝送を取り扱うために、マイクロコントローラお
よびデータは１６ビット長のものでなければならないと
いう点をのぞいて、以下に記載することも適用できよ
う。

【００３１】ＰＯＲでは、レジスタ５００およびキャパ
シタ５１０はリード５１１上で負の信号を発生する。こ
の負の信号は、マイクロコントローラ１００によって該
コントローラのリセット・ピンＲＳＴ上で考慮される。

【００３２】マイクロコントローラがいったん基本保証
試験（ＢＡＴ）を実行し、内部ＤＭＡをプログラムする
と、６つの制御回路、１２のカウンタ、および６つの制
御回路をリセットするために、リード１０１上で出力Ｏ
ＵＴ１を１に設定する。さらに、マイクロコントローラ
は出力ＯＵＴ１を０にリセットし、また上記６つの制御
回路の試験入力対する出力ＯＵＴ２をリード１０２を介
して１に設定することによって、それらを試験モードに
切り替える。

【００３３】以下、第一の制御回路１７０の機能を図９
を参照しながら説明する。第一の制御回路１７０は、偶
数パリティおよび１または２ストップ・ビットを有する
７データ・ビットの検出を専門に行う。この制御回路は
状態０にリセットされ、試験入力１０２が起動されるま
でこの状態を維持する。試験入力が起動された場合、第
一の制御回路１は状態２へ進むためのスタート・ビット
を表す低位のＲＸＤ入力１３１を待つ状態１となり、さ
もなければ制御回路は状態１のままとなる。状態２は同
期出力信号ＳＹＮＣ１７１として解読される。この同期
出力信号ＳＹＮＣ１７１は、非同期構成リンクのビット
計数開始を同期させるタイマー２２０を起動させる。そ
の後、第一の制御回路は８番目のビット時間を待つ状態
３となり、ここでクロック時間が最低速の１１０ｂｐｓ
に同期されたタイマーによって与えられる。同時に、パ
リティ・チェッカー１８０は、図５に示すように、リー
ド１６１を介してクロック発振器１６０のＣＬＫ信号に
よって同期したシフト・レジスタ６２０へ送られる受信
データを、入力ＲＸＤ１３１で受ける。このデータはク
ロック周波数で桁送りされ、非直列化する。リアルタイ
ムで、シフト・レジスタに接続された偶数パリティ・チ
ェッカー６３０は、それら７ビットのパリティを計算
し、状態３でチェックを受けるために第一制御回路１７
０に向けて出力ＰＥ１８１に呈示する。パリティが予測
通りに偶数である場合、制御回路はリード１７２を介し
てその入力ＩＮＣ上のクロック発振器１６０をインクリ
メントするために状態４となる。クロック発振器１６０
は、図８に示すように、カウンタ６００と分周器６１０
とから構成される。このカウンタ６００がひとたび増分
信号１７２を受け取ると、分周器６１０に向けて出力す
るために出力Ｑ０−Ｑ３を１０００に設定する。分周器
６１０は、発振器１５０から任意実行クロック信号を入
力ＩＮ上に受け取り、より一層高いクロック速度（例え
ば２２０ｂｐｓ）を得るためにそれを割り振る。その
後、新たなスタート・ビットが待機している状態１にル
ープ・バックする。

【００３４】状態５では、同様に、ＲＸＤ信号を試験す
る前に９番目のビット時間が待機している。ひとたびそ
れが受け取られると、ＲＸＤが試験される。０に等しい
場合、１または２ストップ・ビットが予測されるので同
期していないことを意味する。したがって、すでに述べ
た同一の動作を実行するために状態４となる。ＲＸＤ信
号が１に等しい場合、１ストップ・ビットの事例が起こ
り、１０番目のビット・時間が待機している状態６とな
る。ひとたびそれが受け取られると、ＲＸＤ信号が試験
される。０に等しい場合、一つのストップ・ビットの構
成が解読されることを意味し、解読された時に状態８と
なり、ＩＮＣ ＣＮＴ１信号１７３を介して第１カウン
タ２３０を増分する。その後、新たなスタート・ビット
が待機している状態１にループ・バックする。状態６で
ＲＸＤ信号が１に等しい場合、それは第２のストップ・
ビットを表す。さらに、ＩＮＣ ＣＮＴ２信号１７４を
介して第２のカウンタ２４０を増分するために状態７と
なる。そして、新たなスタート・ビットが待機している
状態１にループ・バックする。

【００３５】以下、第２の制御回路２１０の機能を図１
０を参照しながら説明する。この制御回路２１０は、奇
数パリティおよび１または２ストップ・ビットを有する
７データ・ビットの検出を専門に行う。この制御回路は
状態０にリセットされ、試験入力１０２が起動されるま
でこの状態を維持する。試験入力が起動された場合、第
２の制御回路２１０は状態２へ進むためのスタート・ビ
ットを表す低位のＲＸＤ入力１３１を待つ状態１とな
り、さもなければ制御回路は状態１のままとなる（ＲＸ
Ｄ高位）。状態２は同期出力信号ＳＹＮＣ２１１として
解読される。この信号によって、非同期構成リンクのビ
ット計数開始を同期させるタイマー２７０が起動され
る。その後、制御回路は８番目のビット時間を待つ状態
３となり、各クロック時間が最低速の１１０ｂｐｓに同
期されたタイマーによって与えられる。同時に、パリテ
ィ・チェッカー１９０は、リード２０１を介してクロッ
ク発振器２００のＣＬＫ信号によって同期したシフト・
レジスタ６２１に入力される受信データを、図６に示す
ように、入力ＲＸＤ１３１で受ける。このデータはクロ
ック周波数で桁送りされ、非直列化する。リアルタイム
で、シフト・レジスタに接続された奇数パリティ・チェ
ッカー６３１は、それら７ビットのパリティを計算し、
それを出力ＰＯ１９１上に呈示する。この出力ＰＯ１９
１は制御回路２１０に接続されており、状態３でチェッ
クを受ける。パリティが予測通りに奇数である場合、そ
れは状態５となる。パリティが偶数である場合、制御回
路はリード２１２を介してその入力ＩＮＣ上のクロック
発振器２００を増分するために状態４となる。クロック
発振器２００は、上記クロック発振器１６６と同様に、
図８に示すようにカウンタ６００と分周器６１０とから
構成される。このカウンタ６００がひとたび増分信号２
１２を受け取ると、分周器６１０に向けて出力するため
に出力Ｑ０−Ｑ３を１０００に設定する。分周器６１０
は、発振器１５０から任意実行クロック信号を入力ＩＮ
上に受け取り、より一層高いクロック速度（例えば２２
０ｂｐｓ）を得るためにそれを割り振る。その後、新た
なスタート・ビットが待機している状態１にループ・バ
ックする。

【００３６】状態５では、同様にＲＸＤ信号を試験する
前に９番目のビット時間が待機している。ＲＸＤが０に
等しい場合、１または２ストップ・ビットが予測される
ため同期していないことを意味する。したがって、すで
に述べた同一の動作を実行するために状態４となる。Ｒ
ＸＤ信号が１に等しい場合、１ストップ・ビットの事例
が起こり、ＲＸＤ信号を試験するまで１０番目のビット
時間が待機している状態６となる。ＲＸＤ信号が０に等
しい場合、１ストップ・ビットの構成が解読されること
を意味し、解読された時に状態８となり、ＩＮＣ ＣＮ
Ｔ３信号２５０を介して第３カウンタ２５０を増分す
る。その後、新たなスタート・ビットが待機している状
態１にループ・バックする。状態６でＲＸＤ信号が１に
等しい場合、それは第２のストップ・ビットを表す。さ
らに、ＩＮＣ ＣＮＴ４信号２１４を介して第４のカウ
ンタ２６０を増分するために状態７となる。そして、新
たなスタート・ビットが待機している状態１にループ・
バックする。

【００３７】以下、第３の制御回路２９０の機能を図１
１を参照しながら説明する。この制御回路２９０は、パ
リティなし、かつストップ・ビットの数が１または２で
ある７データ・ビットの検出を専門に行う。この制御回
路は状態０にリセットされ、試験入力１０２が起動され
るまでこの状態を維持する。試験入力が起動された場
合、第２の制御回路２１０は状態２へ進むためのスター
ト・ビットを表す低位のＲＸＤ入力１３１を待つ状態１
となり、さもなければ制御回路は状態１のままとなる
（ＲＸＤ高位）。状態２は同期出力信号ＳＹＮＣ２９１
として解読される。この信号によって、非同期構成リン
クのビット計数開始を同期させるタイマー３００が起動
される。その後、制御回路は８番目のビット時間を待つ
状態３となり、各クロック時間が最低速の１１０ｂｐｓ
に同期されたタイマーによって与えられる。ＲＸＤが０
に等しい場合、１または２ストップ・ビットが予測され
るので同期されないことを意味し、リード２９２を介し
て入力ＩＮＣ上でクロック発振器２８０を増分する状態
４となる。クロック発振器２８０は、上記した他のクロ
ック発振器１６０、２００と同様に、図８に示すように
カウンタ６００と分周器６１０とから構成される。この
カウンタ６００がひとたび増分信号２９２を受け取る
と、分周器６１０に向けて出力するために出力Ｑ０−Ｑ
３を１０００に設定する。分周器６１０は、発振器１５
０から任意実行クロック信号を入力ＩＮ上に受け取り、
別のクロック速度（例えば２２０ｂｐｓ）を得るために
それを割り振る。その後、新たなスタート・ビットが待
機している状態１にループ・バックする。

【００３８】状態５では、同様にＲＸＤ信号１３１を試
験する前に９番目のビット時間が待機している。ひとた
びそれが受け取られると、ＲＸＤが０に等しい場合、１
つのストップ・ビットの構成が解読されることを意味す
る。したがって、解読時に状態７となり、ＩＮＣ ＣＮ
Ｔ５信号２９３を介して第５番目のカウンタ３１０を増
分する。その後、新たなスタート・ビットが待機してい
る状態１にループ・バックする。状態５でＲＸＤ信号が
１に等しい場合、それは第２のストップ・ビットを表す
もので、ＩＮＣ ＣＮＴ６信号２９４を介して第６カウ
ンタ３２０を増分する。そして、新たなスタート・ビッ
トが待機している状態１にループ・バックする。

【００３９】以下、第４の制御回路３４０の機能を図１
２を参照しながら説明する。この制御回路３４０は、偶
数パリティを有し、かつストップ・ビットの数が１また
は２である８データ・ビットの検出を専門に行う。この
制御回路は状態０にリセットされ、試験入力１０２が起
動されるまでこの状態を維持する。試験入力が起動され
た場合、第２の制御回路２１０は状態２へ進むためのス
タート・ビットを表す低位のＲＸＤ入力１３１を待つ状
態１となり、さもなければ制御回路は状態１のままとな
る（ＲＸＤ高位）。状態２は同期出力信号ＳＹＮＣ３４
１として解読される。この信号によって、非同期構成リ
ンクのビット計数開始を同期させるタイマー３８０が起
動される。その後、制御回路は９番目のビット時間を待
つ状態３となり、各クロック時間が最低速の１１０ｂｐ
ｓに同期されたタイマーによって与えられる。同時に、
パリティ・チェッカー３５０は、図７に示すように、上
記シフト・レジスタ６２０と同様のシフト・レジスタの
Ｄ入力に入力される受信データを受け取るけれども、こ
の受信データは、８ビット長のパリティ・チェッカー１
８０のものである。シフト・レジスタは、リード３６１
を介してクロック発振器３６０のＣＬＫ信号によって同
期される。このデータはクロック周波数で桁送りされ、
非直列化する。図７に示すような偶数パリティ・チェッ
カー６３０に類似するけれども８ビット長である偶数パ
リティ・チェッカーは、シフト・レジスタに接続されて
いる。シフト・レジスタに接続された偶数パリティ・チ
ェッカーは、リアルタイムで、状態３でのチェックに応
じて、それら８つのビットのパリティを計算し、制御回
路３４０に向けて出力Ｐ３５１上に表す。パリティが予
測通りに偶数である場合、状態５となる。パリティが奇
数である場合、制御回路はリード３４２を介してその入
力ＩＮＣ上のクロック発振器３６０を増分するために状
態４となる。クロック発振器３６０は、図８に示すよう
に、カウンタ６００と分周器６１０とから構成される。
このカウンタ６００がひとたび増分信号３４２を受け取
ると、分周器６１０に向けて出力するために出力Ｑ０−
Ｑ３を１０００に設定する。分周器６１０は、発振器１
５０から任意実行クロック信号を入力ＩＮ上に受け取
り、より一層高いクロック速度（例えば２２０ｂｐｓ）
を得るためにそれを割り振る。その後、新たなスタート
・ビットが待機している状態１にループ・バックする。

【００４０】状態５では、同様にＲＸＤ信号を試験する
前に１０番目のビット時間が待機している。ひとたびそ
れが受け取られると、ＲＸＤ信号が１に等しい場合、状
態６となる。さもなければ、上記した動作と同様の動作
を実行する状態４となる。状態６では、ＲＸＤ信号を試
験する１１番目の信号を待つ。０に等しい場合、一つの
ストップ・ビットの構成が解読されることを意味し、状
態８となり、ＩＮＣＣＮＴ７信号３４３によって第７番
目のカウンタ３３０が増分される。その後、新たなスタ
ート・ビットが待機している状態１にループ・バックす
る。状態６でＲＸＤ信号が１に等しい場合、それは２ス
トップ・ビットの事例と同様に、ＩＮＣ ＣＮＴ８信号
３４４を介して第８のカウンタ３７０を増分する状態７
となる。そして、新たなスタート・ビットが待機してい
る状態１にループ・バックする。

【００４１】以下、第５の制御回路４００の機能を図１
３を参照しながら説明する。この制御回路４００は、奇
数パリティを有し、かつストップ・ビットの数が１また
は２である８データ・ビットの検出を専門に行う。この
制御回路は状態０にリセットされ、試験入力１０２が起
動されるまでこの状態を維持する。試験入力が起動され
た場合、第５の制御回路４００は状態２へ進むためのス
タート・ビットを表す低位のＲＸＤ入力１３１を待つ状
態１となり、さもなければ制御回路は状態１のままとな
る（ＲＸＤ高位）。状態２は同期出力信号ＳＹＮＣ４０
１として解読される。この信号によって、非同期構成リ
ンクのビット計数開始を同期させるタイマー４４０が起
動される。その後、第５の制御回路は９番目のビット時
間を待つ状態３となり、各クロック時間が最低速の１１
０ｂｐｓに同期されたタイマーによって与えられる。同
時に、パリティ・チェッカー４１０は、図７に示すよう
に、上記シフト・レジスタ６２１と同様の８ビット長の
シフト・レジスタに入力される受信データを入力ＲＸＤ
１３１上で受け取る。シフト・レジスタは、リード３９
１を介してクロック発振器３９０のＣＬＫ信号によって
同期される。このデータはクロック周波数で桁送りさ
れ、非直列化する。８ビット長のシフト・レジスタに対
応した８ビット長の偶数パリティ・チェッカーは、図７
に示すような偶数パリティ・チェッカー６３０に類似し
た動作を行う。シフト・レジスタに接続された偶数パリ
ティ・チェッカーは、リアルタイムで、状態３でのチェ
ックに応じて、それら８つのビットのパリティを計算
し、制御回路４００に向けて出力Ｐ４１１上に表す。パ
リティが予測通りに奇数である場合、状態５となる。パ
リティが偶数である場合、制御回路はリード４０２を介
してその入力ＩＮＣ上のクロック発振器３９０を増分す
るために状態４となる。クロック発振器３６０は、他の
発振器と同様に、カウンタ６００と分周器６１０とから
構成される。このカウンタ６００がひとたび増分信号４
０２を受け取ると、分周器６１０に向けて出力するため
に出力Ｑ０−Ｑ３を１０００に設定する。分周器６１０
は、発振器１５０から任意実行クロック信号を入力ＩＮ
上に受け取り、より一層高いクロック速度（例えば２２
０ｂｐｓ）を得るためにそれを割り振る。その後、新た
なスタート・ビットが待機している状態１にループ・バ
ックする。

【００４２】状態５では、同様にＲＸＤ信号を試験する
前に１０番目のビット時間が待機している。ＲＸＤが０
に等しい場合、１または２ストップ・ビットが予測され
るので同期しないことを意味し、状態４となり、すでに
述べた動作を行う。さもなければ、ＲＸＤ信号を試験す
るために１１番目のビットが待機している状態６とな
る。上記ＲＸＤ信号が０に等しい場合、一つのストップ
・ビットの構成が解読されることを意味し、状態８とな
る。この状態８では、ＩＮＣ ＣＮＴ９信号４０３によ
って第９番目のカウンタ４５０が増分される。その後、
新たなスタート・ビットが待機している状態１にループ
・バックする。状態６でＲＸＤ信号が１に等しい場合、
それは２ストップ・ビットの事例に一致し、ＩＮＣ Ｃ
ＮＴ１０信号４０４を介して第１０のカウンタ４６０を
増分する状態７となる。そして、新たなスタート・ビッ
トが待機している状態１にループ・バックする。

【００４３】以下、第６の制御回路４２０の機能を図１
４を参照しながら説明する。この制御回路４２０は、パ
リティなしであり、かつストップ・ビットの数が１また
は２である８データ・ビットの検出を専門に行う。この
制御回路は状態０にリセットされ、試験入力１０２が起
動されるまでこの状態を維持する。試験入力が起動され
た場合、第５の制御回路４００は状態２へ進むためのス
タート・ビットを表す低位のＲＸＤ入力１３１を待つ状
態１となり、さもなければ制御回路は状態１のままとな
る（ＲＸＤ高位）。状態２は同期出力信号ＳＹＮＣ４２
１として解読される。この信号によって、非同期構成リ
ンクのビット計数開始を同期させるタイマー４９０が起
動される。その後、制御回路は９番目のビット時間を待
つ状態３となり、各クロック時間が最低速の１１０ｂｐ
ｓに同期されたタイマーによって与えられる。上記ＲＸ
Ｄ信号が０に等しい場合、１または２ストップ・ビット
が予測されるので同期しないことを意味し、リード４２
２を介して入力ＩＮＣ上でクロック発振器４３０を増分
する状態４となる。クロック発振器４３０は他のクロッ
ク発振器１６０、２２０と同様に、図８に示すように、
カウンタ６００と分周器６１０とから構成される。この
カウンタ６００がひとたび増分信号４２２を受け取る
と、分周器６１０に向けて出力するために出力Ｑ０−Ｑ
３を１０００に設定する。分周器６１０は、発振器１５
０から任意実行クロック信号を入力ＩＮ上に受け取り、
より一層高いクロック速度（例えば２２０ｂｐｓ）を得
るためにそれを割り振る。その後、新たなスタート・ビ
ットが待機している状態１にループ・バックする。

【００４４】状態５では、同様にＲＸＤ信号を試験する
前に１０番目のビット時間が待機している。ＲＸＤが０
に等しい場合、１または２ストップ・ビットが予測され
るので同期しないことを意味し、状態４となり、すでに
述べた動作を行う。さもなければ、ＲＸＤ信号を試験す
るために１１番目のビットが待機している状態６とな
る。上記ＲＸＤ信号が０に等しい場合、一つのストップ
・ビットの構成が解読されることを意味し、状態８とな
る。この状態８では、ＩＮＣ ＣＮＴ９信号４０３によ
って第９番目のカウンタ４５０が増分される。その後、
新たなスタート・ビットが待機している状態１にループ
・バックする。状態６でＲＸＤ信号が１に等しい場合、
それは２つのストップ・ビットの事例に一致し、ＩＮＣ
ＣＮＴ１０信号４０４を介して第１０のカウンタ４６
０を増分する状態７となる。そして、新たなスタート・
ビットが待機している状態１にループ・バックする。

【００４５】これらの状態マシンのすべてを、それぞれ
が固有の構成を備える上記構成要素の６つのブロックを
直列に実装することによって連続的に、あるいは図２な
いし図４に示すように上記６つのブロックを並列に実装
することによって同時に動作させてもよい。

【００４６】第２の事例は、これら６つのブロックに接
続するシリアル非同期データ信号ＲＸＤ１３１によって
可能となる。１２のカウンタのいずれか一つが１０の数
に達すると直ちに、そのオーバーフロー出力ＯＶが１に
セットされる。各々のオーバーフロー出力は、マイクロ
コントローラ１００の入力ピンＩＮ１−１２にそれぞれ
接続している。例えば、第１のカウンタ２３０のオーバ
ーフロー・ピンは、入力ピンＩＮ１、．．．に接続す
る。マイクロコントローラがどのカウンタが最初に１０
の数に達したかどうかを認識するように、上記入力ピン
はマイクロコントローラによって規則正しく配向してい
る。 さらに、マイクロコントローラは上記カウンタに
対応するクロック発振器Ｃ０−Ｃ３のコードの値を読み
取る。例証として、クロック発振器１６０は第１および
第２カウンタ２３０、２４０に対応している。コードの
値Ｃ０−Ｃ３は非同期通信リンクの所定の速度に対応し
ていることから、マイクロコントローラはこの所定の速
度および上記１２のカウンタに対応した所定のパラメー
タにもとづいて内部ＵＡＲＴ（万能非同期受信送信機）
をプログラムする。ＵＡＲＴがプログラムされると、マ
イクロコントローラはカウンタおよび制御回路のすべて
をリセットするために出力ピンＯＵＴ１を１に設定す
る。ところで、クロック発振器は最低速度１１０ｂｐｓ
にリセットされる。リセット後、周辺装置１１０はＤＭ
Ａを介してマイクロコントローラによる伝送を開始す
る。

【００４７】読み取り動作のタイミング・チャートを表
す図１５を参照すると、ＤＭＡはＸＭＩＴ＿ＤＭＡ＿Ｒ
ＥＱ信号をピンＤＭＡ＿ＲＥＱ１によってマイクロコン
トローラに送る。また、マイクロコントローラはＸＭＴ
＿ＤＭＡ＿ＡＣＫ信号をピンＤＭＡ＿ＡＣＫ１から戻
す。さらに、周辺装置はチップ選択信号ＣＳおよび読み
取り信号ＲＤを受信し、双方向バス１０５によって周辺
装置からのデータの読み取りを開始する。各受信バイト
は、ＵＡＲＴのＸＭＩＴへ内部伝送され、さらに事前に
見い出した構成パラメータにもとづいてドライバ１４０
を経由してコネクタ１２０にピンＴＸＤを介して送られ
る。

【００４８】逆に言えば、図１６に示すように、受信器
１３０からピンＲＸＤを用いてマイクロコントローラに
よって受信されるデータは、マイクロコントローラの内
側で内部割り込みが生ずる。このことによって、ピンＤ
ＭＡ−ＲＥＱ２上でＲＣＶ＿ＤＭＡ＿ＲＥＱ信号の受信
が許可される。その後、ピンＤＭＡ＿ＡＣＫ２からＲＣ
Ｖ＿ＤＭＡ＿ＡＣＫ信号を戻す。さらに、周辺装置はチ
ップ選択信号ＣＳおよび書き込み信号ＷＲを受信し、つ
づいてマイクロコントローラは周辺装置からのデータを
双方向バス１０５を書き込み、通信の終了まで動作が続
行する。

【００４９】まとめとして、本発明の構成に関して以下
の事項を開示する。 （１）コネクタを介して第１の非同期装置および第２の
非同期装置と、周辺装置とに別々に結合したマイクロコ
ントローラを備え、前記第１の非同期装置と前記第２の
非同期装置との間の非同期データ・リンクの構成パラメ
ータを検出する装置であって、前記コネクタから非直列
化されたデータ・ビット信号ＲＸＤを受信する制御回路
と、非同期伝送速度Ｃ０−Ｃ３に適応するように、クロ
ック信号を発生して前記制御回路の信号ＩＮＣＣＬＫに
もとづいてクロック周波数を変えるクロック発振器と、
データ・ビット長に適応するように、前記制御回路の信
号ＩＮＣＣＬＫ１またはＩＮＣＣＬＫ２にもとづいてデ
ータ・バイトの初めでビット計数を同期させるタイマー
と、前記第１の非同期装置と前記第２の非同期装置との
間の通信を確立するために、前記伝送速度、データ・ビ
ット長、およびストップ・ビットの構成が検出されるこ
とを示す前記マイクロコントローラへオーバーフロー信
号ＯＶを発生するようにして、予測されたストップ・ビ
ットの数を含む所定の構成が整合する回数をカウントす
る手段と、を備えたことを特徴とする非同期データ・リ
ンクの構成パラメータを検出するための装置。 （２）前記非直列化データ・ビット信号はパリティ・ビ
ットを有するもので、さらに前記装置は、前記パリティ
・ビットと比較するために前記制御回路へ伝送されるデ
ータ・ビットのパリティを計数するために、前記コネク
タから前記非直列化データ・ビット信号ＲＸＤを受信す
るパリティ・チェッカーをさらに備えたことを特徴とす
る上記（１）に記載の非同期データ・リンクの構成パラ
メータを検出するための装置。 （３）前記パリティ・チェッカーは、偶数データ・ビッ
トの検出に特化した第１のパリティ・チェッカーと、奇
数データ・ビットの検出に特化した第２のパリティ・チ
ェッカーとから成ることを特徴とする上記（１）または
（２）に記載の非同期データ・リンクの構成パラメータ
を検出する装置。 （４）前記第２のパリティ・チェッカーは、第２のクロ
ック発振器、第２の制御回路、第２のタイマー、および
前記予測されたストップ・ビットの数を含む所定の構成
が整合する回数をカウントする第２のカウント手段に連
結することを特徴とする上記（３）に記載の非同期デー
タ・リンクの構成パラメータを検出する装置。 （５）前記カウント手段は、１ストップ・ビットを計数
する構成を検出する回数を計数することに特化したカウ
ンタと、２ストップ・ビットを計数する構成を検出する
回数を計数することに特化したカウンタとからなること
を特徴とする上記（１）ないし（４）のいずれか一項に
記載の非同期データ・リンクの構成パラメータを検出す
る装置。 （６）７データ・ビット長の非同期データ・リンクの検
出に特化していること特徴とする上記（１）ないし
（５）のいずれか一項に記載の非同期データ・リンクの
構成パラメータを検出する装置。 （７）８データ・ビット長の非同期データ・リンクの検
出に特化していること特徴とする上記（１）ないし
（５）のいずれか一項に記載の非同期データ・リンクの
構成パラメータを検出する装置。 （８）前記第１の非同期装置と前記第２の非同期装置と
の間の通信を確立するために構成が検出されることを示
す前記マイクロコントローラへ前記オーバーフロー信号
ＯＶを発生することによって、７または８データ・ビッ
ト長、偶数または奇数パリティまたはパリティなし、お
よび１つまたは２つのストップ・ビットからなる構成パ
ラメータを自動的に選択することを特徴とする上記
（７）または（８）に記載の非同期データ・リンクの構
成パラメータを検出する装置。 （９）前記マイクロコントローラへ前記オーバーフロー
信号ＯＶを先ず最初に発生させるために、構成の種類を
同時に検出するように各構成アダプターに対して前記非
直列化ビット信号ＲＸＤがパラレル伝送されることを特
徴とする上記（８）に記載の非同期データ・リンクの構
成パラメータを検出する装置。 （１０）データ端末装置ＤＴＥまたはデータ回線終端装
置ＤＣＥに用いられることを特徴とする上記（１）ない
し（９）のいずれか一項に記載の非同期データ・リンク
の構成パラメータを検出する装置。

【図面の簡単な説明】

【図１】 本発明にもとづく非同期アダプターが実装さ
れている環境の概略を説明するための回路図である。

【図２】 本発明にもとづく非同期アダプターの詳細を
説明するための回路図である。

【図３】 本発明にもとづく非同期アダプターの詳細を
説明するための回路図である。

【図４】 本発明にもとづく非同期アダプターの詳細を
説明するための回路図である。

【図５】 ７データ・ビット長でのパリティー・チェッ
クを説明するための回路図であって偶数パリティーの場
合を示す。

【図６】 ７データ・ビット長でのパリティー・チェッ
クを説明するための回路図であって奇数パリティーの場
合を示す。

【図７】 ８データ・ビット長でのパリティー・チェッ
ク（偶数または奇数）を説明するための回路図である。

【図８】 本発明にもとづく制御回路の各々に接続して
用いられるクロック発振器を説明するための回路図であ
る。

【図９】 第１の制御回路の機能的動作を説明するため
のフロー・チャートである。

【図１０】 第２の制御回路の機能的動作を説明するた
めのフロー・チャートである。

【図１１】 第３の制御回路の機能的動作を説明するた
めのフロー・チャートである。

【図１２】 第４の制御回路の機能的動作を説明するた
めのフロー・チャートである。

【図１３】 第５の制御回路の機能的動作を説明するた
めのフロー・チャートである。

【図１４】 第６の制御回路の機能的動作を説明するた
めのフロー・チャートである。

【図１５】 本発明にもとづくマイクロコントローラと
周辺装置との間における読み取りおよび書き出し動作を
示すタイミング図である。

【図１６】 本発明にもとづくマイクロコントローラと
周辺装置との間における読み取りおよび書き出し動作を
示すタイミング図である。

【符号の簡単な説明】１０ ＤＴＥ １００ マイクロコントローラ １１０ ＤＣＥ １２０ コネクタ（ＲＳ２３２） １３０ 受信器 １６０ クロック発振器 １７０ 制御回路 １８０ パリティ・チェッカー ２２０ タイマー ４００ 制御回路 ５００ レジスタ ５１０ キャパシタ ６００ カウンタ ６１０ 分周器

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョン−フランスワ・ル・ペネック フランス国06100、 ニース シュマン・ ドュ・ラ・セレナ 11 (72)発明者 パトリック・ミシェル フランス国06610、 ラ・ゴードゥ シュ マン・ドュ・フォン・ドュ・リブ 621

Claims (10)

【特許請求の範囲】
1. 【請求項１】コネクタを介して第１の非同期装置および
   第２の非同期装置と、周辺装置とに別々に結合したマイ
   クロコントローラを備え、前記第１の非同期装置と前記
   第２の非同期装置との間の非同期データ・リンクの構成
   パラメータを検出する装置であって、 前記コネクタから非直列化されたデータ・ビット信号Ｒ
   ＸＤを受信する制御回路と、 非同期伝送速度Ｃ０−Ｃ３に適応するように、クロック
   信号を発生して前記制御回路の信号ＩＮＣＣＬＫにもと
   づいてクロック周波数を変えるクロック発振器と、 データ・ビット長に適応するように、前記制御回路の信
   号ＩＮＣＣＬＫ１またはＩＮＣＣＬＫ２にもとづいてデ
   ータ・バイトの初めでビット計数を同期させるタイマー
   と、 前記第１の非同期装置と前記第２の非同期装置との間の
   通信を確立するために、前記伝送速度、データ・ビット
   長、およびストップ・ビットの構成が検出されることを
   示す前記マイクロコントローラへオーバーフロー信号Ｏ
   Ｖを発生するようにして、予測されたストップ・ビット
   の数を含む所定の構成が整合する回数をカウントする手
   段と、 を備えたことを特徴とする非同期データ・リンクの構成
   パラメータを検出するための装置。
2. 【請求項２】前記非直列化データ・ビット信号はパリテ
   ィ・ビットを有するもので、さらに前記装置は、前記パ
   リティ・ビットと比較するために前記制御回路へ伝送さ
   れるデータ・ビットのパリティを計数するために、前記
   コネクタから前記非直列化データ・ビット信号ＲＸＤを
   受信するパリティ・チェッカーをさらに備えたことを特
   徴とする請求項１に記載の非同期データ・リンクの構成
   パラメータを検出するための装置。
3. 【請求項３】前記パリティ・チェッカーは、 偶数データ・ビットの検出に特化した第１のパリティ・
   チェッカーと、 奇数データ・ビットの検出に特化した第２のパリティ・
   チェッカーとから成ることを特徴とする請求項１または
   ２に記載の非同期データ・リンクの構成パラメータを検
   出する装置。
4. 【請求項４】前記第２のパリティ・チェッカーは、第２
   のクロック発振器、第２の制御回路、第２のタイマー、
   および前記予測されたストップ・ビットの数を含む所定
   の構成が整合する回数をカウントする第２のカウント手
   段に連結することを特徴とする請求項３に記載の非同期
   データ・リンクの構成パラメータを検出する装置。
5. 【請求項５】前記カウント手段は、 １ストップ・ビットを計数する構成を検出する回数を計
   数することに特化したカウンタと、 ２ストップ・ビットを計数する構成を検出する回数を計
   数することに特化したカウンタとからなることを特徴と
   する請求項１ないし４のいずれか一項に記載の非同期デ
   ータ・リンクの構成パラメータを検出する装置。
6. 【請求項６】７データ・ビット長の非同期データ・リン
   クの検出に特化していること特徴とする請求項１ないし
   ５のいずれか一項に記載の非同期データ・リンクの構成
   パラメータを検出する装置。
7. 【請求項７】８データ・ビット長の非同期データ・リン
   クの検出に特化していること特徴とする請求項１ないし
   ５のいずれか一項に記載の非同期データ・リンクの構成
   パラメータを検出する装置。
8. 【請求項８】前記第１の非同期装置と前記第２の非同期
   装置との間の通信を確立するために構成が検出されるこ
   とを示す前記マイクロコントローラへ前記オーバーフロ
   ー信号ＯＶを発生することによって、７または８データ
   ・ビット長、偶数または奇数パリティまたはパリティな
   し、および１つまたは２つのストップ・ビットからなる
   構成パラメータを自動的に選択することを特徴とする請
   求項７または８に記載の非同期データ・リンクの構成パ
   ラメータを検出する装置。
9. 【請求項９】前記マイクロコントローラへ前記オーバー
   フロー信号ＯＶを先ず最初に発生させるために、構成の
   種類を同時に検出するように各構成アダプターに対して
   前記非直列化ビット信号ＲＸＤがパラレル伝送されるこ
   とを特徴とする請求項８に記載の非同期データ・リンク
   の構成パラメータを検出する装置。
10. 【請求項１０】データ端末装置ＤＴＥまたはデータ回線
    終端装置ＤＣＥに用いられることを特徴とする請求項１
    ないし９のいずれか一項に記載の非同期データ・リンク
    の構成パラメータを検出する装置。