JPH0313038A - 非同期式シリアルデータ伝送装置 - Google Patents
非同期式シリアルデータ伝送装置Info
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- JPH0313038A JPH0313038A JP1147325A JP14732589A JPH0313038A JP H0313038 A JPH0313038 A JP H0313038A JP 1147325 A JP1147325 A JP 1147325A JP 14732589 A JP14732589 A JP 14732589A JP H0313038 A JPH0313038 A JP H0313038A
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- 230000005540 biological transmission Effects 0.000 claims abstract description 57
- 238000001514 detection method Methods 0.000 claims abstract description 18
- 230000001360 synchronised effect Effects 0.000 claims 1
- 230000000694 effects Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000002457 bidirectional effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 230000001702 transmitter Effects 0.000 description 1
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- Dc Digital Transmission (AREA)
- Communication Control (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はマイクロコンピュータ間のデータ伝送を制御
する非同期式シリアルデータ伝送装置（Ｕ Ａ ＲＴ
； １ｌｎｉｖｅｒｓａｌ Ａｓｙｎｃｈｒｏｎ
ｏｕｓ Ｒｅｃｅｉｖｅｒ ａｎｄ Ｔｒａｎｓｍ
ｉｔｔｅｒ ）に関するものである。
する非同期式シリアルデータ伝送装置（Ｕ Ａ ＲＴ
； １ｌｎｉｖｅｒｓａｌ Ａｓｙｎｃｈｒｏｎ
ｏｕｓ Ｒｅｃｅｉｖｅｒ ａｎｄ Ｔｒａｎｓｍ
ｉｔｔｅｒ ）に関するものである。
第２図は従来の非同期式シリアルデータ伝送装置（ＵＡ
ＲＴ）の−例を示すブロック図である。
ＲＴ）の−例を示すブロック図である。
図において、■はシステムのパスラインに接続する入出
力端子、２はシリアルデータの送信端子、３はシリアル
データの受信端子、４はシステムのパスラインへのデー
タ送出及びシステムのパスラインからのデータ搬入を行
なう双方向のデータバスバッファ、６はシステムのパス
ラインからの送信用データを格納し、送信端子２より送
信する送信バッファ、７は送信バッファ６の送信データ
をシリアルに変換し出力させる送信制御回路、１０は受
信端子３からの受信データを格納し入出力端子１よりシ
ステムのパスラインに送出する受信バッファ、１１はシ
リアルの受信データの受信及び受信データをパラレルに
変換しての格納を行なう受信制御回路である。
力端子、２はシリアルデータの送信端子、３はシリアル
データの受信端子、４はシステムのパスラインへのデー
タ送出及びシステムのパスラインからのデータ搬入を行
なう双方向のデータバスバッファ、６はシステムのパス
ラインからの送信用データを格納し、送信端子２より送
信する送信バッファ、７は送信バッファ６の送信データ
をシリアルに変換し出力させる送信制御回路、１０は受
信端子３からの受信データを格納し入出力端子１よりシ
ステムのパスラインに送出する受信バッファ、１１はシ
リアルの受信データの受信及び受信データをパラレルに
変換しての格納を行なう受信制御回路である。
次に動作について説明する。
マイクロプロセッサからデータバスバッファ４を通じて
送信バッファ６に書込まれた複数ビットからなる１キャ
ラクタのパラレルの送信データは、送信制御回路７によ
って送信バッファ６からシリアルデータとして送信され
る。このシリアルデータには１キャラクタごとに先頭に
“Ｌ″レベル１ビットらなるスタートビットと最後に“
°Ｈ゛レベル複数ビットからなるストップビットが付加
されている。
送信バッファ６に書込まれた複数ビットからなる１キャ
ラクタのパラレルの送信データは、送信制御回路７によ
って送信バッファ６からシリアルデータとして送信され
る。このシリアルデータには１キャラクタごとに先頭に
“Ｌ″レベル１ビットらなるスタートビットと最後に“
°Ｈ゛レベル複数ビットからなるストップビットが付加
されている。
また、先頭に“Ｌ″レベル１ビットらなるスタートビッ
トと最後に“°Ｈ”°レベル複数ビットからなるストッ
プビットが付加された複数ビットからなる１キャラクタ
のシリアルの受信データは受信制御回路１１によって受
信バッファ７に受信され、さらにパラレルのデータに変
換されて格納される。マイクロプロセッサはこの受信デ
ータをデータバスバッファ４を通じて読込む。
トと最後に“°Ｈ”°レベル複数ビットからなるストッ
プビットが付加された複数ビットからなる１キャラクタ
のシリアルの受信データは受信制御回路１１によって受
信バッファ７に受信され、さらにパラレルのデータに変
換されて格納される。マイクロプロセッサはこの受信デ
ータをデータバスバッファ４を通じて読込む。
［発明が解決しようとする課題］
従来のＵＡＲＴは以上のようにして非同期式に、即ち外
部から同期信号を与えられるのではなく、自分自身の内
部で同期をとって、この場合１キャラクタごとにビット
同期をとってデータ伝送を行っているので、複数キャラ
クタをひとつのブロックとして取り扱うことができない
。従って、複数キャラクタをひとつのブロックとして取
り扱うためには、１回の伝送時のキャラクタ数がいつも
一定であるシステム、またそうでないシステムのいずれ
においても、キャラクタ数をカウントする回路をＵＡＲ
Ｔとは別に必要とし、基板面積を余分に必要とする等の
問題があった。
部から同期信号を与えられるのではなく、自分自身の内
部で同期をとって、この場合１キャラクタごとにビット
同期をとってデータ伝送を行っているので、複数キャラ
クタをひとつのブロックとして取り扱うことができない
。従って、複数キャラクタをひとつのブロックとして取
り扱うためには、１回の伝送時のキャラクタ数がいつも
一定であるシステム、またそうでないシステムのいずれ
においても、キャラクタ数をカウントする回路をＵＡＲ
Ｔとは別に必要とし、基板面積を余分に必要とする等の
問題があった。
この発明は上記のような問題点を解消するためになされ
たもので、基板面積の増大を招くことなく、複数キャラ
クタをひとつのブロックとして取り扱うことができる非
同期式シリアルデータ伝送装置を得ることを目的とする
。
たもので、基板面積の増大を招くことなく、複数キャラ
クタをひとつのブロックとして取り扱うことができる非
同期式シリアルデータ伝送装置を得ることを目的とする
。
（課題を解決するための手段〕
この発明に係る非同期式シリアルデータ伝送装置はデー
タバスラインより書込めるプログラム可能なキャラクタ
数レジスタと、送信キャラクタの数をカウントする送信
キャラクタ数カウンタと、受信キャラクタの数をカウン
トする受信キャラクタ数カウンタと、送信キャラクタ数
カウンタとキャラクタ数レジスタとの一致をとる送信キ
ャラクタ数一致検出回路と、受信キャラクタ数カウンタ
とキャラクタ数レジスタとの一致をとる受信キャラクタ
数一致検出回路とを内蔵したものである。
タバスラインより書込めるプログラム可能なキャラクタ
数レジスタと、送信キャラクタの数をカウントする送信
キャラクタ数カウンタと、受信キャラクタの数をカウン
トする受信キャラクタ数カウンタと、送信キャラクタ数
カウンタとキャラクタ数レジスタとの一致をとる送信キ
ャラクタ数一致検出回路と、受信キャラクタ数カウンタ
とキャラクタ数レジスタとの一致をとる受信キャラクタ
数一致検出回路とを内蔵したものである。
この発明におけるＵＡＲＴは、キャラクタ数レジスタの
設定値と送信キャラクタ数カウンタの値を送信キャラク
タ数一致検出回路で、キャラクタ数レジスタの設定値と
受信キャラクタ数カウンタの値を受信キャラクタ数一致
検出回路で逐次比較し、一致を見たらフラグを立てるよ
うにしたから、複数キャラクタをひとつのブロックとし
て取り扱うことができる。また上記両キャラクタ数カウ
ンタをチップ内に内蔵したから、基板面積の増大を生じ
ない。
設定値と送信キャラクタ数カウンタの値を送信キャラク
タ数一致検出回路で、キャラクタ数レジスタの設定値と
受信キャラクタ数カウンタの値を受信キャラクタ数一致
検出回路で逐次比較し、一致を見たらフラグを立てるよ
うにしたから、複数キャラクタをひとつのブロックとし
て取り扱うことができる。また上記両キャラクタ数カウ
ンタをチップ内に内蔵したから、基板面積の増大を生じ
ない。
以下、この発明の一実施例を図について説明する。
第１図において、１はシステムのパスラインに接続する
入出力端子、２はシリアルデータの送信端子、３はシリ
アルデータの受信端子、４はシステムのパスラインへの
データ送出及びシステムのパスラインからのデータ搬入
を行なう双方向のデータバスバッファ、５はシステムの
パスラインからの書込みが可能なプログラマブルキャラ
クタ数レジスタ、６はシステムのパスラインからの送信
用データを格納し、送信端子２より送信する送信バッフ
ァ、７は送信バッファ６の送信データをシリアルに変換
し、出力させる送信制御回路、８は送信バッファ６に格
納され、送信端子２より送出される送信キャラクタの数
をカウントする送信キャラクタ数カウンタ、９はキャラ
クタ数レジスタ５の設定値と送信キャラクタ数カウンタ
８の値の一致を検出する送信キャラクタ数一致検出回路
、１０は受信端子３からの受信データを格納し、入出力
端子１よりシステムのパスラインに送出する受信バッフ
ァ、１１はシリアルの受信データの受信及び受信データ
をパラレルに変換しての格納を行なう受信制御回路、１
２は受信バッファ１０に格納される受信キャラクタの数
をカウントする受信キャラクタ数カウンタ、１３はキャ
ラクタ数レジスタ５の設定値と受信キャラクタ数カウン
タ１２の値の一致を検出する受信キャラクタ数一致検出
回路、１４は送信キャラクタ数一致検出回路１９が一致
を検出したときフラグを出力する送信キャラクタ数一致
フラグ出力端子、１５は受信キャラクタ数一致検出回路
１３が一致を検出したときフラグを出力する受信キャラ
クタ数一致フラグ出力端子である。
入出力端子、２はシリアルデータの送信端子、３はシリ
アルデータの受信端子、４はシステムのパスラインへの
データ送出及びシステムのパスラインからのデータ搬入
を行なう双方向のデータバスバッファ、５はシステムの
パスラインからの書込みが可能なプログラマブルキャラ
クタ数レジスタ、６はシステムのパスラインからの送信
用データを格納し、送信端子２より送信する送信バッフ
ァ、７は送信バッファ６の送信データをシリアルに変換
し、出力させる送信制御回路、８は送信バッファ６に格
納され、送信端子２より送出される送信キャラクタの数
をカウントする送信キャラクタ数カウンタ、９はキャラ
クタ数レジスタ５の設定値と送信キャラクタ数カウンタ
８の値の一致を検出する送信キャラクタ数一致検出回路
、１０は受信端子３からの受信データを格納し、入出力
端子１よりシステムのパスラインに送出する受信バッフ
ァ、１１はシリアルの受信データの受信及び受信データ
をパラレルに変換しての格納を行なう受信制御回路、１
２は受信バッファ１０に格納される受信キャラクタの数
をカウントする受信キャラクタ数カウンタ、１３はキャ
ラクタ数レジスタ５の設定値と受信キャラクタ数カウン
タ１２の値の一致を検出する受信キャラクタ数一致検出
回路、１４は送信キャラクタ数一致検出回路１９が一致
を検出したときフラグを出力する送信キャラクタ数一致
フラグ出力端子、１５は受信キャラクタ数一致検出回路
１３が一致を検出したときフラグを出力する受信キャラ
クタ数一致フラグ出力端子である。
次に上記実施例の動作について説明する。
１回の送受信のキャラクタ数が予め決められている場合
、マイクロプロセッサはキャラクタ数の値をデータバス
バッファ４を通じ、キャラクタ数レジスタ５に書込む。
、マイクロプロセッサはキャラクタ数の値をデータバス
バッファ４を通じ、キャラクタ数レジスタ５に書込む。
キャラクタ数の設定が完了した後、データの送受信を開
始する。データバスバッファ４を通じ、送信バッファ６
に書込まれた１キャラクタの送信データは送信制御回路
７により、送信端子２からシリアルデータとして送信さ
れる。１キャラクタが送信されるごとに送信キャラクタ
数カウンタ８はインクリメントされる。送信キャラクタ
数一致検出回路９はキャラクタ数レジスタ５の設定値と
送信キャラクタ数カウンタ８の値を逐次比較しており、
一致を検出した場合、送信キャラクタ数一致フラグ出力
端子１４にフラグを立てる。マイクロプロセッサはこの
フラグにより送信キャラクタ数の確認が可能であり、従
って１キャラクタごとではなく、複数のキャラクタから
なるブロックごとに各種割り込み処理を行うことができ
る。
始する。データバスバッファ４を通じ、送信バッファ６
に書込まれた１キャラクタの送信データは送信制御回路
７により、送信端子２からシリアルデータとして送信さ
れる。１キャラクタが送信されるごとに送信キャラクタ
数カウンタ８はインクリメントされる。送信キャラクタ
数一致検出回路９はキャラクタ数レジスタ５の設定値と
送信キャラクタ数カウンタ８の値を逐次比較しており、
一致を検出した場合、送信キャラクタ数一致フラグ出力
端子１４にフラグを立てる。マイクロプロセッサはこの
フラグにより送信キャラクタ数の確認が可能であり、従
って１キャラクタごとではなく、複数のキャラクタから
なるブロックごとに各種割り込み処理を行うことができ
る。
一方、受信端子３より受信した１キャラクタの受信デー
タは受信制御回路１１により受信バッファ１０に格納さ
れる。格納が完了するとデータバスバッファ４を通じて
の受信データ読出しが可能となる。
タは受信制御回路１１により受信バッファ１０に格納さ
れる。格納が完了するとデータバスバッファ４を通じて
の受信データ読出しが可能となる。
１キャラクタが受信されるごとに受信キャラクタ数カウ
ンタ１２はインクリメントされる。受信キ゛ヤラクタ数
一致検出回路１３はキャラクタ数レジスタ５の設定値と
受信キャラクタ数カウンタ１２の値を逐次比較しており
、一致を検出した場合、受信キャラクタ数一致フラグ出
力端子１５にフラグを立てる。マイクロプロセッサはこ
のフラグにより受信キャラクタ数の確認が可能であり、
１キャラクタごとではなく、複数のキャラクタからなる
ブロックごとに各種割り込み処理を行うことができる。
ンタ１２はインクリメントされる。受信キ゛ヤラクタ数
一致検出回路１３はキャラクタ数レジスタ５の設定値と
受信キャラクタ数カウンタ１２の値を逐次比較しており
、一致を検出した場合、受信キャラクタ数一致フラグ出
力端子１５にフラグを立てる。マイクロプロセッサはこ
のフラグにより受信キャラクタ数の確認が可能であり、
１キャラクタごとではなく、複数のキャラクタからなる
ブロックごとに各種割り込み処理を行うことができる。
また以上は１回の送受信のキャラクタ数がいつも一定で
あるシステムの場合を述べたが、１回の送受信のキャラ
クタ数に変更があるシステムにおいても、その変更があ
るごとにプログラマブルなキャラクタ数レジスタの設定
値を設定しなおすことによりこれに対応できる。
あるシステムの場合を述べたが、１回の送受信のキャラ
クタ数に変更があるシステムにおいても、その変更があ
るごとにプログラマブルなキャラクタ数レジスタの設定
値を設定しなおすことによりこれに対応できる。
このような本実施例では送受信キャラクタ数をカウント
する回路を内蔵したので、該カウンタをＵＡＲＴとは別
途設ける必要はなくなり、チップ面積の増大を生じない
。
する回路を内蔵したので、該カウンタをＵＡＲＴとは別
途設ける必要はなくなり、チップ面積の増大を生じない
。
なお、上記実施例装置はＵＡＲＴであるためデータバス
バッファを介するデータは当然パラレルデータであるが
、本発明はこのデータバスバッファ部分がシリアルデー
タを扱うシステムであってもよく、上記実施例と同様の
効果を奏する。
バッファを介するデータは当然パラレルデータであるが
、本発明はこのデータバスバッファ部分がシリアルデー
タを扱うシステムであってもよく、上記実施例と同様の
効果を奏する。
また、上記実施例では送信あるいは受信キャラクタ数カ
ウンタは１キャラクタを送信あるいは受信するごとにイ
ンクリメントするとして説明したが、これは１キャラク
タを送信あるいは受信するごとにデクリメントするカウ
ント方式であってもよい。
ウンタは１キャラクタを送信あるいは受信するごとにイ
ンクリメントするとして説明したが、これは１キャラク
タを送信あるいは受信するごとにデクリメントするカウ
ント方式であってもよい。
以上のように、この発明によれば送受信のキャラクタ数
をカウントし、予め設定したキャラクタ数レジスタとの
比較を行ない一致を見たらフラグを立てる構成としたの
で、■キャラクタごとのビット同期をとっているＵＡＲ
Ｔであるにもかわらず、複数キャラクタをひとつのブロ
ックとして取り扱うことが可能で、送受信キャラクタ数
が予め決まっているシステム、そうでないシステムのい
ずれにおいても、送受信キャラクタ数をカウントする回
路をＵＡＲＴとは別途設ける必要はなくなり、チップ面
積の増大を生じないという効果がある。
をカウントし、予め設定したキャラクタ数レジスタとの
比較を行ない一致を見たらフラグを立てる構成としたの
で、■キャラクタごとのビット同期をとっているＵＡＲ
Ｔであるにもかわらず、複数キャラクタをひとつのブロ
ックとして取り扱うことが可能で、送受信キャラクタ数
が予め決まっているシステム、そうでないシステムのい
ずれにおいても、送受信キャラクタ数をカウントする回
路をＵＡＲＴとは別途設ける必要はなくなり、チップ面
積の増大を生じないという効果がある。
第１図はこの発明の一実施例によるＵＡＲＴのブロック
図、第２図は従来のＵＡＲＴのブロック図である。 １は入出力端子、２は送信端子、３は受信端子、４はデ
ータバスバッファ、５はキャラクタ数レジスタ、６は送
信バッファ、７は送信制御回路、８は送信キャラクタ数
カウンタ、９は送信キャラクタ数一致検出回路、１０は
送信バッファ、１１は受信制御回路、１２は受信キャラ
クタ数カウンタ、１３は受信キャラクタ数一致検出回路
、１４は送信キャラクタ数一致フラグ出力端子、１５は
受信キャラクタ数−敗フラグ出力端子である。 なお図中同一符号は同−又は相当部分を示す。
図、第２図は従来のＵＡＲＴのブロック図である。 １は入出力端子、２は送信端子、３は受信端子、４はデ
ータバスバッファ、５はキャラクタ数レジスタ、６は送
信バッファ、７は送信制御回路、８は送信キャラクタ数
カウンタ、９は送信キャラクタ数一致検出回路、１０は
送信バッファ、１１は受信制御回路、１２は受信キャラ
クタ数カウンタ、１３は受信キャラクタ数一致検出回路
、１４は送信キャラクタ数一致フラグ出力端子、１５は
受信キャラクタ数−敗フラグ出力端子である。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）複数ビットで１キャラクタを構成し、キャラクタ
の先頭に“Ｌ”レベルを１ビット、キャラクタの最後に
“Ｈ”レベルを複数ビット付加し、１キャラクタごとに
ビット同期をとり、データバスラインよりデータを書込
むことのできるプログラム可能なキャラクタ数レジスタ
と、 送信制御回路により制御される送信バッファが送信する
キャラクタの数をカウントする送信キャラクタ数カウン
タと、 受信制御回路により制御される受信バッファが受信する
キャラクタ数をカウントする受信キャラクタ数カウンタ
と、 送信キャラクタ数カウンタとキャラクタ数レジスタとを
逐次比較し、一致したときフラグを立てる送信キャラク
タ数一致検出回路と、 受信キャラクタ数カウンタとキャラクタ数レジスタとを
逐次比較し、一致したときフラグを立てる受信キャラク
タ数一致検出回路とを備え、複数キャラクタをひとつの
ブロックとして取り扱うことができることを特徴とする
非同期式シリアルデータ伝送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1147325A JP2523874B2 (ja) | 1989-06-09 | 1989-06-09 | 非同期式シリアルデ―タ伝送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1147325A JP2523874B2 (ja) | 1989-06-09 | 1989-06-09 | 非同期式シリアルデ―タ伝送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0313038A true JPH0313038A (ja) | 1991-01-22 |
| JP2523874B2 JP2523874B2 (ja) | 1996-08-14 |
Family
ID=15427632
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1147325A Expired - Lifetime JP2523874B2 (ja) | 1989-06-09 | 1989-06-09 | 非同期式シリアルデ―タ伝送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2523874B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05119813A (ja) * | 1991-10-25 | 1993-05-18 | Mitsubishi Electric Corp | プログラマブルコントローラの通信ユニツト及びその通信方法 |
| US6910281B2 (en) | 2000-12-25 | 2005-06-28 | Matsushita Electric Works, Ltd. | Hair drier with minus ion producer |
| JP2008140538A (ja) * | 2007-12-19 | 2008-06-19 | Roland Corp | 音声データ送受信装置 |
-
1989
- 1989-06-09 JP JP1147325A patent/JP2523874B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05119813A (ja) * | 1991-10-25 | 1993-05-18 | Mitsubishi Electric Corp | プログラマブルコントローラの通信ユニツト及びその通信方法 |
| US6910281B2 (en) | 2000-12-25 | 2005-06-28 | Matsushita Electric Works, Ltd. | Hair drier with minus ion producer |
| JP2008140538A (ja) * | 2007-12-19 | 2008-06-19 | Roland Corp | 音声データ送受信装置 |
| JP4481329B2 (ja) * | 2007-12-19 | 2010-06-16 | ローランド株式会社 | 音声データ送受信装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2523874B2 (ja) | 1996-08-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
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