JPH09237863A - 半導体リードフレーム及び半導体パッケージ方法 - Google Patents
半導体リードフレーム及び半導体パッケージ方法Info
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- JPH09237863A JPH09237863A JP9043332A JP4333297A JPH09237863A JP H09237863 A JPH09237863 A JP H09237863A JP 9043332 A JP9043332 A JP 9043332A JP 4333297 A JP4333297 A JP 4333297A JP H09237863 A JPH09237863 A JP H09237863A
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Abstract
(57)【要約】
【課題】 半導体リードフレーム及びパッケージ方法
を提供する。 【解決手段】 絶縁接着フィルムにより半導体チップ
が取り付けられる半導体リードフレームであって、前記
絶縁接着フィルムが取り付けれる面の反対の面の端部に
所定深さのメッキ溝が形成されたインナーリードと、そ
の上面が前記インナーリードの反対面と同一平面上に置
かれるように前記メッキ溝に形成されたメッキ層とを含
むことにより、ヒーターによる加圧力が半導体チップに
均一に伝達されて半導体チップの接着の信頼性が向上さ
れる。
を提供する。 【解決手段】 絶縁接着フィルムにより半導体チップ
が取り付けられる半導体リードフレームであって、前記
絶縁接着フィルムが取り付けれる面の反対の面の端部に
所定深さのメッキ溝が形成されたインナーリードと、そ
の上面が前記インナーリードの反対面と同一平面上に置
かれるように前記メッキ溝に形成されたメッキ層とを含
むことにより、ヒーターによる加圧力が半導体チップに
均一に伝達されて半導体チップの接着の信頼性が向上さ
れる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体リードフレー
ムに関し、特にLOC(Lead on chip)又はCOL(Chipon lea
d)タイプの半導体リードフレームの組立工程において、
絶縁接着フィルムと半導体チップとの接着性を向上させ
るために、インナーリードにメッキ溝が形成された半導
体リードフレームに関する。更に、メッキ溝を用いた半
導体パッケージ方法に関する。
ムに関し、特にLOC(Lead on chip)又はCOL(Chipon lea
d)タイプの半導体リードフレームの組立工程において、
絶縁接着フィルムと半導体チップとの接着性を向上させ
るために、インナーリードにメッキ溝が形成された半導
体リードフレームに関する。更に、メッキ溝を用いた半
導体パッケージ方法に関する。
【０００２】
【従来の技術】半導体リードフレームはウエハと共に半
導体パッケージを構成する部品であり、半導体チップを
取り付けるパッドと、半導体パッケージの内部と外部と
を接続するリードとからなる。
導体パッケージを構成する部品であり、半導体チップを
取り付けるパッドと、半導体パッケージの内部と外部と
を接続するリードとからなる。
【０００３】半導体チップの組立工程のうち半導体チッ
プをリードフレームに接着する方式には様々にものがあ
る。一般的に、Ag-Epoxy接着、はんだ付け接着、Au/Si
工程(Eutectic)接着等によりリードフレームのパッドの
上にチップ素子を接着した後、再びインナーリードとの
ワイヤボンディングを行う。
プをリードフレームに接着する方式には様々にものがあ
る。一般的に、Ag-Epoxy接着、はんだ付け接着、Au/Si
工程(Eutectic)接着等によりリードフレームのパッドの
上にチップ素子を接着した後、再びインナーリードとの
ワイヤボンディングを行う。
【０００４】前記のようなチップ接着工程において、チ
ップとパッドとの間に内部気孔及び気泡が形成されるた
めに、パッケージのチップクラック及び層分離等の問題
が生ずる虞れがある。これを防止するために、パッドの
中央に通り穴を設けてチップとパッドとの間の接着面積
を縮める設計が活用されているが、接着剤の流動性及び
特性のために接着面積の最小化には限界がある。
ップとパッドとの間に内部気孔及び気泡が形成されるた
めに、パッケージのチップクラック及び層分離等の問題
が生ずる虞れがある。これを防止するために、パッドの
中央に通り穴を設けてチップとパッドとの間の接着面積
を縮める設計が活用されているが、接着剤の流動性及び
特性のために接着面積の最小化には限界がある。
【０００５】最近では、前記のような短所を改善するた
めにテープを用いた接着方法が用いられている。この方
法は、リードフレームのパッドを変形させたタイプと、
パッドを取り除いたCOL(Chip on Lead)、LOC(Lead on C
hip)タイプとに大別される。
めにテープを用いた接着方法が用いられている。この方
法は、リードフレームのパッドを変形させたタイプと、
パッドを取り除いたCOL(Chip on Lead)、LOC(Lead on C
hip)タイプとに大別される。
【０００６】パッドを変形させたタイプは、少なくとも
２つ以上のサポートバー又はタイバーがパッドと連結さ
れパッドを支持し、パッドの内部に四角状あるいは円状
の通り穴を設けその縁部のみにテープを取り付けること
により、半導体チップとパッドの熱膨張係数の差による
半導体チップのチップクラック、層分離及びチップポッ
ピングを防止する。このようなテープ接着方式は従来の
Ag-Epoxy接着方式に比べてパッドの通り穴の設計が容易
で、テープの接着面の厚みが均一で、接着の信頼性が高
い。
２つ以上のサポートバー又はタイバーがパッドと連結さ
れパッドを支持し、パッドの内部に四角状あるいは円状
の通り穴を設けその縁部のみにテープを取り付けること
により、半導体チップとパッドの熱膨張係数の差による
半導体チップのチップクラック、層分離及びチップポッ
ピングを防止する。このようなテープ接着方式は従来の
Ag-Epoxy接着方式に比べてパッドの通り穴の設計が容易
で、テープの接着面の厚みが均一で、接着の信頼性が高
い。
【０００７】図１は、従来の技術によるLOCタイプのリ
ードフレームを示したものである。図１を参照すると、
リードフレームのインナーリード２，２′と半導体チッ
プ１０は絶縁接着フィルム３，３′により接着される。
このようなLOCタイプのリードフレームの製造工程を見
ると、まずインナーリード２，２′の端部上面４ａに所
定の長さだけメッキ層４，４′を形成する。これはワイ
ヤーのボンディング時において導電性を向上させるため
のものであり、通常は銀を用いてメッキされる。次い
で、インナーリード２，２′の反対面に絶縁接着フィル
ム３，３′をコーティングさせ半導体チップ１０を取り
付けた後、ヒーター１，１′にて熱加圧して最終的に接
着させる。
ードフレームを示したものである。図１を参照すると、
リードフレームのインナーリード２，２′と半導体チッ
プ１０は絶縁接着フィルム３，３′により接着される。
このようなLOCタイプのリードフレームの製造工程を見
ると、まずインナーリード２，２′の端部上面４ａに所
定の長さだけメッキ層４，４′を形成する。これはワイ
ヤーのボンディング時において導電性を向上させるため
のものであり、通常は銀を用いてメッキされる。次い
で、インナーリード２，２′の反対面に絶縁接着フィル
ム３，３′をコーティングさせ半導体チップ１０を取り
付けた後、ヒーター１，１′にて熱加圧して最終的に接
着させる。
【０００８】しかしながら、前記のような製造工程にお
いて、メッキ層４，４′の形成後に半導体チップ１０の
接着のためにヒーター１，１′に加圧する際、インナー
リードの端部上面４ａのメッキされない部分とメッキさ
れた部分との高さが異なるために、ヒーター１の加圧力
は均一に分布しない。結果的に、絶縁接着フィルム３と
半導体チップ１０との接着に必要な力が均一に伝達され
なくなる。特に、メッキ層４′に突出部４ｂが形成され
ると、加圧力の分布は更に不均一になる。このような加
圧力の不均一はリードフレームと半導体素子との間に未
接着部位を発生させ半導体パッケージのクラックの原因
となる。かつ、LOCタイプのリードフレームの製造時に
前記のような未接着部の発生を防止するために、絶縁接
着フィルムが取り付けられた部位に過度な圧力や高温を
加えなければならないという難点がある。
いて、メッキ層４，４′の形成後に半導体チップ１０の
接着のためにヒーター１，１′に加圧する際、インナー
リードの端部上面４ａのメッキされない部分とメッキさ
れた部分との高さが異なるために、ヒーター１の加圧力
は均一に分布しない。結果的に、絶縁接着フィルム３と
半導体チップ１０との接着に必要な力が均一に伝達され
なくなる。特に、メッキ層４′に突出部４ｂが形成され
ると、加圧力の分布は更に不均一になる。このような加
圧力の不均一はリードフレームと半導体素子との間に未
接着部位を発生させ半導体パッケージのクラックの原因
となる。かつ、LOCタイプのリードフレームの製造時に
前記のような未接着部の発生を防止するために、絶縁接
着フィルムが取り付けられた部位に過度な圧力や高温を
加えなければならないという難点がある。
【０００９】
【発明が解決しょうとする課題】本発明は前記のような
問題点を改善するために考案されたものであり、リード
フレームの端部の上面にメッキ溝を形成し、その部分に
メッキ層を形成することにより、高さを等しくして絶縁
フィルムの接着時に加圧力を均一に分布させるリードフ
レームを提供することを目的とする。
問題点を改善するために考案されたものであり、リード
フレームの端部の上面にメッキ溝を形成し、その部分に
メッキ層を形成することにより、高さを等しくして絶縁
フィルムの接着時に加圧力を均一に分布させるリードフ
レームを提供することを目的とする。
【００１０】かつ、本発明の他の目的は前記のようなメ
ッキ溝を形成し、これを用いて半導体を組み立てる半導
体パッケージ方法を提供することである。
ッキ溝を形成し、これを用いて半導体を組み立てる半導
体パッケージ方法を提供することである。
【００１１】
【課題を解決するための手段】前記目的を達成するため
に本発明による半導体リードフレームは、絶縁接着フィ
ルムにより半導体チップが取り付けられる半導体リード
フレームであって、前記絶縁接着フィルムが取り付けれ
る面の反対の面の端部に所定の深さのメッキ溝が形成さ
れたインナーリードと、その上面が前記インナーリード
の反対面と同一平面上に置かれるように、前記メッキ溝
内に形成されたメッキ層とを有することを特徴とする。
に本発明による半導体リードフレームは、絶縁接着フィ
ルムにより半導体チップが取り付けられる半導体リード
フレームであって、前記絶縁接着フィルムが取り付けれ
る面の反対の面の端部に所定の深さのメッキ溝が形成さ
れたインナーリードと、その上面が前記インナーリード
の反対面と同一平面上に置かれるように、前記メッキ溝
内に形成されたメッキ層とを有することを特徴とする。
【００１２】前記メッキ層の厚みは前記インナーリード
の厚みの７０％以内であることが望ましい。
の厚みの７０％以内であることが望ましい。
【００１３】かつ、前記メッキ溝は少なくとも前記絶縁
フィルム接着部位より長いことが望ましい。
フィルム接着部位より長いことが望ましい。
【００１４】前記他の目的を達成するために本発明の半
導体パッケージ方法は、インナーリードの絶縁フィルム
接着面の反対面の端部にメッキ溝を形成する過程と、そ
の上面が前記インナーリードの反対面と同一平面上に置
かれるように、前記メッキ溝内にメッキ層を形成させる
過程と、前記インナーリードのメッキ層の反対面に絶縁
接着フィルムを取り付けヒーターによって半導体チップ
を加圧接着させる過程とを有することを特徴とする。
導体パッケージ方法は、インナーリードの絶縁フィルム
接着面の反対面の端部にメッキ溝を形成する過程と、そ
の上面が前記インナーリードの反対面と同一平面上に置
かれるように、前記メッキ溝内にメッキ層を形成させる
過程と、前記インナーリードのメッキ層の反対面に絶縁
接着フィルムを取り付けヒーターによって半導体チップ
を加圧接着させる過程とを有することを特徴とする。
【００１５】前記メッキ溝はプレス加工又はハーフエッ
チング加工により形成されることが望ましい。
チング加工により形成されることが望ましい。
【００１６】
【発明の実施の形態】以下、本発明の実施例を添付した
図面に基づき更に詳細に説明する。
図面に基づき更に詳細に説明する。
【００１７】図２を参照すると、本発明によるLOCタイ
プ又はCOLタイプの半導体リードフレームのインナーリ
ード１２と半導体チップ１０とは絶縁接着フィルム１３
によって接着される。
プ又はCOLタイプの半導体リードフレームのインナーリ
ード１２と半導体チップ１０とは絶縁接着フィルム１３
によって接着される。
【００１８】本発明による半導体リードフレームのイン
ナーリード１２の一面にはメッキ層１４のためのメッキ
溝１５が形成されている。前記メッキ溝１５はプレス加
工又はハーフエッチング加工により形成される。かつ、
加圧力を均一に分布するために、前記メッキ溝１５の長
さＬは後述する通り絶縁接着フィルム１３が取り付けら
れた部分より長いことが望ましい。
ナーリード１２の一面にはメッキ層１４のためのメッキ
溝１５が形成されている。前記メッキ溝１５はプレス加
工又はハーフエッチング加工により形成される。かつ、
加圧力を均一に分布するために、前記メッキ溝１５の長
さＬは後述する通り絶縁接着フィルム１３が取り付けら
れた部分より長いことが望ましい。
【００１９】メッキ溝１５が形成された後、前記メッキ
溝１５内にはメッキ層１４が形成される。この際、メッ
キ層１４は金又は銀から形成される。前記形成されるメ
ッキ層１４の厚みＤは、前記メッキ層１４の上面が前記
インナーリード１２の上面と同一平面上に置かれるよう
に、おおむねインナーリード１２の厚みの７０％以内の
範囲に設定されることが望ましい。もし、前記メッキ層
１４が厚すぎるとリードフレームの強度が低下する虞れ
がある。前記メッキ層１４はメッキ溝１５を完全に埋め
込むように形成されることもできるが、ヒーター（図示
せず）の加圧力が均一に伝達されるように適宜に調節す
ることができる。
溝１５内にはメッキ層１４が形成される。この際、メッ
キ層１４は金又は銀から形成される。前記形成されるメ
ッキ層１４の厚みＤは、前記メッキ層１４の上面が前記
インナーリード１２の上面と同一平面上に置かれるよう
に、おおむねインナーリード１２の厚みの７０％以内の
範囲に設定されることが望ましい。もし、前記メッキ層
１４が厚すぎるとリードフレームの強度が低下する虞れ
がある。前記メッキ層１４はメッキ溝１５を完全に埋め
込むように形成されることもできるが、ヒーター（図示
せず）の加圧力が均一に伝達されるように適宜に調節す
ることができる。
【００２０】メッキ層１４が形成された後に、インナー
リード１２の反対面に絶縁接着フィルム１３を取り付
け、ヒーター（図示せず）によって半導体チップ１０を
加圧して接合させる。この際、前記メッキ層１４とイン
ナーリード１２の上面は互いに同一平面上に置かれるの
で、ヒーターによりリードフレームのインナーリード１
２及び半導体チップ１０に加えられる加圧力も位置によ
らず均一である。
リード１２の反対面に絶縁接着フィルム１３を取り付
け、ヒーター（図示せず）によって半導体チップ１０を
加圧して接合させる。この際、前記メッキ層１４とイン
ナーリード１２の上面は互いに同一平面上に置かれるの
で、ヒーターによりリードフレームのインナーリード１
２及び半導体チップ１０に加えられる加圧力も位置によ
らず均一である。
【００２１】次いで、インナーリード１２のメッキ層１
４と半導体チップ１０とのワイヤーボンディングが行わ
れ、後続的なパッケージ工程が行われる。
４と半導体チップ１０とのワイヤーボンディングが行わ
れ、後続的なパッケージ工程が行われる。
【００２２】
【発明の効果】以上、本発明による半導体リードフレー
ム及び半導体パッケージ方法によると、テープの接着を
用いた半導体チップ組立工程において、ヒーターからリ
ードフレーム及び半導体チップへと均一な加圧力を伝達
させることにより、未接着部位の発生を防いで不良率を
下げ、後続工程で生ずる製品の亀裂及び損傷を防止して
半導体パッケージの信頼性を向上させることができる。
ム及び半導体パッケージ方法によると、テープの接着を
用いた半導体チップ組立工程において、ヒーターからリ
ードフレーム及び半導体チップへと均一な加圧力を伝達
させることにより、未接着部位の発生を防いで不良率を
下げ、後続工程で生ずる製品の亀裂及び損傷を防止して
半導体パッケージの信頼性を向上させることができる。
【図１】従来の半導体リードフレームと半導体チップと
の接着状態を示した概略断面図。
の接着状態を示した概略断面図。
【図２】本発明による半導体リードフレームと半導体チ
ップの接着状態を示した概略断面図。
ップの接着状態を示した概略断面図。
１，１′ ヒータ ２，２′ リードフレームのインナーリード ３，３′ 絶縁接着フィルム ４，４′ メッキ層 ４ａ インナーリードの上面 ４ｂ メッキ層の凸部 １０ 半導体チップ １２ リードフレームのインナーリード １３ 絶縁接着フィルム １４ メッキ層 １５ メッキ溝
Claims (6)
- 【請求項１】 絶縁接着フィルムにより半導体チップ
が取り付けられる半導体リードフレームであって、 前記絶縁接着フィルムが取り付けれる面の反対の面の端
部に所定深さのメッキ溝が形成されたインナーリード
と、 その上面が前記インナーリードの反対面と同一平面上に
置かれるように前記メッキ溝内に形成されたメッキ層と
を有することを特徴とする半導体リードフレーム。 - 【請求項２】 前記メッキ層の厚みは前記インナーリ
ードの厚みの70％以内であることを特徴とする請求項１
に記載の半導体リードフレーム。 - 【請求項３】 前記メッキ溝は少なくとも前記絶縁フ
ィルム接着部位より長いことを特徴とする請求項１に記
載の半導体リードフレーム。 - 【請求項４】 インナーリードの絶縁フィルム接着面
の反対面の端部にメッキ溝を形成する過程と、 その上面が前記インナーリードの反対面と同一平面上に
置かれるように前記メッキ溝内にメッキ層を形成する過
程と、 前記インナーリードの前記メッキ層の反対面に絶縁接着
フィルムを取り付けてヒーターによって半導体チップを
加圧接着する過程とを有することを特徴とする半導体パ
ッケージ方法。 - 【請求項５】 前記メッキ溝が、プレス加工により形
成されることを特徴とする請求項４に記載の半導体パッ
ケージ方法。 - 【請求項６】 前記メッキ溝が、ハーフエッチング加
工により形成されることを特徴とする請求項４に記載の
半導体パッケージ方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1996-5086 | 1996-02-28 | ||
| KR1019960005086A KR100269219B1 (ko) | 1996-02-28 | 1996-02-28 | 반도체 리드프레임 및 패키지 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09237863A true JPH09237863A (ja) | 1997-09-09 |
| JP3839891B2 JP3839891B2 (ja) | 2006-11-01 |
Family
ID=19452072
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04333297A Expired - Fee Related JP3839891B2 (ja) | 1996-02-28 | 1997-02-27 | 半導体リードフレーム及び半導体パッケージ方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5757069A (ja) |
| JP (1) | JP3839891B2 (ja) |
| KR (1) | KR100269219B1 (ja) |
| TW (1) | TW335218U (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010010634A (ja) * | 2008-06-30 | 2010-01-14 | Shinko Electric Ind Co Ltd | リードフレーム及び半導体装置の製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001156408A (ja) * | 1999-11-30 | 2001-06-08 | Fujitsu Ltd | プリント回路基板および配線形成方法 |
| US7234045B2 (en) * | 2001-07-03 | 2007-06-19 | Ip-First, Llc | Apparatus and method for handling BTAC branches that wrap across instruction cache lines |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6148951A (ja) * | 1984-08-16 | 1986-03-10 | Toshiba Corp | 半導体装置 |
| US4701363A (en) * | 1986-01-27 | 1987-10-20 | Olin Corporation | Process for manufacturing bumped tape for tape automated bonding and the product produced thereby |
| JPH02125454A (ja) * | 1988-11-02 | 1990-05-14 | Nec Corp | 樹脂封止型半導体装置 |
| JPH0529528A (ja) * | 1991-07-19 | 1993-02-05 | Hitachi Ltd | 半導体集積回路装置およびそれに用いるリードフレーム |
| JP2970111B2 (ja) * | 1991-09-19 | 1999-11-02 | 日本電気株式会社 | リードフレーム、半導体装置及びその製造方法 |
| DE69322334T2 (de) * | 1992-09-09 | 1999-06-02 | Texas Instruments Inc., Dallas, Tex. | Leiterrahmen mit reduzierter Kapazitanz für Leiter-auf-Chip-Packung |
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| JPH08116016A (ja) * | 1994-10-15 | 1996-05-07 | Toshiba Corp | リードフレーム及び半導体装置 |
-
1996
- 1996-02-28 KR KR1019960005086A patent/KR100269219B1/ko not_active IP Right Cessation
-
1997
- 1997-02-27 US US08/805,657 patent/US5757069A/en not_active Expired - Lifetime
- 1997-02-27 JP JP04333297A patent/JP3839891B2/ja not_active Expired - Fee Related
- 1997-02-27 TW TW086216299U patent/TW335218U/zh unknown
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010010634A (ja) * | 2008-06-30 | 2010-01-14 | Shinko Electric Ind Co Ltd | リードフレーム及び半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5757069A (en) | 1998-05-26 |
| KR970063706A (ko) | 1997-09-12 |
| KR100269219B1 (ko) | 2000-10-16 |
| JP3839891B2 (ja) | 2006-11-01 |
| TW335218U (en) | 1998-06-21 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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