JPS6148951A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6148951A JPS6148951A JP59169910A JP16991084A JPS6148951A JP S6148951 A JPS6148951 A JP S6148951A JP 59169910 A JP59169910 A JP 59169910A JP 16991084 A JP16991084 A JP 16991084A JP S6148951 A JPS6148951 A JP S6148951A
- Authority
- JP
- Japan
- Prior art keywords
- lead
- bonding
- semiconductor device
- sealed
- resin
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
- H01L23/49548—Cross section geometry
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
- H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
- H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
- H01L2224/85385—Shape, e.g. interlocking features
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Physics & Mathematics (AREA)
- Geometry (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は半導体装置にかかり、特1ζ樹脂封止型半導
体装置における樹脂の外囲器ケースとリードとの封着部
のリード形状に関する。
体装置における樹脂の外囲器ケースとリードとの封着部
のリード形状に関する。
従来、リードフレーム1ζ半導体チップ、ボンディング
ワイヤのボンディングを施したのち樹脂封止を施して外
囲器ケースを形成することによって構成される樹脂封止
型の半導体装置における半導体チップ、ワイヤボンディ
ングのボンディングされたリードフレームを第3図に示
す。図において、(101a、101b)はフレーム部
、(102)はチップベッドでフレーム部にタイバー(
103a 、 103b)で固定され、ここに半導体チ
ップ(Zoo)がボンディングされる。また、(105
a・・・、 105b・・・)はリードでフレーム部(
lolc、xoxd)とタイバー(103c、103d
) lζよって支持され端部の破線枠(110)内の部
分(115a・・・、 115b・・・)には半導体チ
ップの電極を導出するボンディングワイヤ(120,1
20・・・)をボンディングするための表面平坦化加工
が施されている。
ワイヤのボンディングを施したのち樹脂封止を施して外
囲器ケースを形成することによって構成される樹脂封止
型の半導体装置における半導体チップ、ワイヤボンディ
ングのボンディングされたリードフレームを第3図に示
す。図において、(101a、101b)はフレーム部
、(102)はチップベッドでフレーム部にタイバー(
103a 、 103b)で固定され、ここに半導体チ
ップ(Zoo)がボンディングされる。また、(105
a・・・、 105b・・・)はリードでフレーム部(
lolc、xoxd)とタイバー(103c、103d
) lζよって支持され端部の破線枠(110)内の部
分(115a・・・、 115b・・・)には半導体チ
ップの電極を導出するボンディングワイヤ(120,1
20・・・)をボンディングするための表面平坦化加工
が施されている。
上記リードフレームは樹脂封止後、タイバー等の切除リ
ードフォーミングを施して第4図に示す形状になる。図
における(121)は樹脂の外囲器ケース、(125a
・・・、 125b・・・)はリードフォーミングの施
されたリードを夫々示す。なお、ルートフレームに対す
る樹脂封止域(121a) を第3図(a) lζ2
点鎖線枠で示す。次1ζ、各リード(105Jl・・・
、 105b・・・)の外囲器ケース内端部を第5図I
こ示す。図1ζおける(B)域はボンディング域である
ので、ワイヤボンディングのための表面平坦化加工は(
B)よりもやや広い(Lt)域(115a 、 115
b)に施されている。l、 7’c −ICEつて、こ
の(Ll)域に加えられた(L、)域までが樹脂封止さ
れるインナーリード部である。
ードフォーミングを施して第4図に示す形状になる。図
における(121)は樹脂の外囲器ケース、(125a
・・・、 125b・・・)はリードフォーミングの施
されたリードを夫々示す。なお、ルートフレームに対す
る樹脂封止域(121a) を第3図(a) lζ2
点鎖線枠で示す。次1ζ、各リード(105Jl・・・
、 105b・・・)の外囲器ケース内端部を第5図I
こ示す。図1ζおける(B)域はボンディング域である
ので、ワイヤボンディングのための表面平坦化加工は(
B)よりもやや広い(Lt)域(115a 、 115
b)に施されている。l、 7’c −ICEつて、こ
の(Ll)域に加えられた(L、)域までが樹脂封止さ
れるインナーリード部である。
上記背景技術によると、インナーリード部とこれに封着
した封止樹脂との接触面は気密封着できないため、この
接触界面から雰囲気とともに水が浸入するという重大な
問題がある。
した封止樹脂との接触面は気密封着できないため、この
接触界面から雰囲気とともに水が浸入するという重大な
問題がある。
この発明は上記背景技術の問題点に鑑みなされたもので
、リードの封止樹脂との封着面を改良し雰囲気や水の浸
入を防止する。
、リードの封止樹脂との封着面を改良し雰囲気や水の浸
入を防止する。
この発明にかかる半導体装置は、リードがその中間部ま
で樹脂の外囲器ケースに封着され一端を上記ケースから
突出させた半導体装置において、リードの封着部表面が
リードの長さ方向に凹凸の加工面に形成されたリードを
備えたことを特徴とし、リードの封止樹脂との封着面を
水の浸入に対し改良するものである。
で樹脂の外囲器ケースに封着され一端を上記ケースから
突出させた半導体装置において、リードの封着部表面が
リードの長さ方向に凹凸の加工面に形成されたリードを
備えたことを特徴とし、リードの封止樹脂との封着面を
水の浸入に対し改良するものである。
次にこの発明を実施例につき第1図および第2図を参照
して詳細に説明する。なお、背景技術と変わらない部分
(こりいては同じ符号を付けて示し説明を省略する。
して詳細に説明する。なお、背景技術と変わらない部分
(こりいては同じ符号を付けて示し説明を省略する。
図]こ示すようにリード(1,11) が表面平坦化
加工されたワイヤボンディング予定域(la、1la)
と、このリードの長さ方向に凹凸の加工面域(lb、1
lb)とを備える。上記ワイヤボンディング予定域(1
a。
加工されたワイヤボンディング予定域(la、1la)
と、このリードの長さ方向に凹凸の加工面域(lb、1
lb)とを備える。上記ワイヤボンディング予定域(1
a。
11a)は、例えばコイニングによって表面平坦化をは
かり半導体素子の電極を導出するボンディングワイヤの
ボンディングを容易にする。さらにこれに続く封止部が
凹凸の加工面域(lb 、 1lb) で、第1図に
はリードの長さ方向と直角に溝(2)の山(2a) 、
またはk (2b)が穿設された例を、また、第2図に
は凹部■(3)が穿設された例を夫々示している。すな
わち、上記2例はリードの長さ方向に凹凸(こなるよう
に夫々加工されており、第1図に示す例では断面鉱山状
の折線、第2図に示す例では方形波状の折線でモールド
封止樹脂との密着性を向上させ、界面に沿って雰囲気ガ
スや水分の侵入を防止するようになっている。なお、上
記凹凸の加工面は表面平坦化加工のプレス工程で同時に
形成される。
かり半導体素子の電極を導出するボンディングワイヤの
ボンディングを容易にする。さらにこれに続く封止部が
凹凸の加工面域(lb 、 1lb) で、第1図に
はリードの長さ方向と直角に溝(2)の山(2a) 、
またはk (2b)が穿設された例を、また、第2図に
は凹部■(3)が穿設された例を夫々示している。すな
わち、上記2例はリードの長さ方向に凹凸(こなるよう
に夫々加工されており、第1図に示す例では断面鉱山状
の折線、第2図に示す例では方形波状の折線でモールド
封止樹脂との密着性を向上させ、界面に沿って雰囲気ガ
スや水分の侵入を防止するようになっている。なお、上
記凹凸の加工面は表面平坦化加工のプレス工程で同時に
形成される。
この発明によれば凹凸に形成された加工面により封止(
モールド)m脂との密着性が向上するので、リードの封
着面に沿って外部の雰囲気ガスや水が侵入するのを防止
でき、半導体素子に至らない。これにより半導体装置の
耐湿性が顕著に向上する。
モールド)m脂との密着性が向上するので、リードの封
着面に沿って外部の雰囲気ガスや水が侵入するのを防止
でき、半導体素子に至らない。これにより半導体装置の
耐湿性が顕著に向上する。
第1図と第2図はいずれも夫々がこの発明の実施例にか
かるリードfζおける加工部を示すいずれも斜視図、第
3図(a)はリードフレームの上面図、同図(b)は側
面図、第4図はDIP型ICの斜視図、第5図はリード
の加工部を示す斜視図である。 1111リード 1a+ lla リードのワイヤボンディ
ング予定域lb、 llb リードの凹凸の加
工面域2 加工面域の構 3 加工面域の凹部GL) 121 外囲器ケース 代理人 弁理士 井 上 −男 第 1 図 第3図 (b〕 第 4 図
かるリードfζおける加工部を示すいずれも斜視図、第
3図(a)はリードフレームの上面図、同図(b)は側
面図、第4図はDIP型ICの斜視図、第5図はリード
の加工部を示す斜視図である。 1111リード 1a+ lla リードのワイヤボンディ
ング予定域lb、 llb リードの凹凸の加
工面域2 加工面域の構 3 加工面域の凹部GL) 121 外囲器ケース 代理人 弁理士 井 上 −男 第 1 図 第3図 (b〕 第 4 図
Claims (1)
- リードがその中間部を樹脂の外囲器ケースに封着され一
端を上記ケースから突出させた半導体装置において、リ
ードの封着部表面が凹凸の加工面に形成されたリードを
備えたことを特徴とする樹脂封止型の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59169910A JPS6148951A (ja) | 1984-08-16 | 1984-08-16 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59169910A JPS6148951A (ja) | 1984-08-16 | 1984-08-16 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6148951A true JPS6148951A (ja) | 1986-03-10 |
Family
ID=15895229
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59169910A Pending JPS6148951A (ja) | 1984-08-16 | 1984-08-16 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6148951A (ja) |
Cited By (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01319973A (ja) * | 1988-06-22 | 1989-12-26 | Rohm Co Ltd | リードフレーム及び半導体装置 |
JPH03241767A (ja) * | 1990-02-20 | 1991-10-28 | Matsushita Electric Ind Co Ltd | リードフレームの製造方法 |
US5559366A (en) * | 1994-08-04 | 1996-09-24 | Micron Technology, Inc. | Lead finger tread for a semiconductor lead package system |
US5808354A (en) * | 1994-11-21 | 1998-09-15 | Samsung Electronics Co., Ltd. | Lead frame for a semiconductor device comprising inner leads having a locking means for preventing the movement of molding compound against the inner lead surface |
KR100269219B1 (ko) * | 1996-02-28 | 2000-10-16 | 이중구 | 반도체 리드프레임 및 패키지 방법 |
EP1065711A2 (en) * | 1999-06-30 | 2001-01-03 | Intersil Corporation | Method of manufacturing a plated electronic termination |
WO2010081403A1 (en) * | 2009-01-14 | 2010-07-22 | Cree Hong Kong Limited | Aligned multiple emitter package |
US9012938B2 (en) | 2010-04-09 | 2015-04-21 | Cree, Inc. | High reflective substrate of light emitting devices with improved light output |
US9035439B2 (en) | 2006-03-28 | 2015-05-19 | Cree Huizhou Solid State Lighting Company Limited | Apparatus, system and method for use in mounting electronic elements |
US9070850B2 (en) | 2007-10-31 | 2015-06-30 | Cree, Inc. | Light emitting diode package and method for fabricating same |
US9711703B2 (en) | 2007-02-12 | 2017-07-18 | Cree Huizhou Opto Limited | Apparatus, system and method for use in mounting electronic elements |
US10164158B2 (en) | 2003-09-18 | 2018-12-25 | Cree, Inc. | Molded chip fabrication method and apparatus |
US10256385B2 (en) | 2007-10-31 | 2019-04-09 | Cree, Inc. | Light emitting die (LED) packages and related methods |
US10546846B2 (en) | 2010-07-23 | 2020-01-28 | Cree, Inc. | Light transmission control for masking appearance of solid state light sources |
US10622522B2 (en) | 2014-09-05 | 2020-04-14 | Theodore Lowes | LED packages with chips having insulated surfaces |
-
1984
- 1984-08-16 JP JP59169910A patent/JPS6148951A/ja active Pending
Cited By (25)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01319973A (ja) * | 1988-06-22 | 1989-12-26 | Rohm Co Ltd | リードフレーム及び半導体装置 |
JPH03241767A (ja) * | 1990-02-20 | 1991-10-28 | Matsushita Electric Ind Co Ltd | リードフレームの製造方法 |
US5559366A (en) * | 1994-08-04 | 1996-09-24 | Micron Technology, Inc. | Lead finger tread for a semiconductor lead package system |
US5808354A (en) * | 1994-11-21 | 1998-09-15 | Samsung Electronics Co., Ltd. | Lead frame for a semiconductor device comprising inner leads having a locking means for preventing the movement of molding compound against the inner lead surface |
KR100269219B1 (ko) * | 1996-02-28 | 2000-10-16 | 이중구 | 반도체 리드프레임 및 패키지 방법 |
EP1065711A2 (en) * | 1999-06-30 | 2001-01-03 | Intersil Corporation | Method of manufacturing a plated electronic termination |
EP1065711A3 (en) * | 1999-06-30 | 2001-11-07 | Intersil Corporation | Method of manufacturing a plated electronic termination |
US7174626B2 (en) | 1999-06-30 | 2007-02-13 | Intersil Americas, Inc. | Method of manufacturing a plated electronic termination |
US10164158B2 (en) | 2003-09-18 | 2018-12-25 | Cree, Inc. | Molded chip fabrication method and apparatus |
US10546978B2 (en) | 2003-09-18 | 2020-01-28 | Cree, Inc. | Molded chip fabrication method and apparatus |
US9035439B2 (en) | 2006-03-28 | 2015-05-19 | Cree Huizhou Solid State Lighting Company Limited | Apparatus, system and method for use in mounting electronic elements |
US9711703B2 (en) | 2007-02-12 | 2017-07-18 | Cree Huizhou Opto Limited | Apparatus, system and method for use in mounting electronic elements |
US11791442B2 (en) | 2007-10-31 | 2023-10-17 | Creeled, Inc. | Light emitting diode package and method for fabricating same |
US10892383B2 (en) | 2007-10-31 | 2021-01-12 | Cree, Inc. | Light emitting diode package and method for fabricating same |
US10256385B2 (en) | 2007-10-31 | 2019-04-09 | Cree, Inc. | Light emitting die (LED) packages and related methods |
US9070850B2 (en) | 2007-10-31 | 2015-06-30 | Cree, Inc. | Light emitting diode package and method for fabricating same |
US9722158B2 (en) | 2009-01-14 | 2017-08-01 | Cree Huizhou Solid State Lighting Company Limited | Aligned multiple emitter package |
EP2377173A1 (en) * | 2009-01-14 | 2011-10-19 | Cree Huizhou Opto Limited | Aligned multiple emitter package |
WO2010081403A1 (en) * | 2009-01-14 | 2010-07-22 | Cree Hong Kong Limited | Aligned multiple emitter package |
EP2377173A4 (en) * | 2009-01-14 | 2014-01-08 | Cree Huizhou Opto Ltd | ALIGNMENT MULTIPLE MIXER PACKAGE |
US20130038644A1 (en) * | 2009-01-14 | 2013-02-14 | Cree Huizhou Solid State Lighting Limited | Aligned multiple emitter package |
JP2012515440A (ja) * | 2009-01-14 | 2012-07-05 | クリー ホイチョウ オプト リミテッド | 複数配列された発光素子のパッケージ |
US9012938B2 (en) | 2010-04-09 | 2015-04-21 | Cree, Inc. | High reflective substrate of light emitting devices with improved light output |
US10546846B2 (en) | 2010-07-23 | 2020-01-28 | Cree, Inc. | Light transmission control for masking appearance of solid state light sources |
US10622522B2 (en) | 2014-09-05 | 2020-04-14 | Theodore Lowes | LED packages with chips having insulated surfaces |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPS6148951A (ja) | 半導体装置 | |
US4862246A (en) | Semiconductor device lead frame with etched through holes | |
JPH01161736A (ja) | 半導体装置用パッケージ | |
JPS611042A (ja) | 半導体装置 | |
JPS6254456A (ja) | 半導体装置用リ−ドフレ−ム | |
JPS6223142A (ja) | リ−ドフレ−ム | |
JP3159555B2 (ja) | 電力半導体装置の製造方法 | |
JP2589520B2 (ja) | 樹脂封止型半導体装置の製造方法 | |
JPS61139050A (ja) | リ−ドフレ−ム | |
JPH01257361A (ja) | 樹脂封止型半導体装置 | |
JPS6223096Y2 (ja) | ||
JPH02278857A (ja) | 樹脂封止型半導体装置 | |
JPH0254567A (ja) | 樹脂封止型半導体装置 | |
JPH0526761Y2 (ja) | ||
JPS6227548B2 (ja) | ||
JPS621239A (ja) | 半導体装置 | |
JPS61125028A (ja) | 半導体装置 | |
JP2986983B2 (ja) | 半導体装置 | |
JPS61150255A (ja) | 半導体装置とその製造方法 | |
JPH0462942A (ja) | 半導体装置 | |
JPH0365023B2 (ja) | ||
JPS63133537A (ja) | 半導体装置の製造方法 | |
JPS6333851A (ja) | Icパツケ−ジ | |
JPH0656870B2 (ja) | Ic用リ−ドフレ−ム | |
JPS61125162A (ja) | フレ−ム素材 |