JPH09232498A - 半導体装置 - Google Patents
半導体装置Info
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- JPH09232498A JPH09232498A JP3603596A JP3603596A JPH09232498A JP H09232498 A JPH09232498 A JP H09232498A JP 3603596 A JP3603596 A JP 3603596A JP 3603596 A JP3603596 A JP 3603596A JP H09232498 A JPH09232498 A JP H09232498A
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- leads
- semiconductor device
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
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- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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Abstract
(57)【要約】
【課題】 半導体装置のリードのピッチを低減すると、
これに伴ってリード間隔が縮小されるため、リードを半
田付けする際に半田ブリッジにより隣接リードが短絡し
易くなる。 【解決手段】 パッケージ本体６から突出される複数本
のアウタリード７が所定のピッチ寸法で並列配置された
半導体装置において、リード７の間隔寸法が一定で、か
つそのピッチ寸法が任意の値に設計される。半導体装置
の多ピン化を図る目的でピッチ寸法を低減した場合で
も、リード間隔を所定の寸法として確保でき、リードを
半田付けする等の実装品質を確保することができる。
これに伴ってリード間隔が縮小されるため、リードを半
田付けする際に半田ブリッジにより隣接リードが短絡し
易くなる。 【解決手段】 パッケージ本体６から突出される複数本
のアウタリード７が所定のピッチ寸法で並列配置された
半導体装置において、リード７の間隔寸法が一定で、か
つそのピッチ寸法が任意の値に設計される。半導体装置
の多ピン化を図る目的でピッチ寸法を低減した場合で
も、リード間隔を所定の寸法として確保でき、リードを
半田付けする等の実装品質を確保することができる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置のパッケ
ージに関し、特にリードフレームを用いた半導体装置に
関する。
ージに関し、特にリードフレームを用いた半導体装置に
関する。
【０００２】
【従来の技術】一般にリードフレームを用いた半導体装
置のパッケージとして、デュアルインライン型、フラッ
トパッケージ型等種々のものがあるが、いずれもリード
フレームで構成される複数本の外部導出用のリードが並
列された状態でパッケージ本体から突出されている。そ
して、半導体装置を回路基板に実装する際には、各外部
リードの先端部を半田等のろう材によって回路基板の導
体パターンに接続する構成がとられている。
置のパッケージとして、デュアルインライン型、フラッ
トパッケージ型等種々のものがあるが、いずれもリード
フレームで構成される複数本の外部導出用のリードが並
列された状態でパッケージ本体から突出されている。そ
して、半導体装置を回路基板に実装する際には、各外部
リードの先端部を半田等のろう材によって回路基板の導
体パターンに接続する構成がとられている。
【０００３】近年、半導体装置の多ピン化に伴って外部
導出用のリードの本数が増大する傾向にあり、その一方
でパッケージ本体の大型化が抑制されている。このた
め、制限された寸法のパッケージ本体から、より多数本
のリードを突出させることが必要とされ、そのために並
列配置されたリードの隣接間隔寸法、すなわちピッチ寸
法が低減される傾向にある。
導出用のリードの本数が増大する傾向にあり、その一方
でパッケージ本体の大型化が抑制されている。このた
め、制限された寸法のパッケージ本体から、より多数本
のリードを突出させることが必要とされ、そのために並
列配置されたリードの隣接間隔寸法、すなわちピッチ寸
法が低減される傾向にある。
【０００４】従来、このようなピッチ寸法を低減する場
合には、個々のリード幅寸法と、隣接リード間の間隔寸
法をそれぞれ低減することで、これらリード幅寸法と隣
接リード間隔とが合計された値であるピッチ寸法の低減
が図られている。例えば、図３に示すフラットパッケー
ジ型の半導体装置では、パッケージ本体６から突出配列
されているアウタリード７のピッチ寸法Ｐが０．５ｍｍ
の場合には、リード幅Ｗは０．２ｍｍ、リード間隔Ｔは
０．３ｍｍである。そして、ピッチ寸法Ｐを０．４に低
減した場合には、リード幅Ｗは０．１８ｍｍ、リード間
隔Ｔは０．２２ｍｍとされる。
合には、個々のリード幅寸法と、隣接リード間の間隔寸
法をそれぞれ低減することで、これらリード幅寸法と隣
接リード間隔とが合計された値であるピッチ寸法の低減
が図られている。例えば、図３に示すフラットパッケー
ジ型の半導体装置では、パッケージ本体６から突出配列
されているアウタリード７のピッチ寸法Ｐが０．５ｍｍ
の場合には、リード幅Ｗは０．２ｍｍ、リード間隔Ｔは
０．３ｍｍである。そして、ピッチ寸法Ｐを０．４に低
減した場合には、リード幅Ｗは０．１８ｍｍ、リード間
隔Ｔは０．２２ｍｍとされる。
【０００５】
【発明が解決しようとする課題】このように、従来の半
導体装置では、ピッチ寸法を低減するのに伴ってリード
幅寸法とリード間隔とをそれぞれ低減させているため、
ピッチ寸法が低減されると、特に隣接するリード間隔が
縮小化される。リード間隔が縮小されると、回路基板の
導体パターンに対して半田等により接続を行う際に、半
田の表面張力によって隣接するリード間に半田ブリッジ
が生じ、隣接するリードが半田によって短絡する等、半
導体装置の実装が困難なものになる。
導体装置では、ピッチ寸法を低減するのに伴ってリード
幅寸法とリード間隔とをそれぞれ低減させているため、
ピッチ寸法が低減されると、特に隣接するリード間隔が
縮小化される。リード間隔が縮小されると、回路基板の
導体パターンに対して半田等により接続を行う際に、半
田の表面張力によって隣接するリード間に半田ブリッジ
が生じ、隣接するリードが半田によって短絡する等、半
導体装置の実装が困難なものになる。
【０００６】なお、隣接するリードの間隔を実質的に拡
大する目的として、例えば特開平５−１０９９６７号公
報では、図４に示すように、パッケージ本体１０６から
突出されるリード１０７は、隣接するリード１０７を交
互に２列に配列する技術が提案されているが、この技術
ではリードの曲げ加工が困難であり、前記したような
０．５ｍｍピッチ程度の微細なピッチ寸法のリードに適
用するこことは困難である。
大する目的として、例えば特開平５−１０９９６７号公
報では、図４に示すように、パッケージ本体１０６から
突出されるリード１０７は、隣接するリード１０７を交
互に２列に配列する技術が提案されているが、この技術
ではリードの曲げ加工が困難であり、前記したような
０．５ｍｍピッチ程度の微細なピッチ寸法のリードに適
用するこことは困難である。
【０００７】本発明の目的は、加工を複雑化することな
く、隣接するリード間隔を必要な寸法に確保した上でリ
ードのピッチ寸法の縮小を可能にした半導体装置を提供
することにある。
く、隣接するリード間隔を必要な寸法に確保した上でリ
ードのピッチ寸法の縮小を可能にした半導体装置を提供
することにある。
【０００８】
【課題を解決するための手段】本発明は、複数本のリー
ドが所定のピッチ寸法で並列配置された半導体装置にお
いて、リードの間隔寸法が一定で、そのピッチ寸法が任
意の値に設計されていることを特徴とする。この場合、
リードはパッケージ本体からの突出方向に沿って横１例
に曲げ配置される。例えば、本発明は、リードが矩形の
パッケージ本体の対向する２側面において配列されたデ
ュアルインライン型パッケージ、或いはリードが正方形
のパッケージ本体の４側面において配列されたフラット
型パッケージの半導体装置に適用される。
ドが所定のピッチ寸法で並列配置された半導体装置にお
いて、リードの間隔寸法が一定で、そのピッチ寸法が任
意の値に設計されていることを特徴とする。この場合、
リードはパッケージ本体からの突出方向に沿って横１例
に曲げ配置される。例えば、本発明は、リードが矩形の
パッケージ本体の対向する２側面において配列されたデ
ュアルインライン型パッケージ、或いはリードが正方形
のパッケージ本体の４側面において配列されたフラット
型パッケージの半導体装置に適用される。
【０００９】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１は本発明をフラットパッケージ
型半導体装置に適用した実施形態の平面図であり、図２
はその一部の拡大図である。一部を破断して示すよう
に、リードフレーム１はその中央部にアイランド２を有
しており、このアイランド２に半導体素子チップ３が搭
載されている。また、前記アイランド２を包囲するよう
に複数本のインナリード４が配置され、前記半導体素子
チップ３の電極パッド３ａと、選択されたインナリード
４とが金属細線５により相互に電気接続されている。そ
して、前記アイランド２、半導体素子チップ３、インナ
リード４、金属細線５が樹脂からなるパッケージ本体６
により封止される。また、前記各インナリード４と一体
に形成されているアウタリード７は、前記パッケージ本
体６の四周囲の側面から突出され、外部導出用のリード
として構成される。
参照して説明する。図１は本発明をフラットパッケージ
型半導体装置に適用した実施形態の平面図であり、図２
はその一部の拡大図である。一部を破断して示すよう
に、リードフレーム１はその中央部にアイランド２を有
しており、このアイランド２に半導体素子チップ３が搭
載されている。また、前記アイランド２を包囲するよう
に複数本のインナリード４が配置され、前記半導体素子
チップ３の電極パッド３ａと、選択されたインナリード
４とが金属細線５により相互に電気接続されている。そ
して、前記アイランド２、半導体素子チップ３、インナ
リード４、金属細線５が樹脂からなるパッケージ本体６
により封止される。また、前記各インナリード４と一体
に形成されているアウタリード７は、前記パッケージ本
体６の四周囲の側面から突出され、外部導出用のリード
として構成される。
【００１０】前記アウタリード７は、その半導体装置に
必要とされる本数として形成されており、パッケージ本
体６の各側面のそれぞれにおいて、等ピッチ間隔で並列
配置されており、さらにパッケージ本体６から突出され
た方向に対して横１例の状態でリードの厚さ方向にクラ
ンク状に曲げ形成されている。ここでは、図２（ａ），
（ｂ）にそれぞれ本実施形態と従来の各アウタリードの
配列状態を示すように、ピッチ寸法Ｐは従来の０．５ｍ
ｍに対して、０．４５ｍｍに設定されており、かつ、こ
のピッチ寸法Ｐに対して、リード間隔Ｔは０．５ｍｍピ
ッチ間隔の場合と同じ０．３ｍｍに保っており、その代
わりにリード幅Ｗを０．１５ｍｍに縮小させている。
必要とされる本数として形成されており、パッケージ本
体６の各側面のそれぞれにおいて、等ピッチ間隔で並列
配置されており、さらにパッケージ本体６から突出され
た方向に対して横１例の状態でリードの厚さ方向にクラ
ンク状に曲げ形成されている。ここでは、図２（ａ），
（ｂ）にそれぞれ本実施形態と従来の各アウタリードの
配列状態を示すように、ピッチ寸法Ｐは従来の０．５ｍ
ｍに対して、０．４５ｍｍに設定されており、かつ、こ
のピッチ寸法Ｐに対して、リード間隔Ｔは０．５ｍｍピ
ッチ間隔の場合と同じ０．３ｍｍに保っており、その代
わりにリード幅Ｗを０．１５ｍｍに縮小させている。
【００１１】したがって、この半導体装置では、アウタ
リード７のピッチＰを低減させることで、パッケージ本
体の１つの側面に配設可能なリード数を０．５／０．４
５倍に増やすことができ、多ピン化に対応できる。ま
た、この半導体装置を回路基板に実装する場合に、各ア
ウタリードを半田等により導体パターンに接続する場合
でも、隣接するリード間隔Ｔが０．３ｍｍであり、０．
５ｍｍピッチの場合と同一であるため、隣接するリード
が半田ブリッジによって短絡されることが防止される。
なお、リード幅Ｗが０．２ｍｍから０．１５ｍｍに低減
されているため、リードの強度が多少低下されるが、リ
ードを半田付けするまでリード曲がりに注意すれば、半
田付け後におけるリード曲がりが特に問題とされること
はない。
リード７のピッチＰを低減させることで、パッケージ本
体の１つの側面に配設可能なリード数を０．５／０．４
５倍に増やすことができ、多ピン化に対応できる。ま
た、この半導体装置を回路基板に実装する場合に、各ア
ウタリードを半田等により導体パターンに接続する場合
でも、隣接するリード間隔Ｔが０．３ｍｍであり、０．
５ｍｍピッチの場合と同一であるため、隣接するリード
が半田ブリッジによって短絡されることが防止される。
なお、リード幅Ｗが０．２ｍｍから０．１５ｍｍに低減
されているため、リードの強度が多少低下されるが、リ
ードを半田付けするまでリード曲がりに注意すれば、半
田付け後におけるリード曲がりが特に問題とされること
はない。
【００１２】ここで、前記実施形態では、リードピッチ
Ｐを０．５ｍｍから０．４５ｍｍに低減する例を示して
いるが、例えば０．４ｍｍあるいはその近傍の値に低減
する場合でも本発明を同様に適用することができる。す
なわち、０．４ｍｍピッチとする場合には、リード間隔
Ｔは０．３ｍｍを保持した上で、リード幅Ｗを０．１ｍ
ｍとすればよい。ただし、この場合にはリード幅Ｗの低
減によってリード強度が低下されることによるリード曲
がりが生じ易くなるため、実際に適用することは難しい
ことがある。この場合には、リードフレームの材質や板
厚さを適宜に設計することで、０．１ｍｍのリード幅で
も実用が可能となる。
Ｐを０．５ｍｍから０．４５ｍｍに低減する例を示して
いるが、例えば０．４ｍｍあるいはその近傍の値に低減
する場合でも本発明を同様に適用することができる。す
なわち、０．４ｍｍピッチとする場合には、リード間隔
Ｔは０．３ｍｍを保持した上で、リード幅Ｗを０．１ｍ
ｍとすればよい。ただし、この場合にはリード幅Ｗの低
減によってリード強度が低下されることによるリード曲
がりが生じ易くなるため、実際に適用することは難しい
ことがある。この場合には、リードフレームの材質や板
厚さを適宜に設計することで、０．１ｍｍのリード幅で
も実用が可能となる。
【００１３】また、前記実施形態では、本発明をフラッ
トパッケージ型の半導体装置に適用した例を示したが、
デュアルインライン型の半導体装置や、その他の半導体
装置、特に多数本のリードがパッケージ本体から並列状
態で突出される構造の半導体装置であれば、本発明を同
様に適用することが可能である。
トパッケージ型の半導体装置に適用した例を示したが、
デュアルインライン型の半導体装置や、その他の半導体
装置、特に多数本のリードがパッケージ本体から並列状
態で突出される構造の半導体装置であれば、本発明を同
様に適用することが可能である。
【００１４】
【発明の効果】以上説明したように本発明は、パッケー
ジ本体から突出される複数本のリードが所定のピッチ寸
法で並列配置された半導体装置において、リードの間隔
寸法が一定で、かつそのピッチ寸法が任意の値に設計さ
れているので、半導体装置の多ピン化を図る目的でピッ
チ寸法を低減した場合でも、リード間隔を所定の寸法と
して確保でき、リードを半田付けする等の実装品質を確
保することができる。また、リードはパッケージ本体か
らの突出方向に沿って横１例に曲げ配置されるため、リ
ードの加工が複雑化されることもない。
ジ本体から突出される複数本のリードが所定のピッチ寸
法で並列配置された半導体装置において、リードの間隔
寸法が一定で、かつそのピッチ寸法が任意の値に設計さ
れているので、半導体装置の多ピン化を図る目的でピッ
チ寸法を低減した場合でも、リード間隔を所定の寸法と
して確保でき、リードを半田付けする等の実装品質を確
保することができる。また、リードはパッケージ本体か
らの突出方向に沿って横１例に曲げ配置されるため、リ
ードの加工が複雑化されることもない。
【図１】本発明の第１の実施形態の一部を破断した平面
図である。
図である。
【図２】図１の一部の拡大図である。
【図３】従来の半導体装置におけるリードのピッチ寸法
とリード間隔との関係を示す図である。
とリード間隔との関係を示す図である。
【図４】従来の提案された半導体装置のリードの一部を
示す斜視図である。
示す斜視図である。
１ リードフレーム ２ アイランド ３ 半導体素子チップ ４ インナリード ５ 金属細線 ６ パッケージ本体 ７ アウタリード
Claims (4)
- 【請求項１】 複数本のリードが所定のピッチ寸法で並
列配置された半導体装置において、前記リードの間隔寸
法が一定で、かつ前記ピッチ寸法が任意の値に設計され
ていることを特徴とする半導体装置。 - 【請求項２】 ピッチ寸法が０．５ｍｍの場合にリード
間隔が０．３ｍｍでリード幅が０．２ｍｍとされ、ピッ
チ寸法が０．４５ｍｍの場合にリード間隔が０．３ｍｍ
でリード幅が０．１５ｍｍとされる請求項１の半導体装
置。 - 【請求項３】 リードはパッケージ本体からの突出方向
に沿って横１例に配置された状態で曲げ形成されてなる
請求項１または２の半導体装置。 - 【請求項４】 リードが矩形のパッケージ本体の対向す
る２側面において配列されたデュアルインライン型パッ
ケージ、或いはリードが正方形のパッケージ本体の４側
面において配列されたフラット型パッケージである請求
項３の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3603596A JPH09232498A (ja) | 1996-02-23 | 1996-02-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3603596A JPH09232498A (ja) | 1996-02-23 | 1996-02-23 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09232498A true JPH09232498A (ja) | 1997-09-05 |
Family
ID=12458466
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3603596A Pending JPH09232498A (ja) | 1996-02-23 | 1996-02-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09232498A (ja) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0231148B2 (ja) * | 1987-04-30 | 1990-07-11 | Gunze Kk | |
| JPH0236049B2 (ja) * | 1984-04-12 | 1990-08-15 | Matsushita Electronics Corp | |
| JPH0385750A (ja) * | 1989-08-30 | 1991-04-10 | Yamaha Corp | 半導体装置およびその実装方法 |
| JPH0555561B2 (ja) * | 1984-07-09 | 1993-08-17 | Sumitomo Spec Metals | |
| JPH0661378A (ja) * | 1992-08-06 | 1994-03-04 | Nec Corp | 半導体装置 |
| JPH06177311A (ja) * | 1992-12-02 | 1994-06-24 | Toshiba Corp | 樹脂封止型半導体装置 |
-
1996
- 1996-02-23 JP JP3603596A patent/JPH09232498A/ja active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH06177311A (ja) * | 1992-12-02 | 1994-06-24 | Toshiba Corp | 樹脂封止型半導体装置 |
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