JPH0922932A - 半導体装置の不良分析のためのデプロセシング方法 - Google Patents
半導体装置の不良分析のためのデプロセシング方法Info
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- JPH0922932A JPH0922932A JP8191396A JP19139696A JPH0922932A JP H0922932 A JPH0922932 A JP H0922932A JP 8191396 A JP8191396 A JP 8191396A JP 19139696 A JP19139696 A JP 19139696A JP H0922932 A JPH0922932 A JP H0922932A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
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Abstract
(57)【要約】
【課題】 ポリシリコンコンタクトのオープン（接触不
良）の存否と整列位置を明確に検出できるようにする。 【解決手段】 メモリセル製造が完了されたウエーハ上
の保護膜及び二重金属配線膜を各々除去する工程と、プ
ラズマ乾式蝕刻にキャパシタを構成するポリシリコン膜
３０，３２上部の一部及びビットラインを構成するポリ
シリコン膜２８上部の一部を除去する工程と、フッ化水
素（ＨＦ）を含有する湿式溶液を使用して素子分離膜２
２を出現させながら、ビットラインを構成するポリシリ
コン膜２８及びキャパシタのストリジノードを構成する
ポリシリコン膜３０の下端部がシリコン基板２１上に残
留するように湿式蝕刻処理する工程とを有する。
良）の存否と整列位置を明確に検出できるようにする。 【解決手段】 メモリセル製造が完了されたウエーハ上
の保護膜及び二重金属配線膜を各々除去する工程と、プ
ラズマ乾式蝕刻にキャパシタを構成するポリシリコン膜
３０，３２上部の一部及びビットラインを構成するポリ
シリコン膜２８上部の一部を除去する工程と、フッ化水
素（ＨＦ）を含有する湿式溶液を使用して素子分離膜２
２を出現させながら、ビットラインを構成するポリシリ
コン膜２８及びキャパシタのストリジノードを構成する
ポリシリコン膜３０の下端部がシリコン基板２１上に残
留するように湿式蝕刻処理する工程とを有する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
時に発生する不良を分析する方法に関するもので、特
に、ポリシリコンコンタクトで発生する不良原因を確認
するためのデプロセシング（ｄｅｐｒｏｃｅｓｓｉｎ
ｇ）方法に関する。
時に発生する不良を分析する方法に関するもので、特
に、ポリシリコンコンタクトで発生する不良原因を確認
するためのデプロセシング（ｄｅｐｒｏｃｅｓｓｉｎ
ｇ）方法に関する。
【０００２】
【従来の技術】半導体素子の集積度が大きくなると、制
限された面積で充分な充電容量を確保するためには各層
構造を３次元的な複雑な構造に変貌させる必要がある。
そのため、高集積化により積層された構造で発生する不
良原因を確認するためのデプロセシング技術の高度化が
要求される。
限された面積で充分な充電容量を確保するためには各層
構造を３次元的な複雑な構造に変貌させる必要がある。
そのため、高集積化により積層された構造で発生する不
良原因を確認するためのデプロセシング技術の高度化が
要求される。
【０００３】従来、ポリシリコンコンタクトの不良発生
の存否を分析するために、サンプルの断面を製作し、こ
の断面を観察して不良発生の存否を分析していた。しか
しながら、断面観察方法はサンプルの断面を製作する過
程において、不良部位（ｆａｉｌｕｒｅ ｓｉｔｅ）に
正確に接近することが難しいため、分析できる領域が非
常に局所的であるという問題がある。
の存否を分析するために、サンプルの断面を製作し、こ
の断面を観察して不良発生の存否を分析していた。しか
しながら、断面観察方法はサンプルの断面を製作する過
程において、不良部位（ｆａｉｌｕｒｅ ｓｉｔｅ）に
正確に接近することが難しいため、分析できる領域が非
常に局所的であるという問題がある。
【０００４】従って、特に、コンタクト不良を分析する
場合には、積層した順序と逆の順序で積層された層を除
去しながら不良部位を観測する層別デプロセシング方法
により行っている。この方法はコンタクトされているポ
リシリコン膜を蝕刻除去した後、シリコン基板に残され
た蝕刻の跡（ｐｉｔｓ）を観察してコンタクトオープン
（接触不良）の存否を確認する方法である。
場合には、積層した順序と逆の順序で積層された層を除
去しながら不良部位を観測する層別デプロセシング方法
により行っている。この方法はコンタクトされているポ
リシリコン膜を蝕刻除去した後、シリコン基板に残され
た蝕刻の跡（ｐｉｔｓ）を観察してコンタクトオープン
（接触不良）の存否を確認する方法である。
【０００５】
【発明が解決しようとする課題】しかしながら、この層
別デプロセシング方法においては、オープン（接触不
良）の存否を直接観察することが不可能であるととも
に、蝕刻過程において、図４に示すように、コンタクト
の跡が実際より拡大されて現れるため、実際のコンタク
トの大きさと整列されたコンタクトの位置を確認しがた
いという問題がある。また、同一の不良モードで発生可
能な不良メカニズムを分析する場合であっても、分析過
程を連関させて進行させることができないという問題が
ある。そこで、本発明は上記のような従来技術の問題点
を解決するために、ポリシリコンコンタクトのオープン
（接触不良）の存否と整列位置を明確に検出できる半導
体装置の不良分析のためのデプロセシング方法を提供す
ることをその目的とするものである。
別デプロセシング方法においては、オープン（接触不
良）の存否を直接観察することが不可能であるととも
に、蝕刻過程において、図４に示すように、コンタクト
の跡が実際より拡大されて現れるため、実際のコンタク
トの大きさと整列されたコンタクトの位置を確認しがた
いという問題がある。また、同一の不良モードで発生可
能な不良メカニズムを分析する場合であっても、分析過
程を連関させて進行させることができないという問題が
ある。そこで、本発明は上記のような従来技術の問題点
を解決するために、ポリシリコンコンタクトのオープン
（接触不良）の存否と整列位置を明確に検出できる半導
体装置の不良分析のためのデプロセシング方法を提供す
ることをその目的とするものである。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に本発明は、半導体メモリ装置のポリシリコンコンタク
トの不良分析のためのデプロセシング方法において、メ
モリセル製造が完了されたウエーハ上の保護膜及び二重
金属配線膜を各々除去する工程と、プラズマ乾式蝕刻に
よりキャパシタを構成するポリシリコン膜上部の一部及
びビットラインを構成するポリシリコン膜上部の一部を
除去する工程と、フッ化水素（ＨＦ）を含有する湿式溶
液を使用して素子分離膜を出現させながらビットライン
を構成するポリシリコン膜及びキャパシタのストリジノ
ードを構成するポリシリコン膜の下端部がシリコン基板
上に残留するように湿式蝕刻処理する工程を有すること
にある。
に本発明は、半導体メモリ装置のポリシリコンコンタク
トの不良分析のためのデプロセシング方法において、メ
モリセル製造が完了されたウエーハ上の保護膜及び二重
金属配線膜を各々除去する工程と、プラズマ乾式蝕刻に
よりキャパシタを構成するポリシリコン膜上部の一部及
びビットラインを構成するポリシリコン膜上部の一部を
除去する工程と、フッ化水素（ＨＦ）を含有する湿式溶
液を使用して素子分離膜を出現させながらビットライン
を構成するポリシリコン膜及びキャパシタのストリジノ
ードを構成するポリシリコン膜の下端部がシリコン基板
上に残留するように湿式蝕刻処理する工程を有すること
にある。
【０００７】
【発明の実施の形態】以下、添付した図面を参照して本
発明の実施形態を説明する。図１、図２はキャパシタコ
ンタクト及びビットラインコンタクトの不良分析のため
のデプロセシング過程を示す断面図である。
発明の実施形態を説明する。図１、図２はキャパシタコ
ンタクト及びビットラインコンタクトの不良分析のため
のデプロセシング過程を示す断面図である。
【０００８】図１はＤＲＡＭ製造工程を完了した後、不
良分析サンプルを製作するために保護膜と金属配線膜を
一般的のデプロセシング方法により除去した状態を示し
ており、図１の符号２１はシリコン基板、２２はフィル
ド酸化膜（素子分離膜）、２３はゲート酸化膜、２４は
ゲート電極用ポリシリコン膜、２５は絶縁膜スペーサ、
２６はソース／ドレイン領域、２７は第１層間絶縁膜、
２８はビットライン用ポリシリコン膜、２９は第２層間
絶縁膜、３０はキャパシタのストリジノード用ポリシリ
コン膜、３１はキャパシタの誘電膜、３２はキャパシタ
のプレート電極用ポリシリコン膜を各々示す。
良分析サンプルを製作するために保護膜と金属配線膜を
一般的のデプロセシング方法により除去した状態を示し
ており、図１の符号２１はシリコン基板、２２はフィル
ド酸化膜（素子分離膜）、２３はゲート酸化膜、２４は
ゲート電極用ポリシリコン膜、２５は絶縁膜スペーサ、
２６はソース／ドレイン領域、２７は第１層間絶縁膜、
２８はビットライン用ポリシリコン膜、２９は第２層間
絶縁膜、３０はキャパシタのストリジノード用ポリシリ
コン膜、３１はキャパシタの誘電膜、３２はキャパシタ
のプレート電極用ポリシリコン膜を各々示す。
【０００９】図１においては、ビットライン用ポリシリ
コン膜２８及びストリジノード用ポリシリコン膜３０が
シリコン基板２１のソース／ドレイン領域２６にコンタ
クトされていることを示している。
コン膜２８及びストリジノード用ポリシリコン膜３０が
シリコン基板２１のソース／ドレイン領域２６にコンタ
クトされていることを示している。
【００１０】次に、ＣＦ4及びＯ2ガスを利用したプラズ
マ乾式蝕刻により、キャパシタの翼片部（図１の符号ａ
参照）を構成するポリシリコン膜３０，３２及びビット
ラインポリシリコン膜２８の上部の一部を蝕刻してか
ら、約４９重量％のフッ化水素（ＨＦ）を含有する湿式
溶液を使用して、図２に示すように、フィルド酸化膜２
２を出現させながらビットライン用ポリシリコン膜２８
及びストリジノード用ポリシリコン膜３０の下端部２８
ａ、３０ａがシリコン基板２１上に残留するように充分
に蝕刻処理する。
マ乾式蝕刻により、キャパシタの翼片部（図１の符号ａ
参照）を構成するポリシリコン膜３０，３２及びビット
ラインポリシリコン膜２８の上部の一部を蝕刻してか
ら、約４９重量％のフッ化水素（ＨＦ）を含有する湿式
溶液を使用して、図２に示すように、フィルド酸化膜２
２を出現させながらビットライン用ポリシリコン膜２８
及びストリジノード用ポリシリコン膜３０の下端部２８
ａ、３０ａがシリコン基板２１上に残留するように充分
に蝕刻処理する。
【００１１】本発明は図２に示すような状態にポリシリ
コンコンタクトの不良を確認することで、コンタクト部
位のポリシリコン膜の残留物２８ａ、３０ａがコンタク
トデファインされた部位に残り、これを通じてアイソレ
ーションパターン内でコンタクトの重畳程度とオープン
性の存否を容易に分析できる。また、基板で発生する不
良メカニズムの分析が可能である。
コンコンタクトの不良を確認することで、コンタクト部
位のポリシリコン膜の残留物２８ａ、３０ａがコンタク
トデファインされた部位に残り、これを通じてアイソレ
ーションパターン内でコンタクトの重畳程度とオープン
性の存否を容易に分析できる。また、基板で発生する不
良メカニズムの分析が可能である。
【００１２】図３は本発明によりストリジノードコンタ
クトが出現した状態の平面顕微鏡写真で、コンタクトの
位置を正確に確認できるだけでなく、コンタクトの大き
さも測定可能であることを示している。
クトが出現した状態の平面顕微鏡写真で、コンタクトの
位置を正確に確認できるだけでなく、コンタクトの大き
さも測定可能であることを示している。
【００１３】なお、本発明は上記した実施形態及び添付
した図面により限定されるものではなく、本発明の技術
的思想を逸脱しない範囲内でいろんな置換、変形及び変
更が可能であることは、本発明が属する技術分野で通常
の知識を有する者であれば明白である。
した図面により限定されるものではなく、本発明の技術
的思想を逸脱しない範囲内でいろんな置換、変形及び変
更が可能であることは、本発明が属する技術分野で通常
の知識を有する者であれば明白である。
【図１】 本発明の一実施の形態によるデプロセシング
の工程の前半を示す断面図である。
の工程の前半を示す断面図である。
【図２】 本発明の一実施の形態によるデプロセシング
の工程の後半を示す断面図である。
の工程の後半を示す断面図である。
【図３】 本発明によるデプロセシング方法による不良
分析の状態を示す基板上に形成される微細なパターンを
表す顕微鏡写真である。
分析の状態を示す基板上に形成される微細なパターンを
表す顕微鏡写真である。
【図４】 従来のデプロセシング方法による不良分析の
状態を示す基板上に形成される微細なパターンを表す顕
微鏡写真である。
状態を示す基板上に形成される微細なパターンを表す顕
微鏡写真である。
２１…シリコン基板、２２…フィルド酸化膜（素子分離
膜）、２６…ソース／ドレイン接合領域、２８…ビット
ライン用ポリシリコン膜、２８ａ…ビットライン用ポリ
シリコン膜の残留物、３０…キャパシタのストリッジノ
ード用ポリシリコン膜、３０ａ…キャパシタのストリッ
ジノード用ポリシリコン膜の残留物。
膜）、２６…ソース／ドレイン接合領域、２８…ビット
ライン用ポリシリコン膜、２８ａ…ビットライン用ポリ
シリコン膜の残留物、３０…キャパシタのストリッジノ
ード用ポリシリコン膜、３０ａ…キャパシタのストリッ
ジノード用ポリシリコン膜の残留物。
フロントページの続き (72)発明者 キム チョルホン 大韓民国 467−860 キョウンキド イチ ヨンクン ブバリュブ アミ−リ サン 136−１ ヒュンダイ エレクトロニクス インダストリイズ カンパニー リミテ ッド内
Claims (3)
- 【請求項１】 半導体メモリ装置の不良分析のためのデ
プロセシング方法において、 メモリセル製造が完了したウエーハ上の保護膜及び二重
金属配線膜を各々除去する工程と、 プラズマ乾式蝕刻によりキャパシタを構成するポリシリ
コン膜上部の一部及びビットラインを構成するポリシリ
コン膜上部の一部を除去する工程と、 フッ化水素（ＨＦ）を含有する湿式溶液を使用して素子
分離膜を出現させながらビットラインを構成するポリシ
リコン膜及びキャパシタのストリジノードを構成するポ
リシリコン膜の下端部がシリコン基板上に残留するよう
に湿式蝕刻処理する工程とを有することを特徴とする半
導体メモリ装置の不良分析のためのデプロセシング方
法。 - 【請求項２】 前記プラズマ乾式蝕刻は少なくともＣＦ
4及びＯ2ガスが含有されたガスをソースガスとして使用
することを特徴とする請求項１に記載の半導体メモリ装
置の不良分析のためのデプロセシング方法。 - 【請求項３】 前記湿式溶液のフッ化水素（ＨＦ）の含
有量は約４９重量％であることを特徴とする請求項１に
記載の半導体メモリ装置の不良分析のためのデプロセシ
ング方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950019151A KR100216674B1 (ko) | 1995-06-30 | 1995-06-30 | 폴리실리콘 콘택의 불량분석을 위한 개선된 디프로세싱 방법 |
| KR1995P19151 | 1995-06-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0922932A true JPH0922932A (ja) | 1997-01-21 |
Family
ID=19419494
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8191396A Pending JPH0922932A (ja) | 1995-06-30 | 1996-07-01 | 半導体装置の不良分析のためのデプロセシング方法 |
Country Status (6)
| Country | Link |
|---|---|
| JP (1) | JPH0922932A (ja) |
| KR (1) | KR100216674B1 (ja) |
| CN (1) | CN1147146A (ja) |
| DE (1) | DE19626026A1 (ja) |
| GB (1) | GB2302987B (ja) |
| TW (1) | TW318950B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102254844A (zh) * | 2010-05-21 | 2011-11-23 | 武汉新芯集成电路制造有限公司 | 一种存储器芯片位线失效分析方法 |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6033994A (en) * | 1997-05-16 | 2000-03-07 | Sony Corporation | Apparatus and method for deprocessing a multi-layer semiconductor device |
| KR100533387B1 (ko) * | 1998-06-10 | 2006-01-27 | 매그나칩 반도체 유한회사 | 반도체소자의 역공정 방법 |
| AT409429B (de) * | 1999-07-15 | 2002-08-26 | Sez Semiconduct Equip Zubehoer | Verfahren zum ätzbehandeln von halbleitersubstraten zwecks freilegen einer metallschicht |
| CN100340851C (zh) * | 2003-02-18 | 2007-10-03 | 华为技术有限公司 | 一种小型元器件解剖方法 |
| CN101769876B (zh) * | 2008-12-29 | 2015-10-14 | 中芯国际集成电路制造(上海)有限公司 | 在半导体器件中进行失效分析的方法 |
| CN102253325B (zh) * | 2010-05-21 | 2013-07-31 | 中芯国际集成电路制造(上海)有限公司 | 一种芯片失效分析方法 |
| CN102565680B (zh) * | 2010-12-27 | 2016-09-14 | 无锡华润上华半导体有限公司 | 半导体器件的失效分析方法 |
| CN103776668B (zh) * | 2012-10-26 | 2016-03-09 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件主动区失效分析样品的制备方法 |
| CN105092620B (zh) * | 2015-06-02 | 2018-06-26 | 武汉新芯集成电路制造有限公司 | 一种半导体器件失效分析方法 |
| CN106876296A (zh) * | 2017-01-03 | 2017-06-20 | 航天科工防御技术研究试验中心 | 一种半导体器件失效定位方法 |
| CN108037431B (zh) * | 2017-11-16 | 2020-02-14 | 长江存储科技有限责任公司 | 一种用于标定3d nand产品位线短接缺陷的方法 |
| TWI738568B (zh) * | 2020-11-18 | 2021-09-01 | 汎銓科技股份有限公司 | 一種故障分析用的半導體試片的製備方法 |
| CN114899072A (zh) * | 2022-03-28 | 2022-08-12 | 上海聚跃检测技术有限公司 | 一种反应离子蚀刻的蚀刻速度控制方法和系统 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4836883A (en) * | 1988-06-07 | 1989-06-06 | Advanced Micro Devices, Inc. | Method of performing electrical reject selection |
| US5214283A (en) * | 1991-07-23 | 1993-05-25 | Sgs-Thomson Microelectronics, Inc. | Method of determining the cause of open-via failures in an integrated circuit |
-
1995
- 1995-06-30 KR KR1019950019151A patent/KR100216674B1/ko not_active IP Right Cessation
-
1996
- 1996-06-28 DE DE19626026A patent/DE19626026A1/de not_active Ceased
- 1996-06-29 TW TW085107886A patent/TW318950B/zh active
- 1996-06-30 CN CN96111009A patent/CN1147146A/zh active Pending
- 1996-07-01 GB GB9613789A patent/GB2302987B/en not_active Expired - Fee Related
- 1996-07-01 JP JP8191396A patent/JPH0922932A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102254844A (zh) * | 2010-05-21 | 2011-11-23 | 武汉新芯集成电路制造有限公司 | 一种存储器芯片位线失效分析方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100216674B1 (ko) | 1999-09-01 |
| GB2302987B (en) | 1999-09-15 |
| GB2302987A (en) | 1997-02-05 |
| DE19626026A1 (de) | 1997-01-23 |
| KR970003748A (ko) | 1997-01-28 |
| GB9613789D0 (en) | 1996-09-04 |
| CN1147146A (zh) | 1997-04-09 |
| TW318950B (ja) | 1997-11-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19991221 |