KR20030051180A - 평가용 반도체장치의 제조방법 - Google Patents

평가용 반도체장치의 제조방법 Download PDF

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KR20030051180A
KR20030051180A KR1020020054494A KR20020054494A KR20030051180A KR 20030051180 A KR20030051180 A KR 20030051180A KR 1020020054494 A KR1020020054494 A KR 1020020054494A KR 20020054494 A KR20020054494 A KR 20020054494A KR 20030051180 A KR20030051180 A KR 20030051180A
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미쓰비시덴키 가부시키가이샤
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Abstract

본 발명에서, SOI층(3)의 평가영역내에는, SOI층(3)내에 발생한 결정결함에 대응하는 실리사이드영역(8)이 형성되어 있다. 실리사이드영역(8)은, 천이층(10)중에 포함되어 있는 금속원소가 열처리에 의해서 SOI층(3)내로 확산하여, 결정결함에 게터링되어 실리사이드화된 것이다. 천이층(10) 및 실리콘산화막(6)을 통해서, 평가영역 내에 레이저빔을 조사한다. 평가영역을 레이저빔으로 주사하면서, 제 1 및 제 2 프로브간에 흐르는 전류를 전류계에 의해서 검출함으로써, 평가영역내의 결정결함을 평가할 수 있다. 이러한 본 발명의 결정결함의 평가방법은, 박막 SOI층이나 박막 표면층 내에 발생한 결정결함을 인라인 검사로 평가할 수 있다.

Description

평가용 반도체장치의 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE FOR EVALUATION}
본 발명은, 반도체층 내에 형성되어 있는 결정결함을 평가하기 위해서 사용되는 결정결함의 검출방법, 평가용 반도체장치의 제조방법, 결정결함의 평가방법 및, 평가용 반도체장치에 관한 것이다.
반도체기판의 제조과정에서 발생한 결정결함이나, 반도체장치의 제조프로세스에 의해서 반도체기판 내에 유기된 결정결함은, 접합누설특성 등의 각 종의 소자특성을 열화시키는 원인이 된다. 한편, 결정결함은, 결함의 밀도나 형성부분을 제어함에 의해, 소자형성영역 내에 포함되어 있는 금속원소를 제거하기 위한 게터링 사이트로서 이용되고 있다. 그 때문에, 반도체기판 내에 형성되어 있는 결정결함을 정량적으로 평가하는 것이 종래부터 행해졌다.
반도체기판의 제조과정에서 발생한 결정결함을 평가하기 위한 방법으로서는, 선택 식각법을 사용한 평가법이 알려져 있다. 이 방법은, 소정의 식각액을 사용한선택식각(preferential etching)에 의해 결정결함을 수 미크론의 크기까지 검출한 후, 그 검출된 결정결함을 광학 현미경이나 주사형 전자 현미경을 사용하여 관찰함으로써, 결정결함을 직접적으로 계수하는 것이다. 상기 소정의 식각액으로서는, Wright 액(HF, HNO3, CrO3, Cu(NO3), CH3COOH, 및 H2O의 혼합액), Secco 액(HF 및 K2Cr2O7의 혼합액), Sirtl 액(HF, CrO3및 H2O의 혼합액)등의 크롬을 함유한 식각액이나, HF 및 HNO3의 혼합액 등의 크롬을 함유하지 않은 식각액이 사용되고 있다.
최근, 막두께가 100nm 이하의 박막 SOI층이 매립 산화막층 상에 형성된 구조를 갖는 SOI 기판을 사용한 반도체장치나, 막두께가 100nm 이하의 박막 표면층(Si 층 또는 SiGe층)이 실리콘 기판 상에 형성된 구조를 갖는 기판을 사용한 반도체장치가 실용화되고 있다. 이것들의 기판 내에 발생한 결정결함을 평가하는데에 선택식각법을 사용한 종래의 평가법을 사용하였다면, 박막 SOI층이나 박막 표면층이 식각에 의해서 소실될 가능성이 있다고 하는 문제와, 박막 SOI층의 표면, 박막 SOI층과 매립 산화막층의 계면, 박막 표면층의 표면, 박막 표면층과 실리콘 기판의 계면의 미세 거칠기의 영향으로 결정결함을 검출하는 것이 곤란하다고 하는 문제가 있다.
또한, 종래의 평가법에서는, 결정결함을 검출할 때에 선택식각에 의해서 웨이퍼가 식각되어 버리기 때문에, 이후 그 웨이퍼는 제품 웨이퍼로서 사용할 수 없다. 그 때문에, 종래의 평가법은, 로트로부터 평가용의 샘플 웨이퍼를 뽑아 내어 평가를 한다고 하는 오프라인 검사로 되어, 제품 웨이퍼를 사용한 인라인 검사가 불가능하다고 하는 문제가 있다.
본 발명은 이러한 문제를 해결하기 위해서 이루어진 것으로, 선택식각법의 사용을 회피함으로써, 박막 SOI층이나 박막 표면층 내에 발생한 결정결함을 인라인검사에 의해서 평가하는 것이 가능한, 결정결함의 검출방법, 평가용 반도체장치의 제조방법, 결정결함의 평가방법 및, 평가용 반도체장치를 얻는 것을 목적으로 한다.
도 1은 본 발명의 실시예 1에 따른 결정결함의 평가방법을 공정 순서로 나타낸 단면도,
도 2는 본 발명의 실시예 1에 따른 결정결함의 평가방법을 공정 순서로 나타낸 단면도,
도 3은 본 발명의 실시예 1에 따른 결정결함의 평가방법을 공정 순서로 나타낸 단면도,
도 4는 본 발명의 실시예 1에 따른 결정결함의 평가방법을 공정 순서로 나타낸 단면도,
도 5는 본 발명의 실시예 1에 따른 결정결함의 평가방법을 공정 순서로 나타낸 단면도,
도 6은 본 발명의 실시예 2에 따른 결정결함의 평가방법을 공정 순서로 나타낸 단면도,
도 7은 본 발명의 실시예 2에 따른 결정결함의 평가방법을 공정 순서로 나타낸 단면도,
도 8은 본 발명의 실시예 2에 따른 결정결함의 평가방법을 공정 순서로 나타낸 단면도,
도 9는 본 발명의 실시예 3에 따른 결정결함의 평가방법을 공정 순서로 나타낸 단면도,
도 10은 본 발명의 실시예 3에 따른 결정결함의 평가방법을 공정 순서로 나타낸 단면도,
도 11은 본 발명의 실시예 3에 따른 결정결함의 평가방법을 공정 순서로 나타낸 단면도,
도 12는 본 발명의 실시예 3에 따른 결정결함의 평가방법을 공정 순서로 나타낸 단면도,
도 13은 본 발명의 실시예 4에 따른 결정결함의 평가방법을 공정 순서로 나타낸 단면도,
도 14는 본 발명의 실시예 4에 따른 결정결함의 평가방법을 공정 순서로 나타낸 단면도,
도 15는 본 발명의 실시예 4에 따른 결정결함의 평가방법을 공정 순서로 나타낸 단면도,
도 16은 본 발명의 실시예 5에 따른 제 1의 결정결함의 검출방법을 공정 순서로 나타낸 단면도,
도 17은 본 발명의 실시예 5에 따른 제 1의 결정결함의 검출방법을 공정 순서로 나타낸 단면도,
도 18은 본 발명의 실시예 5에 따른 제 2의 결정결함의 검출방법을 공정 순서로 나타낸 단면도,
도 19는 본 발명의 실시예 5에 따른 제 2의 결정결함의 검출방법을 공정 순서로 나타낸 단면도,
도 20은 본 발명의 실시예 5에 따른 제 3의 결정결함의 검출방법을 공정 순서로 나타낸 단면도,
도 21은 본 발명의 실시예 5에 따른 제 3의 결정결함의 검출방법을 공정 순서로 나타낸 단면도,
도 22는 본 발명의 실시예 5에 따른 제 4의 결정결함의 검출방법의 일 공정을 나타낸 단면도,
도 23은 본 발명의 실시예 5에 따른 제 5의 결정결함의 검출방법의 일 공정을 나타낸 단면도,
도 24는 본 발명의 실시예 6에 따른 제 1의 평가용 반도체장치의 구조를 나타낸 단면도,
도 25는 본 발명의 실시예 6에 따른 제 2의 평가용 반도체장치의 구조를 나타낸 단면도,
도 26은 도 24에 나타낸 평가용 반도체장치의 제조방법을 공정 순서로 나타낸 단면도,
도 27은 도 24에 나타낸 평가용 반도체장치의 제조방법을 공정 순서로 나타낸 단면도,
도 28은 도 24에 나타낸 평가용 반도체장치의 제조방법을 공정 순서로 나타낸 단면도,
도 29는 도 24에 나타낸 평가용 반도체장치의 제조방법을 공정 순서로 나타낸 단면도,
도 30은 도 24에 나타낸 평가용 반도체장치의 제조방법을 공정 순서로 나타낸 단면도,
도 31은 도 24에 나타낸 평가용 반도체장치의 제조방법을 공정 순서로 나타낸 단면도,
도 32는 본 발명의 실시예 7에 따른 제 1의 평가용 반도체장치의 구조를 나타낸 단면도,
도 33은 본 발명의 실시예 7에 따른 제 2의 평가용 반도체장치의 구조를 나타낸 단면도,
도 34는 본 발명의 실시예 7에 따른 제 3의 평가용 반도체장치의 구조를 나타낸 단면도,
도 35는 본 발명의 실시예 7에 따른 제 4의 평가용 반도체장치의 구조를 나타낸 단면도,
도 36은 본 발명의 실시예 7에 따른 제 5의 평가용 반도체장치의 구조를 나타낸 단면도.
*도면의 주요 부분에 대한 부호의 설명*
3 : SOI층4 : SOI기판
5a∼5c, 21, 24, 30 : 결정결함6 : 실리콘산화막
7, 9 : 금속막8a∼8c, 22, 25, 31 : 실리사이드영역
8aa∼8cc : 공동부10, 12 : 천이층
20 : 소자분리절연막23 : 이온주입영역
29 : 게이트구조35a, 35b : 오목부
본 발명 중 제 1 국면에 기재된 결정결함의 검출방법은, (a) 검출되는 대상인 결정결함을 포함하는 반도체층을 갖는 기판을 준비하는 공정과, (b) 상기 반도체층상에 절연막을 형성하는 공정과, (c) 금속원소를 함유하는 금속 함유막을 상기 절연막 상에 형성하는 공정과, (d) 열처리에 의해서 상기 금속 함유막 중의 상기 금속원소를 상기 절연막 속을 통해서 상기 반도체층 내에 확산시키는 공정을 구비한다.
또한, 본 발명 중 제 2 국면에 기재된 결정결함의 검출방법은, 제 1 국면에 기재된 결정결함의 검출방법에 있어서, 상기 공정(c)은, (c-1) 상기 금속원소가 첨가된 용액을 상기 절연막 상에 도포하는 공정과, (c-2) 상기 용액을 건조시키는 공정을 갖는 것을 특징으로 한다.
또한, 본 발명 중 제 3 국면에 기재된 결정결함의 검출방법은, 제 1 국면에 기재된 결정결함의 검출방법에 있어서, 상기 공정(c)은, (c-1) 상기 절연막 상에 금속막을 퇴적하는 공정을 갖는 것을 특징으로 한다.
또한, 본 발명 중 제 4 국면에 기재된 결정결함의 검출방법은, 제 1 국면에 기재된 결정결함의 검출방법에 있어서, 상기 공정(c)은, (c-1) 상기 절연막 상에 금속막을 형성하는 공정과, (c-2) 열처리에 의해서 상기 금속막 중에 포함되는 금속원소를 상기 절연막 속에 확산시킴으로써, 상기 금속막과 상기 절연막의 계면에 천이층을 형성하는 공정과, (c-3) 상기 공정(c-2)보다도 후에 실행되어, 상기 금속막을 제거하는 공정을 갖는 것을 특징으로 한다.
또한, 본 발명 중 제 5 국면에 기재된 결정결함의 검출방법은, 제 1∼제 4 국면 중 어느 하나에 기재된 결정결함의 검출방법에 있어서, 상기 공정(c)에 있어서, 상기 금속 함유막은, 상기 절연막 상에 부분적으로 형성되는 것을 특징으로 한다.
또한, 본 발명 중 제 6 국면에 기재된 결정결함의 검출방법은, 제 1∼제 4 국면 중 어느 하나에 기재된 결정결함의 검출방법에 있어서, (e) 상기 공정(a)과 상기 공정(b)의 사이에 실행되어, 상기 반도체층을 대상으로서 소정의 반도체 제조프로세스를 실행하는 공정을 더욱 구비한 것을 특징으로 한다.
또한, 본 발명 중 제 7 국면에 기재된 결정결함의 검출방법은, 제 6 국면에 기재된 결정결함의 검출방법에 있어서, 상기 공정(e)은, (e-1) 상기 반도체층 내에 소자분리절연막을 형성하는 공정 및, (e-2) 상기 반도체층 내에 이온주입영역을 형성하는 공정 중의 적어도 어느 하나를 갖는 것을 특징으로 한다.
또한, 본 발명 중 제 8 국면에 기재된 결정결함의 검출방법은, 제 6 국면에 기재된 결정결함의 검출방법에 있어서, 상기 공정(e)은, (e-1) 상기 반도체층 상에 게이트구조를 형성하는 공정 및, (e-2) 상기 반도체층 내에 이온주입영역을 형성하는 공정중의 적어도 어느 하나를 갖는 것을 특징으로 한다.
또한, 본 발명 중 제 9 국면에 기재된 결정결함의 검출방법은, 제 6 내지 제 8 국면 중 어느 하나에 기재된 결정결함의 검출방법에 있어서, 상기 공정(c)에 있어, 상기 금속 함유막은, 상기 반도체 제조프로세스가 실행된 부분의 상기 반도체층의 위쪽에만 형성되는 것을 특징으로 한다.
또한, 본 발명 중 제 10 국면에 기재된 평가용 반도체장치의 제조방법은, (a) 평가대상인 결정결함을 포함하는 반도체층을 갖는 기판을 준비하는 공정과, (b) 상기 반도체층의 적어도 평가영역 상에 절연막을 형성하는 공정과, (c) 금속원소를 함유하는 금속 함유막을 상기 절연막 상에 형성하는 공정과, (d) 열처리에 의해서 상기 금속 함유막 중의 상기 금속원소를 상기 절연막 속을 통해서 상기 반도체층 내에 확산시켜서, 상기 결정결함을 검출하는 공정을 구비한다.
또한, 본 발명 중 제 11 국면에 기재된 평가용 반도체장치의 제조방법은, 제 10 국면에 기재된 평가용 반도체장치의 제조방법에 있어서, (e) 상기 공정(d)보다도 후에 실행되고, 상기 평가영역상의 상기 금속 함유막 및 상기 절연막과, 상기 공정(d)에 의해서 검출된 상기 결정결함을 제거하는 공정을 더 포함한 것을 특징으로 한다.
또한, 본 발명 중 제 12 국면에 기재된 평가용 반도체장치의 제조방법은, 제 10 국면에 기재된 평가용 반도체장치의 제조방법에 있어서, (e) 상기 공정(d)보다도 후에 실행되고, 상기 절연막을 부분적으로 제거하여 상기 반도체층을 노출함으로써 상기 평가영역을 삽입하여 대향하는 제 1 및 제 2 오목부를 형성하는 공정을 더 구비한 것을 특징으로 한다.
또한, 본 발명 중 제 13 국면에 기재된 평가용 반도체장치의 제조방법은, 제 10 국면에 기재된 평가용 반도체장치의 제조방법에 있어서, (e) 상기 공정(d)보다도 후에 실행되고, 모두 상기 반도체층에 연결되어, 상기 평가영역을 삽입하여 대향하는 제 1 및 제 2 콘택 플러그를 형성하는 공정과, (f) 상기 제 1 및 제 2 콘택 플러그에 각각 연결되는 제 1 및 제 2 배선을 형성하는 공정을 더 구비한 것을 특징으로 한다.
또한, 본 발명 중 제 14 국면에 기재된 평가용 반도체장치의 제조방법은, 제 10 국면∼제 13 국면 중 어느 하나에 기재된 평가용 반도체장치의 제조방법에 있어서, 상기 공정(c)은, (c-1) 상기 금속원소가 첨가된 용액을 상기 절연막 상에 도포하는 공정과, (c-2) 상기 용액을 건조시키는 공정을 갖는 것을 특징으로 한다.
또한, 본 발명 중 제 15 국면에 기재된 평가용 반도체장치의 제조방법은, 제 10 국면∼제 13 국면 중 어느 하나에 기재된 평가용 반도체장치의 제조방법에 있어서, 상기 공정(c)은, (c-1) 상기 절연막 상에 금속막을 퇴적하는 공정을 갖는 것을 특징으로 한다.
또한, 본 발명 중 제 16 국면에 기재된 평가용 반도체장치의 제조방법은, 제10 국면∼제 13 국면 중 어느 하나에 기재된 평가용 반도체장치의 제조방법에 있어서, 상기 공정(c)은, (c-1) 상기 절연막 상에 금속막을 형성하는 공정과, (c-2) 열처리에 의해서 상기 금속막 중에 포함되는 금속원소를 상기 절연막 속에 확산시킴으로써, 상기 금속막과 상기 절연막의 계면에 천이층을 형성하는 공정과, (c-3) 상기 공정(c-2)보다도 후에 실행되어, 상기 금속막을 제거하는 공정을 갖는 것을 특징으로 한다.
또한, 본 발명 중 제 17 국면에 기재된 평가용 반도체장치의 제조방법은, 제 10 국면∼제 16 국면 중 어느 하나에 기재된 평가용 반도체장치의 제조방법에 있어서, 상기 공정(c)에 있어서, 상기 금속 함유막은, 상기 평가영역의 위쪽에만 형성되는 것을 특징으로 한다.
또한, 본 발명 중 제 18 국면에 기재된 평가용 반도체장치의 제조방법은, 제 10 국면∼제 17 국면 중 어느 하나에 기재된 평가용 반도체장치의 제조방법에 있어서, (e) 상기 공정(a)과 상기 공정(b)의 사이에 실행되어, 상기 평가영역을 대상으로 하여 소정의 반도체 제조프로세스를 실행하는 공정을 더 구비한 것을 특징으로 한다.
또한, 본 발명 중 제 19 국면에 기재된 평가용 반도체장치의 제조방법은, 제 18 국면에 기재된 평가용 반도체장치의 제조방법에 있어서, 상기 공정(e)은, (e-1) 상기 평가영역 내에 소자분리절연막을 형성하는 공정 및, (e-2) 상기 평가영역 내에 이온주입영역을 형성하는 공정 중의 적어도 어느 하나를 갖는 것을 특징으로 한다.
또한, 본 발명 중 제 20 국면에 기재된 평가용 반도체장치의 제조방법은, 제 18 국면에 기재된 평가용 반도체장치의 제조방법에 있어서, 상기 공정(e)은, (e-1) 상기 평가영역 상에 게이트구조를 형성하는 공정 및, (e-2) 상기 평가영역 내에 이온주입영역을 형성하는 공정 중의 적어도 어느 하나를 갖는 것을 특징으로 한다.
또한, 본 발명 중 제 21 국면에 기재된 결정결함의 평가방법은, (a) 평가대상인 결정결함을 포함하는 반도체층을 갖는 기판을 준비하는 공정과, (b) 상기 반도체층의 적어도 평가영역 상에 절연막을 형성하는 공정과, (c) 금속원소를 함유하는 금속 함유막을 상기 절연막 상에 형성하는 공정과, (d) 열처리에 의해서, 상기 금속 함유막 중의 상기 금속원소를 상기 절연막 속을 통해서 상기 반도체층 내에 확산시켜서 상기 결정결함을 검출하는 공정과, (e) 상기 공정(d)에 의해서 검출된 상기 결정결함을 평가하는 공정을 구비한다.
또한, 본 발명 중 제 22 국면에 기재된 결정결함의 평가방법은, 제 21 국면에 기재된 결정결함의 평가방법에 있어서, (f) 상기 공정(d)과 상기 공정(e)의 사이에 실행되고, 상기 평가영역상의 상기 금속 함유막 및 상기 절연막과, 상기 공정(d)에 의해서 검출된 상기 결정결함을 제거하는 공정을 더 구비하고, 상기 공정(e)는, (e-1) 상기 공정(f)에 의해서 얻어진 구조를 현미경으로 관찰하는 공정을 갖는 것을 특징으로 한다.
또한, 본 발명 중 제 23 국면에 기재된 결정결함의 평가방법은, 제 21 국면에 기재된 결정결함의 평가방법에 있어서, (f) 상기 공정(d)과 상기 공정(e)의 사이에 실행되고, 상기 절연막을 부분적으로 제거하여 상기 반도체층을 노출함으로써, 상기 평가영역을 삽입하여 대향하는 제 1 및 제 2 오목부를 형성하는 공정을 더 구비하고, 상기 공정(e)은, (e-1) 제 1 및 제 2 프로브를 각각 상기 제 1 및 제 2 오목부 내를 삽입 통과하여 상기 반도체층에 접촉시키는 공정과, (e-2) 레이저빔에 의해서 상기 평가영역을 주사하면서, 상기 제 1 및 제 2 프로브간에 흐르는 전류를 검출하는 공정을 갖는 것을 특징으로 한다.
또한, 본 발명 중 제 24 국면에 기재된 결정결함의 평가방법은, 제 21 국면에 기재된 결정결함의 평가방법에 있어서, (f) 상기 공정(d)과 상기 공정(e)의 사이에 실행되고, 모두 상기 반도체층에 연결되어, 상기 평가영역을 삽입하여 대향하는 제 1 및 제 2 콘택 플러그를 형성하는 공정과, (g) 상기 제 1 및 제 2 콘택 플러그에 각각 연결되는 제 1 및 제 2 배선을 형성하는 공정을 더 구비하고, 상기 공정(e)은, (e-1) 레이저빔에 의해서 상기 평가영역을 주사하면서, 상기 제 1 및 제 2 배선사이에 흐르는 전류를 검출하는 공정을 갖는 것을 특징으로 한다.
또한, 본 발명 중 제 25 국면에 기재된 결정결함의 평가방법은, 제 21 국면∼제 24 국면 중 어느 하나에 기재된 결정결함의 평가방법에 있어서, 상기 공정(c)은, (c-1) 상기 금속원소가 첨가된 용액을 상기 절연막 상에 도포하는 공정과, (c-2) 상기 용액을 건조시키는 공정을 갖는 것을 특징으로 한다.
또한, 본 발명 중 제 26 국면에 기재된 결정결함의 평가방법은, 제 21 국면∼제 24 국면 중 어느 하나에 기재된 결정결함의 평가방법에 있어서, 상기 공정(c)은, (c-1) 상기 절연막 상에 금속막을 퇴적하는 공정을 갖는 것을 특징으로 한다.
또한, 본 발명 중 제 27 국면에 기재된 결정결함의 평가방법은, 제 21 국면∼제 24 국면 중 어느 하나에 기재된 결정결함의 평가방법에 있어서, 상기 공정(c)은, (c-1) 상기 절연막 상에 금속막을 형성하는 공정과, (c-2) 열처리에 의해서, 상기 금속막 중에 포함되는 금속원소를 상기 절연막 속에 확산시킴으로써, 상기 금속막과 상기 절연막의 계면에 천이층을 형성하는 공정과, (c-3) 상기 공정(c-2)보다도 후에 실행되고, 상기 금속막을 제거하는 공정을 갖는 것을 특징으로 한다.
또한, 본 발명 중 제 28 국면에 기재된 결정결함의 평가방법은, 제 21 국면∼제 27 국면 중 어느 하나에 기재된 결정결함의 평가방법에 있어서, 상기 공정(c)에 있어서, 상기 금속 함유막은, 상기 평가영역의 위쪽에만 형성되는 것을 특징으로 한다.
또한, 본 발명 중 제 29 국면에 기재된 결정결함의 평가방법은, 제 21 국면∼제 28 국면 중 어느 하나에 기재된 결정결함의 평가방법에 있어서, (e) 상기 공정(a)과 상기 공정(b)의 사이에 실행되고, 상기 평가영역을 대상으로서 소정의 반도체 제조프로세스를 실행하는 공정을 더 구비한 것을 특징으로 한다.
또한, 본 발명 중 제 30 국면에 기재된 결정결함의 평가방법은, 제 29 국면에 기재된 결정결함의 평가방법에 있어서, 상기 공정(e)은, (e-1) 상기 평가영역 내에 소자분리절연막을 형성하는 공정 및, (e-2) 상기 평가영역 내에 이온주입영역을 형성하는 공정 중의 적어도 어느 하나를 갖는 것을 특징으로 한다.
또한, 본 발명 중 제 31 국면에 기재된 결정결함의 평가방법은, 제 29 국면에 기재된 결정결함의 평가방법에 있어서, 상기 공정(e)은, (e-1) 상기 평가영역 상에 게이트구조를 형성하는 공정 및, (e-2) 상기 평가영역 내에 이온주입영역을형성하는 공정 중의 적어도 어느 하나를 갖는 것을 특징으로 한다.
또한, 본 발명 중 제 32 국면에 기재된 평가용 반도체장치는, 반도체층의 평가영역 내에 형성되어 있는 결정결함을 평가하기 위해서 사용되는 반도체장치에 있어, 상기 반도체층을 갖는 기판과, 상기 반도체층의 결정결함 부분에 형성된 금속-반도체 화합물영역과, 금속원소를 함유하고, 상기 반도체층에의 상기 금속원소의 공급원으로서 기능하는 금속 함유막을 구비한다.
또한, 본 발명 중 제 33 국면에 기재된 평가용 반도체장치는, 제 32 국면에 기재된 평가용 반도체장치에 있어서, 상기 반도체층의 적어도 상기 평가영역 상에 형성된 절연막을 더 구비하고, 상기 금속 함유막은, 상기 절연막 상에 형성되어 있는 것을 특징으로 한다.
또한, 본 발명 중 제 34 국면에 기재된 평가용 반도체장치는, 제 32 국면 또는 제 33 국면에 기재된 평가용 반도체장치에 있어서, 상기 절연막 내에 부분적으로 형성되고, 상기 반도체층에 의해서 저면이 규정되며, 상기 평가영역을 삽입하여 대향하는 제 1 및 제 2 오목부를 더 구비한 것을 특징으로 한다.
또한, 본 발명 중 제 35 국면에 기재된 평가용 반도체장치는, 제 32 국면 또는 제 33 국면에 기재된 평가용 반도체장치에 있어서, 상기 반도체층에 연결되고, 상기 평가영역을 삽입하여 대향하는 제 1 및 제 2 콘택 플러그와, 상기 제 1 및 제 2 콘택 플러그에 각각 연결되는 제 1 및 제 2 배선을 더 구비한 것을 특징으로 한다.
또한, 본 발명 중 제 36 국면에 기재된 평가용 반도체장치는, 제 32 국면∼제 35 국면 중 어느 하나에 기재된 평가용 반도체장치에 있어서, 상기 금속 함유막은, 상기 평가영역의 위쪽에만 형성되어 있는 것을 특징으로 한다.
또한, 본 발명 중 제 37 국면에 기재된 평가용 반도체장치는, 제 32 국면∼제 36 국면 중 어느 하나에 기재된 평가용 반도체장치에 있어서, 상기 평가영역 내에 형성된 소자분리절연막 및, 상기 평가영역 내에 형성된 이온주입영역중의 적어도 하나를 더 구비한 것을 특징으로 한다.
또한, 본 발명 중 제 38 국면에 기재된 평가용 반도체장치는, 제 32 국면∼제 36 국면 중 어느 하나에 기재된 평가용 반도체장치에 있어서, 상기 평가영역 상에 형성된 게이트구조 및, 상기 평가영역 내에 형성된 이온주입영역 중의 적어도 어느 하나를 더 구비한 것을 특징으로 한다.
[발명의 실시예]
(실시예 1)
도 1∼도 5는 본 발명의 실시예 1에 따른 결정결함의 평가방법을 공정 순서로 나타낸 단면도이다. 도 1을 참조하여, 우선, 실리콘으로 이루어진 지지기판(1), 실리콘산화막으로 이루어진 매립 산화막층(2) 및 실리콘으로 이루어진 SOI층(3)이 이 순서로 적층된 구조를 갖는 SOI 기판(4)을 준비한다. SOI층(3)은, 막두께가 100nm 이하의 박막 SOI층이어도 된다. SOI층(3)내에는, SOI 기판(4)의 제조과정에서 발생한 결정결함(5a∼5c)이 존재한다. SOI층(3)은, 결정결함의 평가의 대상이 되는 막이다. 이때, SOI 기판(4)은, 막두께가 100nm 이하의 박막 표면층(Si층 또는SiGe층)이 실리콘 기판 상에 형성된 구조를 갖는 기판이어도 된다. 이 경우, 결정결함의 평가의 대상이 되는 막은, 상기 박막 표면층이다.
도 2를 참조하여, 다음에, 열 CVD 법 또는 플라즈마 CVD 법에 의해서, SOI층(3)의 상면 상에 실리콘산화막(6)을 형성한다. 실리콘산화막(6)의 막두께는, 후술하는 금속막(7)중의 금속원소(금속원자 또는 금속이온)가 실리콘산화막(6)속을 통과하여 SOI층(3)내로 열확산할 수 있는 막두께로 설정되고, 예를 들면 10nm 이상300nm 이하이다.
도 3을 참조하여, 다음에, 실리콘산화막(6)의 상면 상에 금속막(7)을 형성한다. 구체적으로는, Mo, Ni, Ti, Co 등의 금속이온이 함유된 용액을 실리콘산화막(6)의 상면 상에 도포한 후, 이 용액을 건조하여 고화시킴으로써, 금속막(7)을 형성한다. 상기 용액은, 원자흡광분석에 사용되는 표준시약을 순수한 물이나 이소프로필 알코올 등의 용매로 희석함으로써 얻을 수 있다. 또한, 사용하는 용매의 양을 조정함으로써, 상기 용액 중의 금속이온의 농도를 임의로 조정할 수 있다. 이때, 금속원소가 함유된 용액을 실리콘 웨이퍼 상에 도포한 후, 그 용액을 건조하여 고화시키는 법은, 실리콘웨이퍼를 강제적으로 오염시키는 방법으로서 일반적으로 사용된다.
도 4를 참조하여, 다음에, RTA(Rapid Thermal Annealing)법에 의해서 아르곤 또는 질소분위기에서 700∼1000℃정도의 열처리를 10초 이상 실시한다. 이에 따라, 금속막(7)중에 포함되어 있는 금속원소가, 실리콘산화막(6) 속을 통과하여 SOI층(3) 내에 확산한다. 그리고, SOI층(3)내로 확산된 금속원소는, SOI층(3)내의결정결함(5a∼5c)에 게터링되어, 금속원소와 실리콘의 사이에서 실리사이드화 반응이 진행한다. 이러한 실리사이드화 반응은 소정의 방향성을 갖고 진행하지만, 도 4에는, SOI층(3)의 깊이 방향을 따라서 실리사이드화 반응이 진행한 경우의 예를 나타내고 있다. 그 결과, 결정결함(5a∼5c)이 발생된 부분에 실리사이드영역(8a∼8c)이 형성된다. 도 4에 나타낸 예에서는, 실리사이드영역(8a∼8c)은, SOI층(3)의 상면으로부터 매립 산화막층(2)의 상면까지 도달되게 형성되어 있다. 이상의 공정에 의해, SOI층(3)내에 발생된 결정결함(5a∼5c)이 검출된다. 즉, 도 1∼도 4에는, 본 실시예 1에 따른 결정결함의 검출방법이 도시되어 있다.
도 5를 참조하여, 다음에, 이상의 공정에 의해서 얻어진 구조를, HF 용액 속에 1분 이상 담근다. 이에 따라, 금속막(7), 실리콘산화막(6) 및 실리사이드영역(8a∼8c)이 습식식각에 의해서 제거된다. 그 결과, SOI층(3)내에는, 실리사이드영역(8a∼8c)이 형성되어 있던 부분에 공동부(8aa∼8cc)가 형성된다. 이러한 습식식각에 의해서 실리사이드영역(8a∼8c)의 아래쪽에 존재하는 부분의 매립 산화막층(2)의 상면부분이 함께 제거되어도 된다. 이상의 공정에 의해, 평가용 반도체장치가 제조된다. 즉, 도 1∼도 5에는, 본 실시예 1에 따른 평가용 반도체장치의 제조방법이 도시되어 있다. 이때, 공동부(8aa∼8cc)가 형성되는 것에 의해 결정결함(5a∼5c)이 검출되었다고 파악할 수도 있다.
그 후, 도 5에 나타낸 구조를, SOI층(3)의 상면측으로부터 광학 현미경이나 주사형 전자 현미경을 사용하여 관찰함으로써, SOI층(3)내에 발생된 결정결함이 정량적으로 평가된다.
이와 같이 본 실시예 1에 따른 결정결함의 평가방법에 의하면, 종래의 평가방법과 같이 선택식각법에 의해서 결정결함을 검출하는 것이 아니라, 실리사이드영역(8a∼8c)을 형성함으로써 결정결함(5a∼5c)을 검출한다. 따라서, SOI층(3)의 상면의 미세 거칠기나, SOI층(3)의 저면과 매립 산화막층(2)의 상면과의 계면의 미세 거칠기의 영향을 받지 않고 결정결함을 검출할 수 있고, SOI 기판(4)의 제조과정에서 SOI층(3)내에 발생한 결정결함의 밀도를 정확히 평가할 수 있다.
또한, SOI층(3)에의 금속원소의 공급원으로서 기능하는 금속막(7)은, SOI층(3)상에 직접적으로 형성되어 있는 것이 아니라, 실리콘산화막(6) 상에 형성되어 있다. 금속막(7)을 SOI층(3) 상에 직접적으로 형성하면, 열처리에 의해서 이 막들의 계면에 실리사이드층이 형성된다. 그렇지만, 특히 평가의 대상이 되는 막이 박막 SOI층 또는 표면 박막층인 경우는, 이 실리사이드층과, 결정결함으로 인한 실리사이드영역(8a∼8c)과의 구별이 곤란해져, 정확한 평가를 할 수 없다. 본 실시예 1에 따른 결정결함의 평가방법에서는, 반응 방지막으로서 기능하는 실리콘산화막(6)상에 금속막(7)이 형성되어 있기 때문에, 이러한 사태가 발생하는 것을 회피할 수 있다. 또한, 금속막(7)을 SOI층(3)상에 직접적으로 형성하는 것으로 인해 SOI층(3)의 상면 내에 새로운 결함이 발생하는 것을 회피할 수 있다고 하는 효과도 얻을 수 있다.
(실시예 2)
도 6∼도 8은 본 발명의 실시예 2에 따른 결정결함의 평가방법을 공정 순서로 나타낸 단면도이다. 도 6을 참조하여, 우선, 상기 실시예 1과 마찬가지의 공정을 거쳐서 도 2에 나타낸 구조를 얻은 후, 다음에 실리콘산화막(6)의 상면 상에 금속막(9)을 형성한다. 구체적으로는, 스퍼터링법에 의해서, Mo, Ni, Ti, Co 등의 금속막(9)을 실리콘산화막(6)상에 형성한다. 금속막(9)의 막두께는, 1∼20nm 정도이다.
다음에, 도 7을 참조하여, RTA법에 의해 아르곤 또는 질소분위기에서 700∼1000℃정도의 열처리를 10초 이상 실시한다. 이에 따라, 금속막(9)속에 포함되어 있는 금속원소가, 실리콘산화막(6) 속을 통과하여 SOI층(3)내로 확산한다. SOI층(3)내로 확산된 금속원소는, SOI층(3)내의 결정결함(5a∼5c)에 게터링되어, 상기 실시예 1과 마찬가지로, 결정결함(5a∼5c)이 발생된 부분에 실리사이드영역(8a∼8c)이 형성된다. 이상의 공정에 의해 SOI층(3)내에 발생된 결정결함(5a∼5c)이 검출된다. 즉, 도 6 및 도 7에는, 본 실시예 2에 따른 결정결함의 검출방법이 도시되어 있다.
다음에, 도 8을 참조하여, 이상의 공정에 의해서 얻어진 구조를, HF용액 속에 1분 이상 담근다. 이에 따라, 금속막(9), 실리콘산화막(6) 및 실리사이드영역(8a∼8c)이 습식식각에 의해서 제거된다. 그 결과, SOI층(3)내에는, 실리사이드영역(8a∼8c)이 형성되어 있던 부분에 공동부(8aa∼8cc)가 형성된다. 이상의 공정에 의해, 평가용 반도체장치가 제조된다. 즉, 도 6∼도 8에는, 본 실시예 2에 따른 평가용 반도체장치의 제조방법이 도시되어 있다.
그 후, 도 8에 나타낸 구조를 SOI층(3)의 상면측으로부터 광학 현미경이나 주사형 전자 현미경을 사용하여 관찰함으로써, SOI층(3)내에 발생된 결정결함이 정량적으로 평가된다.
이와 같이 본 실시예 2에 따른 결정결함의 평가방법에 의하면, 상기 실시예 1과 마찬가지로, SOI층(3)의 상면의 미세 거칠기나, SOI층(3)의 저면과 매립 산화막층(2)의 상면과의 계면의 미세 거칠기에 영향을 받지 않고 결정결함을 검출할 수 있고, SOI층(3)내에 발생된 결정결함의 밀도를 정확히 평가하는 것이 가능해진다.
또한, 금속막(9)은, SOI층(3)상에 직접적으로 형성되어 있는 것이 아니라, 실리콘산화막(6) 상에 형성되어 있다. 따라서, 상기 실시예 1과 마찬가지로, 금속막(9)과 SOI층(3)과의 계면에 형성된 실리사이드층이 정확한 평가에 방해가 되는 것을 회피할 수 있음과 아울러, SOI층(3)의 상면 내에 새로운 결함이 발생하는 것도 회피할 수 있다.
또한, 상기 실시예 1과 같은 용액의 도포 및 건조에 의한 금속막의 형성공정과는 달리, 스퍼터링법에 의한 금속막의 형성공정은, 예를 들면 게이트전극이나 소스·드레인영역의 실리사이드공정, 또는 금속배선 형성 공정 등, 반도체장치의 제조프로세스에서 많이 사용되어 있다. 따라서, 예를 들면, 소스·드레인 영역의 실리사이드공정을 실행할 때에 형성되는 금속막을 실리콘산화막(6) 상에도 형성함으로써, 금속막(9)으로서 이용할 수 있다. 그 결과, 금속막(9)만을 형성하기 위한 공정의 추가를 생략할 수 있다.
(실시예 3)
도 9∼도 12는 본 발명의 실시예 3에 따른 결정결함의 평가방법을 공정 순서로 나타낸 단면도이다. 도 9를 참조하여, 우선, 상기 실시예 2와 마찬가지의 공정을 거쳐서 도 6에 나타낸 구조를 얻은 후, 다음에, RTA법에 의해서 아르곤 또는 질소분위기에서 400∼600℃정도의 열처리를 10초 이상 실시한다. 이에 따라, 금속막(9)중에 포함되어 있는 금속원소가 실리콘산화막(6)의 상면 내로 확산하여, 천이층(10)이 형성된다.
다음에, 도 10을 참조하여, HF를 포함하지 않은 산성용액, 예를 들면 염산, 질산, 황산, 인산 또는 이것들의 혼합액을 사용한 습식식각법에 의해서, 금속막(9)을 제거한다. 이때, 천이층(10)은 식각되지 않고 잔류한다.
다음에, 도 11을 참조하여, RTA 법에 의해서, 아르곤 또는 질소분위기에서 700∼1000℃정도의 열처리를 10초 이상 실시한다. 이에 따라, 천이층(10)중에 포함되어 있는 금속원소가, 실리콘산화막(6) 속을 통과하여 SOI층(3)내로 확산한다. SOI층(3)내로 확산한 금속원소는, SOI층(3)내의 결정결함(5a∼5c)에 게터링되어, 상기 실시예 1과 마찬가지로, 결정결함(5a∼5c)이 발생된 부분에 실리사이드영역(8a∼8c)이 형성된다. 이상의 공정에 의해 SOI층(3)내에 발생된 결정결함(5a∼5c)이 검출된다. 즉, 도 9∼도 11에는, 본 실시예 3에 따른 결정결함의 검출방법이 도시되어 있다.
다음에, 도 12를 참조하여, 이상의 공정에 의해서 얻어진 구조를, HF용액속에 1분 이상 담근다. 이에 따라, 천이층(10), 실리콘산화막(6) 및 실리사이드영역(8a∼8c)이, 습식식각에 의해서 제거된다. 그 결과, SOI층(3)내에는, 실리사이드영역(8a∼8c)이 형성되어 있던 부분에 공동부(8aa∼8cc)가 형성된다. 이상의 공정에 의해 평가용 반도체장치가 제조된다. 즉, 도 9∼도 12에는, 본실시예 3에 따른 평가용 반도체장치의 제조방법이 도시되어 있다.
그 후, 도 12에 나타낸 구조를 SOI층(3)의 상면측으로부터 광학 현미경이나 주사형 전자 현미경을 사용하여 관찰함으로써, SOI층(3)내에 발생된 결정결함이 정량적으로 평가된다.
이와 같이 본 실시예 3에 따른 결정결함의 평가방법에 의하면, 상기 실시예 1과 마찬가지로, SOI층(3)의 상면의 미세 거칠기나, SOI층(3)의 저면과 매립 산화막층(2)의 상면과의 계면의 미세 거칠기에 영향을 받지 않고 결정결함을 검출할 수 있고, SOI층(3)내에 발생된 결정결함의 밀도를 정확히 평가하는 것이 가능해진다.
또한, 천이층(10)은, SOI층(3)상에 직접적으로 형성되어 있는 것이 아니라, 실리콘산화막(6) 상에 형성되어 있다. 따라서, 상기 실시예 1과 마찬가지로, 천이층(1)과 SOI층(3)의 계면에 형성된 실리사이드층이 정확한 평가에 방해가 되는 것을 회피할 수 있음과 동시에, SOI층(3)의 상면 내에 새로운 결함이 발생하는 것도 회피할 수 있다.
또한, 스퍼터링법에 의한 금속막의 형성, RTA법에 의한 천이층의 형성, 식각법에 의한 금속막의 제거 및 RTA법에 의한 실리사이드화라는 일련의 공정은, 게이트전극과 소스·드레인영역을 실리사이드화할 때의 일련의 공정과 마찬가지다. 따라서, 게이트전극과 소스·드레인영역의 실리사이드 공정을 실행할 때에, 실리사이드영역(8a∼8c)을 더불어 형성할 수 있다.
(실시예 4)
도 13∼도 15는 본 발명의 실시예 4에 따른 결정결함의 평가방법을 공정 순서로 나타낸 단면도이다. 도 13을 참조하여, 우선, 상기 실시예 3과 마찬가지의 공정을 거쳐서 도 10에 나타낸 구조를 얻은 후, 다음에, 사진제판법에 의해서 천이층(10) 상에 포토레지스트(11)를 부분적으로 형성한다. 포토레지스트(11)는, 평가영역 위쪽에 형성된다. 본 명세서에서 「평가영역」이란, 평가의 대상이 되는 막(이 예에서는 SOI층(3))중 결정결함의 평가가 실행되야 되는 원하는 영역을 의미한다.
다음에, 도 14를 참조하여, 포토레지스트(11)를 식각마스크로 사용하여, 포토레지스트(11)에서 노출되어 있는 부분의 천이층(10)을 식각에 의해서 제거한다. 이에 따라, 포토레지스트(11)에 의해 덮여 있는 부분의 천이층(10)이 식각되지 않고 남아서, 평가영역 위쪽에 천이층(12)이 형성된다. 그 후, 포토레지스트(11)를 제거한다.
다음에, 도 15를 참조하여, RTA 법에 의해서 아르곤 또는 질소분위기에서 700∼1000℃ 정도의 열처리를 10초 이상 실시한다. 이에 따라, 천이층(12)중에 포함되어 있는 금속원소가, 천이층(12)의 바로 아래의 실리콘산화막(6) 속을 통과하여, SOI층(3)의 평가영역 내로 확산한다. 평가영역 내로 확산된 금속원소는, 평가영역내의 결정결함(5b)에 게터링되어, 상기 실시예 1과 마찬가지로, 결정결함(5b)이 발생된 부분에 실리사이드영역(8b)이 형성된다. 한편, 평가영역 이외의 부분의 SOI층(3)내에는 금속원소가 충분히는 확산되지 않기 때문에, 결정결함(5a, 5c)은 실리사이드화 되지 않고서 그대로 남는다. 이상의 공정에 의해, 평가영역 내에 발생한 결정결함(5b)만이 검출된다.
그 후, 상기 실시예 3과 마찬가지로, 천이층(12), 실리콘산화막(6) 및 실리사이드영역(8b)이 제거된 후, 광학 현미경이나 주사형 전자 현미경을 사용하여 관찰함으로써, 평가영역 내에 발생한 결정결함이 정량적으로 평가된다.
이때, 이상의 설명에서는, 상기 실시예 3을 기초로 하여서 본 실시예 4에 따른 발명을 적용하는 경우의 예에 관해서 설명하였지만, 본 실시예 4에 따른 발명은, 상기 실시예 1 및 2에도 적용 가능하다.
이와 같이 본 실시예 4에 따른 결정결함의 평가방법에 의하면, 상기 실시예 1∼3에 의해 얻어지는 효과에 덧붙여, SOI층(3)중 결정결함을 검출하여 평가를 실행해야 할 영역을 임의로 설정할 수 있다고 하는 효과를 얻을 수 있다.
(실시예 5)
본 실시예 5에서는, 상기 실시예 1∼4에 따른 평가방법을 SOI 기판(4)의 제조과정에서 SOI층(3)내에 발생한 결정결함이 아니라, 반도체장치의 제조프로세스에 의해서 SOI층(3)내에 형성된 결정결함의 평가에 적용하는 경우에 관해서 설명한다.
도 16 및 도 17은 본 실시예 5에 따른 제 1의 결정결함의 검출방법을 공정 순서로 나타낸 단면도이다. 도 16을 참조하여, 우선, SOI 기판(4)을 준비한 후, 주지의 LOCOS 분리기술이나 트렌치 분리기술에 의해서, SOI층(3)의 상면 내에 소자분리절연막(20)을 형성한다. 이때, 소자분리절연막(20)의 형성프로세스로 인하여 SOI층(3)내에는 결정결함(21)이 발생한다.
다음에, 도 17을 참조하여, 상기 실시예 1과 마찬가지로, 실리콘산화막(6) 및 금속막(7)을 이 순서로 형성한 후, RTA법에 의한 열처리를 실시한다. 이에 따라, 금속막(7)중에 포함되어 있는 금속원소가, 실리콘산화막(6) 및 소자분리절연막(20)속을 통과하여 SOI층(3)내로 확산하여, 결정결함(21)에 게터링된다. 그 결과, 실리사이드영역(22)이 형성된다. 이상의 공정에 의해, 소자분리절연막(20)의 형성프로세스로 인하여 SOI층(3)내에 발생한 결정결함(21)이 검출된다.
그 후, HF용액을 사용한 습식식각에 의해서 금속막(7), 실리콘산화막(6), 소자분리절연막(20) 및 실리사이드영역(22)을 제거한 후, 광학 현미경이나 주사형 전자 현미경을 사용하여 SOI층(3)을 관찰한다. 이에 따라, 소자분리절연막(20)의 형성프로세스로 인하여 SOI층(3)내에 발생한 결정결함이 평가된다.
도 18 및 도 19는 본 실시예 5에 따른 제 2의 결정결함의 검출방법을 공정 순서로 나타낸 단면도이다. 도 18을 참조하여, 우선, SOI 기판(4)을 준비한 후, 이온주입법에 의해서 SOI층(3)내에 이온주입영역(23)을 형성한다. 이때, 이온주입영역(23)의 형성프로세스로 인하여, SOI층(3)내에는 결정결함(24)이 발생한다.
다음에, 도 19를 참조하여, 상기 실시예 1과 마찬가지로, 실리콘산화막(6) 및 금속막(7)을 이 순서로 형성한 후, RTA 법에 의한 열처리를 실시한다. 이에 따라, 금속막(7)중에 포함되어 있는 금속원소가, 실리콘산화막(6)속을 통과하여 SOI층(3)내로 확산하여, 결정결함(24)에 게터링된다. 그 결과, 실리사이드영역(25)이 형성된다. 이상의 공정에 의해, 이온주입영역(23)의 형성프로세스로 인하여 SOI층(3)내에 발생한 결정결함(24)이 검출된다.
그 후, HF 용액을 사용한 습식식각에 의해서 금속막(7), 실리콘산화막(6) 및 실리사이드영역(25)을 제거한 후, 광학 현미경이나 주사형 전자 현미경을 사용하여SOI층(3)을 관찰한다. 이에 따라, 이온주입영역(23)의 형성프로세스로 인하여 SOI층(3)내에 발생한 결정결함이 평가된다.
도 20 및 도 21은, 본 실시예 5에 따른 제 3의 결정결함의 검출방법을 공정 순서로 나타낸 단면도이다. 도 20을 참조하여, 먼저, SOI 기판(4)을 준비한 후, SOI층(3)의 상면 상에 게이트구조(29)를 형성한다. 게이트구조(29)는, 게이트절연막(26), 게이트전극(27) 및 절연막으로 이루어진 측벽(28)을 구비한다. 게이트구조(29)는, CVD법이나 이방성 건식식각법 등을 사용한 주지의 형성프로세스에 의해서 형성된다. 이때, 게이트구조(29)의 형성프로세스로 인하여 SOI층(3)내에는 결정결함(30)이 발생한다.
다음에, 도 21을 참조하여, 상기 실시예 1과 마찬가지로, 실리콘산화막(6) 및 금속막(7)을 이 순서로 형성한 후, RTA법에 의한 열처리를 실시한다. 이에 따라, 금속막(7)중에 포함되어 있는 금속원소가, 실리콘산화막(6) 및 측벽(28)속을 통과하여 SOI층(3)내로 확산하여 결정결함(30)에 게터링된다. 그 결과, 실리사이드영역(31)이 형성된다. 이상의 공정에 의해, 게이트구조(29)의 형성프로세스로 인하여 SOI층(3)내에 발생한 결정결함(30)이 검출된다.
그 후, HF 용액을 사용한 습식식각에 의해서 금속막(7), 실리콘산화막(6), 측벽(28) 및 실리사이드영역(31)을 제거한 후, 광학 현미경이나 주사형 전자 현미경을 사용하여 SOI층(3)을 관찰한다. 이에 따라, 게이트구조(29)의 형성프로세스로 인하여 SOI층(3)내에 발생한 결정결함이 평가된다.
도 22는 본 실시예 5에 따른 제 4의 결정결함의 검출방법의 일 공정을 나타낸 단면도이다. SOI 기판(4)을 준비하는 공정, 소자분리절연막(20) 및 이온주입영역(23)을 형성하는 공정, 실리콘산화막(6)을 형성하는 공정, 금속막(7)을 형성하는 공정 및 RTA 법에 의한 열처리를 실시하는 공정을 이 순서로 실행한다. 이에 따라, 소자분리절연막(20)의 형성프로세스로 인하여 SOI층(3)내에 발생한 결정결함 21에 대응하여 실리사이드영역 22가 형성됨과 동시에, 이온주입영역 23의 형성프로세스로 인하여 SOI층(3)내에 발생한 결정결함 24에 대응하여 실리사이드영역 25가 형성된다.
그 후, HF 용액을 사용한 습식식각에 의해서 금속막(7), 실리콘산화막(6), 소자분리절연막(20) 및 실리사이드영역(22, 25)을 제거한 후, 광학 현미경이나 주사형 전자 현미경을 사용하여 SOI층(3)을 관찰한다. 이에 따라, 소자분리절연막(20) 및 이온주입영역(23)의 각 형성프로세스로 인하여 SOI층(3)내에 발생한 결정결함이 평가된다.
도 23은 본 실시예 5에 따른 제 5의 결정결함의 검출방법의 일 공정을 나타낸 단면도이다. SOI 기판(4)을 준비하는 공정, 이온주입영역(23) 및 게이트구조(29)를 형성하는 공정, 실리콘산화막(6)을 형성하는 공정, 금속막(7)을 형성하는 공정 및 RTA 법에 의한 열처리를 실시하는 공정을 이 순서로 실행한다. 이에 따라,이온주입영역(23)의 형성프로세스로 인하여 SOI층(3)내에 발생한 결정결함(24)에 대응하여 실리사이드영역(25)이 형성됨과 동시에, 게이트구조(29)의 형성프로세스로 인하여 SOI층(3)내에 발생한 결정결함(30)에 대응하여 실리사이드영역(31)이 형성된다.
그 후, HF 용액을 사용한 습식식각에 의해서 금속막(7), 실리콘산화막(6), 측벽(28) 및 실리사이드영역(25, 31)을 제거한 후, 광학 현미경이나 주사형 전자 현미경을 사용하여 SOI층(3)을 관찰한다. 이에 따라, 이온주입영역(23) 및 게이트구조(29)의 각 형성프로세스로 인하여 SOI층(3)내에 발생한 결정결함이 평가된다.
이때, 이상의 설명에서는, 상기 실시예 1을 기초로 하여서 본 실시예 5에 따른 발명을 적용하는 경우의 예에 관해서 설명하였지만, 본 실시예 5에 따른 발명은, 상기 실시예 2∼4에도 적용 가능하다.
이와 같이 본 실시예 5에 따른 결정결함의 평가방법에 의하면, 상기 실시예 1과 마찬가지로, SOI층(3)의 상면의 미세 거칠기나, SOI층(3)의 저면과 매립 산화막층(2)의 상면과의 계면의 미세 거칠기에 영향을 받지 않고 결정결함을 검출할 수 있고, 반도체장치의 제조프로세스에 의해서 SOI층(3)내에 형성된 결정결함의 밀도를 정확히 평가하는 것이 가능해진다.
(실시예 6)
도 24는 본 발명의 실시예 6에 따른 제 1의 평가용 반도체장치의 구조를 나타낸 단면도이다. SOI층(3)의 상면 상에는 실리콘산화막(6)이 형성되어 있다. SOI층(3)의 평가영역의 위쪽에서, 실리콘산화막(6) 상에는 천이층(10)이 형성되어 있다. 또한, 실리콘산화막(6)내에는, 평가영역을 삽입하여 서로 대향하는 오목부(35a, 35b)가 형성되어 있다. 오목부(35a, 35b)의 저면을 규정하는 부분의 SOI층(3)의 상면내에는, 고농도 불순물 도입영역(36a, 36b)이 형성되어 있다. 고농도 불순물 도입영역(36a, 36b)의 도전형은, SOI층(3)의 도전형과 같고, 또한, 고농도 불순물 도입영역(36a, 36b)의 불순물 농도는 1E18/cm3정도이다. 고농도 불순물 도입영역(36a, 36b)의 상면 내에는, 저저항화를 꾀하기 위한 실리사이드층(37a, 37b)이 형성되어 있다. 평가영역 내에는, SOI 기판(4)의 제조과정에서 SOI층(3)내에 발생한 결정결함에 대응한 실리사이드영역(8)이 형성되어 있다.
도 24에 나타낸 평가용 반도체장치를 사용한 결정결함의 평가방법은 이하와 같다. 먼저, 도시하지 않은 제 1 프로브를 오목부 35a 내를 삽입 통과하여 실리사이드층(37a)에 접촉시킴과 동시에, 도시하지 않은 제 2 프로브를 오목부 35b 내를 삽입 통과하여 실리사이드층(37b)에 접촉시킨다. 이때, SOI층(3)내에는 고농도 불순물 도입영역(36a, 36b)이 형성되어 있기 때문에, 제 1 및 제 2 프로브와 SOI층(3)과의 접촉은 오믹 접촉이 된다. 제 1 프로브와 제 2 프로브란, pA 오더(order)의 미소전류를 검출할 수 있는 전류계를 통해 서로 접속되어 있고, 이에 따라, SOI층(3)의 평가영역을 포함시킨 폐회로가 구성된다.
다음에, 천이층(10) 및 실리콘산화막(6)을 통해서, 평가영역 내에 레이저빔을 조사한다. 그 후, 레이저빔이 조사된 영역에 과잉 캐리어가 유기된다. 이 유기된 과잉 캐리어는, 실리사이드영역(8)과 SOI층(3)의 실리콘부분과의 계면에 생긴 전위차에 의해서 분리되어 전류로 된다. 평가영역을 레이저빔에 의해서 주사하면서, 제 1 및 제 2 프로브 사이에 흐르는 전류를 전류계에 의해서 검출함으로써, 평가영역내의 결정결함을 평가할 수 있다. 이러한 검출방법은, OBIC(Optical Beam Induced Current)법이라고 칭한다.
도 25는 본 발명의 실시예 6에 따른 제 2 평가용 반도체장치의 구조를 나타낸 단면도이다. 도 24에 나타낸 구조상에 실리콘산화막으로 이루어진 층간절연막(38)이 형성되어 있다. 층간절연막(38)내에는, 실리사이드층(37a, 37b)에 각각 연결되는 콘택 플러그(39a, 39b)가 형성되어 있다. 콘택 플러그(39a, 39b)는, 평가영역을 삽입하여 서로 대향하고 있다. 또한, 층간절연막(38)상에는, 콘택 플러그(39a, 39b)에 각각 연결되는 금속배선(40a, 40b)이 형성되어 있다. 금속배선 40a와 금속배선 40b란, pA 오더의 미소전류를 검출할 수 있는 전류계를 통해 서로 접속되어 있고, 이에 따라, SOI층(3)의 평가영역을 포함시킨 폐회로가 구성되어 있다.
층간절연막(38), 천이층(10) 및 실리콘산화막(6)을 통해서 평가영역 내에 레이저빔을 조사하여, 평가영역을 레이저빔에 의해서 주사하면서, 금속배선 40a, 40b 사이에 흐르는 전류를 전류계에 의해서 검출함으로써, 평가영역내의 결정결함이 평가된다.
도 26∼도 31은, 도 24에 나타낸 평가용 반도체장치의 제조방법을 공정 순서로 나타낸 단면도이다. 도 26을 참조하여, 먼저, SOI기판(4)을 준비한 후, 사진제판법에 의해서, 소정의 개구 패턴을 갖는 포토레지스트(45)를 SOI층(3)의 상면상에 형성한다. SOI층(3)내에는, SOI 기판(4)의 제조과정에서 발생한 결정결함(5)이 존재하고 있다. 다음에, 포토레지스트(45)를 주입마스크에 사용하여 SOI층(3)의 상면 내에 불순물을 이온주입함으로써, 고농도 불순물 도입영역(36a, 36b)을 형성한다.
다음에, 도 27을 참조하여, 포토레지스트(45)를 제거한 후, 열 CVD법 또는 플라즈마 CVD법에 의해서, SOI층(3)의 상면 상에 실리콘산화막(6)을 형성한다. 다음에, 도 28을 참조하여, 사진제판법에 의해서 소정의 개구패턴을 갖는 포토레지스트(46)를 실리콘산화막(6)의 상면 상에 형성한다. 다음에, 포토레지스트(46)를 식각마스크에 사용하여, 이방성 건식식각법(또는 습식식각법)에 의해서 실리콘산화막(6)을 식각함으로써, 각각 고농도 불순물 도입영역(36a, 36b)에 의해서 규정된 저면을 갖는 오목부(35aa, 35bb)를 형성한다.
다음에, 도 29를 참조하여, 포토레지스트(46)를 제거한 후, 스퍼터링법에 의해서 금속막을 전체면에 형성한다. 다음에, RTA법에 의한 열처리를 실시한다. 이에 따라, 금속막(9)에 접촉한 부분의 실리콘산화막(6)의 표면 내에 천이층(10)이 형성됨과 동시에, 금속막(9)에 접촉한 부분의 SOI층(3)의 상면 내에 천이층(47a, 47b)이 형성된다.
다음에, 도 30을 참조하여, 상기 실시예 3과 마찬가지로, HF를 포함하지 않은 산성용액을 사용한 습식식각법에 의해서 금속막(9)을 제거한다.
도 31을 참조하여, 다음에, 사진제판법에 의해서 SOI층(3)의 평가영역의 위쪽에 있어서, 천이층(10)의 상면 상에 포토레지스트(48)를 형성한다. 다음에, 포토레지스트(48)를 식각 마스크에 사용하여, 포토레지스트(48)에서 노출한 부분의 천이층(10)을 식각에 의해서 제거한다.
다음에, 포토레지스트(48)를 제거한 후, RTA법에 의한 열처리를 실시한다. 이에 따라, 천이층(10)중에 포함되어 있는 금속원소가 SOI층(3)내로 확산하여, 결정결함(5)에 게터링되어 실리사이드영역(8)이 형성됨과 동시에, 천이층(47a)이 실리사이드화되어 실리사이드층(37a)이 형성된다. 이상의 공정에 의해, 도 24에 나타낸 구조를 얻을 수 있다.
이때, 이상의 설명에서는, 상기 실시예 3, 4를 기초로 하여서 본 실시예 6에 따른 발명을 적용하는 경우의 예에 관해서 설명하였지만, 본 실시예 6에 따른 발명은, 상기 실시예 1, 2에도 적용 가능하다.
이와 같이 본 실시예 6에 따른 평가용 반도체장치에 의하면, SOI 기판(4)의 제조과정에서 발생한 결정결함(5)을, 종래와 같은 선택식각법에 의한 파괴검사가 아니라, OBIC법에 의한 인라인검사에 의해서 평가할 수 있다.
(실시예 7)
본 실시예 7에서는, 상기 실시예 6에 따른 평가용 반도체장치를, SOI 기판(4)의 제조과정에서 SOI층(3)내에 발생한 결정결함이 아니라, 반도체장치의 제조프로세스에 의해서 SOI층(3)내에 형성된 결정결함의 평가에 적용하는 경우에 관해서 설명한다.
도 32는 본 실시예 7에 따른 제 1의 평가용 반도체장치의 구조를 나타낸 단면도이다. SOI층(3)의 평가영역 내에는, 소자분리절연막(20)과, 소자분리절연막(20)의 형성프로세스로 인하여 SOI층(3)내에 발생한 결정결함(21)에 대응하는 실리사이드영역(22)이 형성되어 있다. 본 실시예 7에 따른 제 1의 평가용 반도체장치는, 상기 실시예 6에 따른 평가용 반도체장치의 제조방법에 있어서, 실리콘산화막(6)을 형성하는 공정(도 27)보다도 이전에 소자분리절연막(20)을 형성해두어서 제조할 수 있다.
도 33은 본 실시예 7에 따른 제 2의 평가용 반도체장치의 구조를 나타낸 단면도이다. SOI층(3)의 평가영역 내에는, 이온주입영역(23)과, 이온주입영역(23)의 형성프로세스로 인하여 SOI층(3)내에 발생한 결정결함(24)에 대응하는 실리사이드영역(25)이 형성되어 있다. 본 실시예 7에 따른 제 2의 평가용 반도체장치는, 상기 실시예 6에 따른 평가용 반도체장치의 제조방법에 있어서, 실리콘산화막(6)을 형성하는 공정(도 27)보다도 이전에 이온주입영역(23)을 형성해 두어서 제조할 수 있다.
도 34는 본 실시예 7에 따른 제 3의 평가용 반도체장치의 구조를 나타낸 단면도이다. SOI층(3)의 평가영역 상에는 게이트구조(29)가 형성되어 있고, SOI층(3)의 평가영역 내에는, 게이트구조(29)의 형성프로세스로 인하여 SOI층(3)내에 발생한 결정결함(30)에 대응하는 실리사이드영역(31)이 형성되어 있다. 본 실시예 7에 따른 제 3의 평가용 반도체장치는, 상기 실시예 6에 따른 평가용 반도체장치의 제조방법에 있어서, 실리콘산화막(6)을 형성하는 공정(도 27)보다도 이전에 게이트구조(29)를 형성해 두는 것에 의해 제조할 수 있다.
도 35는 본 실시예 7에 따른 제 4의 평가용 반도체장치의 구조를 나타낸 단면도이다. SOI층(3)의 평가영역 내에는, 소자분리절연막(20)과, 이온주입영역(23)과, 소자분리절연막(20)의 형성프로세스로 인하여 SOI층(3)내에 발생한 결정결함(21)에 대응하는 실리사이드영역(22)과, 이온주입영역(23)의 형성프로세스로 인하여 SOI층(3)내에 발생한 결정결함(24)에 대응하는 실리사이드영역(25)이 형성되어 있다. 본 실시예 7에 따른 제 4의 평가용 반도체장치는, 상기 실시예 6에 따른 평가용 반도체장치의 제조방법에 있어서, 실리콘산화막(6)을 형성하는 공정(도 27)보다도 이전에 소자분리절연막(20) 및 이온주입영역(23)을 형성해 두어서 제조할 수 있다.
도 36은 본 실시예 7에 따른 제 5의 평가용 반도체장치의 구조를 나타낸 단면도이다. SOI층(3)의 평가영역 상에는 게이트구조(29)가 형성되어 있고, SOI층(3)의 평가영역 내에는, 이온주입영역(23)과, 이온주입영역(23)의 형성프로세스로 인하여 SOI층(3)내에 발생한 결정결함(24)에 대응하는 실리사이드영역(25)과, 게이트구조(29)의 형성프로세스로 인하여 SOI층(3)내에 발생한 결정결함(30)에 대응하는 실리사이드영역(31)이 형성되어 있다. 본 실시예 7에 따른 제 5의 평가용 반도체장치는, 상기 실시예 6에 따른 평가용 반도체장치의 제조방법에 있어서, 실리콘산화막(6)을 형성하는 공정(도 27)보다도 이전에 이온 주입영역(23) 및 게이트 구조(29)를 형성해두어서 제조할 수 있다.
이와 같이 본 실시예 7에 따른 평가용 반도체장치에 의하면, 반도체장치의 제조프로세스로 인하여 SOI층(3)내에 발생한 결정결함을, 종래와 같은 선택식각법에 의한 파괴검사가 아니라, OBIC 법에 의한 인라인검사에 의해서 평가할 수 있다.
이때, 상기 실시예 1∼7에서는, 실리콘산화막(6) 상에 금속막(7, 9) 또는 천이층(10, 12)을 형성하여, 이 막들 중의 하나를 공급원에 사용하여, SOI층(3)내에 금속원소가 공급되었다. 그렇지만, 금속막(7, 9)이나 천이층(10, 12)이 형성되어 있지 않은 경우이어도, 게이트전극이나 소스·드레인영역의 상면을 실리사이드화할 때에 형성되는 금속막 중에 포함되어 있는 금속원소가, SOI층(3)내의 결정결함에 게터링되어, 결정결함으로 인한 실리사이드영역이 형성되는 경우도 있다. 따라서,게이트전극이나 소스·드레인영역의 실리사이드 공정이 종료한 후에, 로트 내에서 평가용 웨이퍼를 뽑아 내어 결정결함의 오프라인 검사를 하는 것도, 수율 향상을 꾀하는데 유효하다.
본 발명 중 제 1 국면에 의하면, 공정(d)에서 반도체층 내로 확산된 금속원소는, 반도체층내의 결정결함에 게터링된다. 그 결과, 결정결함이 발생한 부분에 금속-반도체화합물이 형성됨에 따라, 결정결함을 검출할 수 있다.
또한, 본 발명 중 제 2 국면에 의하면, 용액을 도포한 후에 건조시킨다고 하는 간단한 방법으로 절연막 상에 금속 함유막을 형성할 수 있다.
또한, 본 발명 중 제 3 국면에 의하면, 금속막을 퇴적한다고 하는 간단한 방법으로 절연막 상에 금속 함유막을 형성할 수 있다.
또한, 본 발명 중 제 4 국면에 의하면, 천이층을 형성한 후에 금속막을 제거한다고 하는 간단한 방법으로, 절연막 상에 금속 함유막을 형성할 수 있다.
또한, 본 발명 중 제 5 국면에 의하면, 금속 함유막을 절연막 상에 부분적으로 형성함으로써, 결정결함을 검출시키는 영역을 설정할 수 있다.
또한, 본 발명 중 제 6 국면에 의하면, 반도체 제조프로세스에 의해서 반도체층 내에 유기된 결정결함을 검출할 수 있다.
또한, 본 발명 중 제 7 국면에 의하면, 소자분리절연막의 형성공정이나 이온주입공정에 의해서 반도체층 내에 유기된 결정결함을 검출할 수 있다.
또한, 본 발명 중 제 8 국면에 의하면, 게이트구조의 형성공정이나 이온주입공정에 의해서 반도체층 내에 유기된 결정결함을 검출할 수 있다.
또한, 본 발명 중 제 9 국면에 의하면, 반도체 제조프로세스가 실행된 부분의 반도체층 내에서만, 결정결함을 검출할 수 있다.
또한, 본 발명 중 제 10 국면에 의하면, 공정(d)에 있어서 반도체층 내에 확산된 금속원소는, 반도체층 내의 결정결함에 게터링된다. 그 결과, 결정결함이 발생한 부분에 금속-반도체 화합물이 형성되고, 이에 따라, 결정결함을 검출할 수 있다. 따라서, 반도체층 내의 결정결함이 적절히 검출된 평가용 반도체장치를 얻을 수 있다.
또한, 본 발명 중 제 11 국면에 의하면, 공정(e)에 의해서 얻어진 구조를 현미경을 사용하여 관찰함으로써, 평가영역내의 결정결함을 평가할 수 있다.
또한, 본 발명 중 제 12 국면에 의하면, 제 1 및 제 2 프로브를, 각각 제 1 및 제 2 오목부내를 삽입 통과하여 반도체층에 접촉시켜, 레이저빔에 의해서 평가영역을 주사하면서, 제 1 및 제 2 프로브 사이에 흐르는 전류를 검출함으로써, 평가영역내의 결정결함을 평가할 수 있다.
또한, 본 발명 중 제 13 국면에 의하면, 레이저빔에 의해서 평가영역을 주사하면서, 제 1 및 제 2 배선 사이에 흐르는 전류를 검출함으로써, 평가영역내의 결정결함을 평가할 수 있다.
또한, 본 발명 중 제 14 국면에 의하면, 용액을 도포한 후에 건조시키는 간단한 방법으로 절연막 상에 금속 함유막을 형성할 수 있다.
또한, 본 발명 중 제 15 국면에 의하면, 금속막을 퇴적하는 간단한 방법으로, 절연막 상에 금속 함유막을 형성할 수 있다.
또한, 본 발명 중 제 16 국면에 의하면, 천이층을 형성한 후에 금속막을 제거하는 간단한 방법으로, 절연막 상에 금속 함유막을 형성할 수 있다.
또한, 본 발명 중 제 17 국면에 의하면, 평가영역내에서만, 결정결함을 검출할 수 있다.
또한, 본 발명 중 제 18 국면에 의하면, 반도체 제조프로세스에 의해서 평가영역 내에 유기된 결정결함을 검출할 수 있다.
또한, 본 발명 중 제 19 국면에 의하면, 소자분리절연막의 형성공정이나 이온주입공정에 의해서 반도체층 내에 유기된 결정결함을 검출할 수 있다.
또한, 본 발명 중 제 20 국면에 의하면, 게이트구조의 형성공정이나 이온주입공정에 의해서 반도체층 내에 유기된 결정결함을 검출할 수 있다.
또한, 본 발명 중 제 21 국면에 의하면, 공정(d)에 있어서 반도체층 내에 확산된 금속원소는, 반도체층 내의 결정결함에 게터링된다. 그 결과, 결정결함이 발생한 부분에 금속-반도체화합물이 형성되고, 이에 따라, 결정결함을 검출할 수 있다. 따라서, 공정(e)에서 정확한 평가를 행할 수 있다.
또한, 본 발명 중 제 22 국면에 의하면, 공정(d)에서 검출된 결정결함은 공정(f)에서 제거되고, 그 부분은 공동으로 되어 있기 때문에, 공정(e-1)에서의 현미경에 의한 관찰에 의해서 결정결함을 정확히 평가할 수 있다.
또한, 본 발명 중 제 23 국면에 의하면, OBIC법에 의한 비파괴검사에 의해서, 결정결함을 평가할 수 있다.
또한, 본 발명 중 제 24 국면에 의하면, OBIC법에 의한 비파괴검사에 의해서, 결정결함을 평가할 수 있다.
또한, 본 발명 중 제 25 국면에 의하면, 용액을 도포한 후에 건조시키는 간단한 방법으로, 절연막 상에 금속 함유막을 형성할 수 있다.
또한, 본 발명 중 제 26 국면에 의하면, 금속막을 퇴적하는 간단한 방법으로, 절연막 상에 금속 함유막을 형성할 수 있다.
또한, 본 발명 중 제 27 국면에 의하면, 천이층을 형성한 후에 금속막을 제거하는 간단한 방법으로, 절연막 상에 금속 함유막을 형성할 수 있다.
또한, 본 발명 중 제 28 국면에 의하면, 평가영역내에서만 결정결함을 검출할 수 있다.
또한, 본 발명 중 제 29 국면에 의하면, 반도체 제조프로세스에 따라서 평가영역 내에 유기된 결정결함을 검출할 수 있다.
또한, 본 발명 중 제 30 국면에 의하면, 소자분리절연막의 형성공정이나 이온주입공정에 의해서 반도체층 내에 유기된 결정결함을 검출할 수 있다.
또한, 본 발명 중 제 31 국면에 의하면, 게이트구조의 형성공정이나 이온주입공정에 의해서 반도체층 내에 유기된 결정결함을 검출할 수 있다.
또한, 본 발명 중 제 32 국면에 의하면, 선택식각법에 의한 파괴검사가 아니라, OBIC 법에 의한 비파괴검사에 의해서 결정결함을 평가할 수 있다.
또한, 본 발명 중 제 33 국면에 의하면, 금속 함유막은 절연막 상에 형성되어 있기 때문에, 금속 함유막이 반도체층상에 직접 형성되는 것으로 인하여 반도체층의 표면에 금속-반도체 화합물층이 형성되는 것을 회피할 수 있다.
또한, 본 발명 중 제 34 국면에 의하면, 제 1 및 제 2 프로브를, 각각 제 1 및 제 2 오목부내를 삽입 통과하여 반도체층에 접촉시켜, 레이저빔에 의해서 평가영역을 주사하면서, 제 1 및 제 2 프로브 사이에 흐르는 전류를 검출함으로써 평가영역내의 결정결함을 평가할 수 있다.
또한, 본 발명 중 제 35 국면에 의하면, 레이저빔에 의해서 평가영역을 주사하면서, 제 1 및 제 2 배선 사이에 흐르는 전류를 검출함으로써 평가영역내의 결정결함을 평가할 수 있다.
또한, 본 발명 중 제 36 국면에 의하면, 평가영역 내에서만 검출된 결정결함을 평가할 수 있다.
또한, 본 발명 중 제 37 국면에 의하면, 소자분리절연막의 형성공정이나 이온주입공정에 의해서 반도체층 내에 유기된 결정결함을 평가할 수 있다.
또한, 본 발명 중 제 38 국면에 의하면, 게이트구조의 형성공정이나 이온주입공정에 의해서 반도체층 내에 유기된 결정결함을 평가할 수 있다.

Claims (1)

  1. (a) 평가대상인 결정결함을 포함하는 반도체층을 갖는 기판을 준비하는 공정과,
    (b) 상기 반도체층의 적어도 평가영역 상에 절연막을 형성하는 공정과,
    (c) 금속원소를 함유하는 금속 함유막을 상기 절연막 상에 형성하는 공정과,
    (d) 열처리에 의해서 상기 금속 함유막 중의 상기 금속원소를 상기 절연막 속을 통해서 상기 반도체층 내로 확산시켜서 상기 결정결함을 검출하는 공정을 구비한 것을 특징으로 하는 평가용 반도체장치의 제조방법.
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