JPH10256261A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH10256261A JPH10256261A JP9057732A JP5773297A JPH10256261A JP H10256261 A JPH10256261 A JP H10256261A JP 9057732 A JP9057732 A JP 9057732A JP 5773297 A JP5773297 A JP 5773297A JP H10256261 A JPH10256261 A JP H10256261A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/66265—Thin film bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
Abstract
(57)【要約】
【課題】 高密度エネルギー線を用いる等の特殊な工程
を増やすことなく、埋め込み層をもつＳＯＩ基板にゲッ
タリングサイト層を形成する。 【解決手段】 シリコン基板（支持基板）１上に酸化膜
２を形成した後、酸化膜２を介してシリコン基板１とシ
リコン基板（素子形成基板）３とを貼り合わせる。次
に、基板３表面より不純物イオンを注入する。注入エネ
ルギーは、不純物イオン濃度のピーク位置がシリコン基
板３中にあるように設定する。つづいて活性化アニール
を行うことにより、埋め込み層５およびゲッタリングサ
イト層６を同時に形成する。
を増やすことなく、埋め込み層をもつＳＯＩ基板にゲッ
タリングサイト層を形成する。 【解決手段】 シリコン基板（支持基板）１上に酸化膜
２を形成した後、酸化膜２を介してシリコン基板１とシ
リコン基板（素子形成基板）３とを貼り合わせる。次
に、基板３表面より不純物イオンを注入する。注入エネ
ルギーは、不純物イオン濃度のピーク位置がシリコン基
板３中にあるように設定する。つづいて活性化アニール
を行うことにより、埋め込み層５およびゲッタリングサ
イト層６を同時に形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に埋め込み層を有するＳＯＩ基板にゲッ
タリングサイト層を形成する方法に関する。
方法に関し、特に埋め込み層を有するＳＯＩ基板にゲッ
タリングサイト層を形成する方法に関する。
【０００２】
【従来の技術】従来、デバイスの活性領域から、プロセ
ス誘起欠陥、重金属汚染などを、効果的に除去する方法
として、不純物を拡散するなどの方法で、基板の裏面に
意図的に加工歪み、転位を導入する手段がとられてき
た。これらの方法はシリコン単結晶基板内のデバイスに
対しては有効である。しかし、ＳＯＩ基板などの、酸化
膜などの絶縁膜上に形成された単結晶シリコン内の微少
欠陥、重金属汚染に対しては効果がないことは明らかで
ある。なぜなら、裏面に転移などを導入しても、絶縁膜
に遮られ、表面の欠陥、汚染は捕獲できないからであ
る。
ス誘起欠陥、重金属汚染などを、効果的に除去する方法
として、不純物を拡散するなどの方法で、基板の裏面に
意図的に加工歪み、転位を導入する手段がとられてき
た。これらの方法はシリコン単結晶基板内のデバイスに
対しては有効である。しかし、ＳＯＩ基板などの、酸化
膜などの絶縁膜上に形成された単結晶シリコン内の微少
欠陥、重金属汚染に対しては効果がないことは明らかで
ある。なぜなら、裏面に転移などを導入しても、絶縁膜
に遮られ、表面の欠陥、汚染は捕獲できないからであ
る。
【０００３】これに対し、ゲッタリング効果を有するＳ
ＯＩ基板の製造方法として以下の技術が提案されてい
る。
ＯＩ基板の製造方法として以下の技術が提案されてい
る。
【０００４】図３は特開平６−１６３８６２号公報に開
示されている半導体の製造方法を示す断面図である。図
面を参照して、以下製造工程について説明する。まず、
素子形成用のシリコン基板３を用意し、このシリコン基
板の全面にリンを１×１０15ａｔｏｍｓ／ｃｍ2以上の
ドーズ量でイオン注入した後、熱処理を行う。その結
果、基板表面から１〜５μｍ程度の深さにまでリンが拡
散され、リン高濃度層８が形成される。一方、支持基板
となるシリコン基板１の表面にシリコン酸化膜２を形成
する。次に素子形成用の基板のリン高濃度層８と支持基
板のシリコン酸化膜２とを接触させ、１０００℃に加熱
して貼りあわせる。以上のような製造方法で、ＳＯＩ基
板の酸化膜上にリン高濃度層を形成することで、特にＦ
ｅ、Ｃｕに対してゲッタリング効果をもつＳＯＩ基板を
製造する。しかし、この方法ではリン高濃度層と酸化膜
の貼り合わせ強度が十分でなく、ＳＯＩ基板の製造歩留
まりが悪い。
示されている半導体の製造方法を示す断面図である。図
面を参照して、以下製造工程について説明する。まず、
素子形成用のシリコン基板３を用意し、このシリコン基
板の全面にリンを１×１０15ａｔｏｍｓ／ｃｍ2以上の
ドーズ量でイオン注入した後、熱処理を行う。その結
果、基板表面から１〜５μｍ程度の深さにまでリンが拡
散され、リン高濃度層８が形成される。一方、支持基板
となるシリコン基板１の表面にシリコン酸化膜２を形成
する。次に素子形成用の基板のリン高濃度層８と支持基
板のシリコン酸化膜２とを接触させ、１０００℃に加熱
して貼りあわせる。以上のような製造方法で、ＳＯＩ基
板の酸化膜上にリン高濃度層を形成することで、特にＦ
ｅ、Ｃｕに対してゲッタリング効果をもつＳＯＩ基板を
製造する。しかし、この方法ではリン高濃度層と酸化膜
の貼り合わせ強度が十分でなく、ＳＯＩ基板の製造歩留
まりが悪い。
【０００５】特開平４−２３９１５３号公報には、高濃
度埋め込み層を有するＳＯＩ基板の製造を歩留まりよく
製造する方法が提案されている。図４はその製造工程を
説明する断面図である。まず、表面に熱酸化による厚さ
１μｍの酸化膜２を形成したシリコン基板１と素子形成
用のシリコン基板３を用い、両者を酸化膜２を挟んで接
触させ、１０００℃に加熱して貼りあわせる（図４
（Ａ））。次に素子形成用のシリコン基板を研磨して、
厚さを１．５μｍにする（図４（Ｂ））。次いで埋め込
み層形成のため、シリコン基板表面より砒素イオン９を
注入する（図４（Ｃ））。このとき、不純物の濃度のピ
ーク位置が酸化膜中となるようなエネルギー条件とす
る。つづいて、熱処理を行った後、不純物注入により発
生した損傷および不純物の活性化を行い、ｎ+埋め込み
層５を形成する。
度埋め込み層を有するＳＯＩ基板の製造を歩留まりよく
製造する方法が提案されている。図４はその製造工程を
説明する断面図である。まず、表面に熱酸化による厚さ
１μｍの酸化膜２を形成したシリコン基板１と素子形成
用のシリコン基板３を用い、両者を酸化膜２を挟んで接
触させ、１０００℃に加熱して貼りあわせる（図４
（Ａ））。次に素子形成用のシリコン基板を研磨して、
厚さを１．５μｍにする（図４（Ｂ））。次いで埋め込
み層形成のため、シリコン基板表面より砒素イオン９を
注入する（図４（Ｃ））。このとき、不純物の濃度のピ
ーク位置が酸化膜中となるようなエネルギー条件とす
る。つづいて、熱処理を行った後、不純物注入により発
生した損傷および不純物の活性化を行い、ｎ+埋め込み
層５を形成する。
【０００６】また、特開昭５８−６０５４４には図５に
示すような製造方法が開示されている。まず支持基板１
上に形成された酸化膜２上に多結晶シリコン膜１０を形
成する（図５（Ａ））。この多結晶シリコン膜へ高ドー
ズの酸素イオン１１を全面に均一に注入する。次に、高
出力のレーザ１２を全面的に照射し、多結晶シリコン膜
を単結晶化し単結晶シリコン膜１３を形成するととも
に、酸素イオンを均一に拡散する（図５（Ｂ））。つづ
いて単結晶シリコン膜へ、単結晶化の条件とは異なる出
力のレーザー１２’を照射する（図５（Ｃ））。これに
より、単結晶膜１３の最表面に存在していた酸素は雰囲
気中に外部拡散され、酸素フリーの領域１４が単結晶シ
リコン膜の表面に形成される。最後に、単結晶シリコン
膜を非酸化雰囲気で低温アニールし、単結晶シリコン膜
内に酸素析出を核とした微少欠陥発生領域１５と無欠陥
領域１６を同時に形成する（図５（Ｄ））。
示すような製造方法が開示されている。まず支持基板１
上に形成された酸化膜２上に多結晶シリコン膜１０を形
成する（図５（Ａ））。この多結晶シリコン膜へ高ドー
ズの酸素イオン１１を全面に均一に注入する。次に、高
出力のレーザ１２を全面的に照射し、多結晶シリコン膜
を単結晶化し単結晶シリコン膜１３を形成するととも
に、酸素イオンを均一に拡散する（図５（Ｂ））。つづ
いて単結晶シリコン膜へ、単結晶化の条件とは異なる出
力のレーザー１２’を照射する（図５（Ｃ））。これに
より、単結晶膜１３の最表面に存在していた酸素は雰囲
気中に外部拡散され、酸素フリーの領域１４が単結晶シ
リコン膜の表面に形成される。最後に、単結晶シリコン
膜を非酸化雰囲気で低温アニールし、単結晶シリコン膜
内に酸素析出を核とした微少欠陥発生領域１５と無欠陥
領域１６を同時に形成する（図５（Ｄ））。
【０００７】
【発明が解決しようとする課題】ところが上記従来技術
はそれぞれ以下のような問題を有していた。
はそれぞれ以下のような問題を有していた。
【０００８】特開昭５７−８８７５７号公報に開示の方
法は、酸化膜上に多結晶シリコン膜を形成する必要があ
るため、高密度エネルギー線を照射して非単結晶シリコ
ン膜の単結晶化と不純物の活性化を行う工程を要し、工
程数が増えるという問題があった。
法は、酸化膜上に多結晶シリコン膜を形成する必要があ
るため、高密度エネルギー線を照射して非単結晶シリコ
ン膜の単結晶化と不純物の活性化を行う工程を要し、工
程数が増えるという問題があった。
【０００９】また、特開平４−２３９１５３号公報に開
示の方法は、ＳＯＩ基板の貼りあわせ歩留まりは向上さ
せることができるが、素子形成用基板に形成されたバイ
ポーラデバイスのベース／コレクタ間のリークの改善に
ついては効果が認められなかった。また、このように形
成されたｎ+埋め込み層をバイポーラトランジスタのコ
レクタ埋め込み層に用いた場合、埋め込み層のシート抵
抗が高くなりコレクタ抵抗が増加するという問題もあっ
た。これは、注入した不純物濃度のピーク位置を酸化膜
中にあるように設定するため、注入した不純物の半分以
上が酸化膜中に存在することとなり、ｎ+埋め込み層の
不純物濃度を十分に高くすることができないためであ
る。
示の方法は、ＳＯＩ基板の貼りあわせ歩留まりは向上さ
せることができるが、素子形成用基板に形成されたバイ
ポーラデバイスのベース／コレクタ間のリークの改善に
ついては効果が認められなかった。また、このように形
成されたｎ+埋め込み層をバイポーラトランジスタのコ
レクタ埋め込み層に用いた場合、埋め込み層のシート抵
抗が高くなりコレクタ抵抗が増加するという問題もあっ
た。これは、注入した不純物濃度のピーク位置を酸化膜
中にあるように設定するため、注入した不純物の半分以
上が酸化膜中に存在することとなり、ｎ+埋め込み層の
不純物濃度を十分に高くすることができないためであ
る。
【００１０】本発明の目的は、高密度エネルギー線を用
いる等の特殊な工程を増やすことなく、埋め込み層をも
つＳＯＩ基板にゲッタリングサイト層を形成することで
ある。
いる等の特殊な工程を増やすことなく、埋め込み層をも
つＳＯＩ基板にゲッタリングサイト層を形成することで
ある。
【００１１】
【課題を解決するための手段】上記課題を解決する本発
明の半導体の製造方法は、支持基板上に絶縁膜を形成す
る工程と、前記絶縁膜を介して前記支持基板と半導体基
板を貼り合わせる工程と、その後、不純物イオン濃度の
ピーク位置が前記半導体基板中にあるような注入エネル
ギーで不純物イオンを注入し、活性化アニールを行うこ
とにより、前記半導体基板内に埋め込み層およびゲッタ
リングサイト層を同時に形成する工程とを含むことを特
徴とする。
明の半導体の製造方法は、支持基板上に絶縁膜を形成す
る工程と、前記絶縁膜を介して前記支持基板と半導体基
板を貼り合わせる工程と、その後、不純物イオン濃度の
ピーク位置が前記半導体基板中にあるような注入エネル
ギーで不純物イオンを注入し、活性化アニールを行うこ
とにより、前記半導体基板内に埋め込み層およびゲッタ
リングサイト層を同時に形成する工程とを含むことを特
徴とする。
【００１２】また、本発明の半導体の製造方法は、半導
体基板中に酸素イオンを注入する工程と、熱処理を行い
前記半導体基板中に酸化膜層を形成する工程と、不純物
イオン濃度のピーク位置が前記酸化膜層上の前記半導体
基板中にあるような注入エネルギーで不純物イオンを注
入し、活性化アニールを行うことにより、前記酸化膜層
上の前記半導体基板内に埋め込み層およびゲッタリング
サイト層を同時に形成する工程とを含むことを特徴とす
る。
体基板中に酸素イオンを注入する工程と、熱処理を行い
前記半導体基板中に酸化膜層を形成する工程と、不純物
イオン濃度のピーク位置が前記酸化膜層上の前記半導体
基板中にあるような注入エネルギーで不純物イオンを注
入し、活性化アニールを行うことにより、前記酸化膜層
上の前記半導体基板内に埋め込み層およびゲッタリング
サイト層を同時に形成する工程とを含むことを特徴とす
る。
【００１３】
【発明の実施の形態】本発明の半導体の製造方法におい
ては、不純物注入後、活性化アニールを行うことによ
り、埋め込み層およびゲッタリング作用を有するゲッタ
リングサイト層を素子形成用の半導体基板内に同時に形
成する。ゲッタリングサイト層を素子形成用の半導体基
板中に形成するため、不純物注入時の注入エネルギー
を、不純物イオン濃度のピーク位置が前記半導体基板中
にあるように設定する。これによって、不純物イオン濃
度のピーク位置である平均射影飛程Ｒｐ付近にイオン注
入による損傷層が形成され、この損傷層が活性化アニー
ルによりゲッタリングサイト層となるものである。
ては、不純物注入後、活性化アニールを行うことによ
り、埋め込み層およびゲッタリング作用を有するゲッタ
リングサイト層を素子形成用の半導体基板内に同時に形
成する。ゲッタリングサイト層を素子形成用の半導体基
板中に形成するため、不純物注入時の注入エネルギー
を、不純物イオン濃度のピーク位置が前記半導体基板中
にあるように設定する。これによって、不純物イオン濃
度のピーク位置である平均射影飛程Ｒｐ付近にイオン注
入による損傷層が形成され、この損傷層が活性化アニー
ルによりゲッタリングサイト層となるものである。
【００１４】本発明の半導体の製造方法においては、不
純物のドーズ量を１×１０14ａｔｏｍｓ／ｃｍ2以上と
する。１×１０14ａｔｏｍｓ／ｃｍ2未満とすると、欠
陥が発生しにくいからである。またドーズ量の上限につ
いては特に制限が無いが、バイポーラトランジスタのコ
レクタ埋め込み層として用いる場合、十分低いシート抵
抗を得るために、５×１０14ａｔｏｍｓ／ｃｍ2〜１×
１０15ａｔｏｍｓ／ｃｍ2程度とすることが好ましい。
１×１０16ａｔｏｍｓ／ｃｍ2程度になると、トランジ
スタのＰＮ接合付近の濃度まで高くなってしまい、トラ
ンジスタの特性が劣化するので好ましくない。
純物のドーズ量を１×１０14ａｔｏｍｓ／ｃｍ2以上と
する。１×１０14ａｔｏｍｓ／ｃｍ2未満とすると、欠
陥が発生しにくいからである。またドーズ量の上限につ
いては特に制限が無いが、バイポーラトランジスタのコ
レクタ埋め込み層として用いる場合、十分低いシート抵
抗を得るために、５×１０14ａｔｏｍｓ／ｃｍ2〜１×
１０15ａｔｏｍｓ／ｃｍ2程度とすることが好ましい。
１×１０16ａｔｏｍｓ／ｃｍ2程度になると、トランジ
スタのＰＮ接合付近の濃度まで高くなってしまい、トラ
ンジスタの特性が劣化するので好ましくない。
【００１５】本発明における不純物はｎ型不純物、ｐ型
不純物のいずれであっても良い。ｎ型不純物としては、
例えばリン、砒素等を用いることができ、ｐ型不純物と
してはボロン等を用いることができる。
不純物のいずれであっても良い。ｎ型不純物としては、
例えばリン、砒素等を用いることができ、ｐ型不純物と
してはボロン等を用いることができる。
【００１６】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。 （実施例１）図１（Ａ）から（Ｃ）は、本発明の第一の
実施例によるｎ+埋め込み層を有するＳＯＩ基板にゲッ
タリングサイト層を形成する製造工程を説明する断面図
である。
て説明する。 （実施例１）図１（Ａ）から（Ｃ）は、本発明の第一の
実施例によるｎ+埋め込み層を有するＳＯＩ基板にゲッ
タリングサイト層を形成する製造工程を説明する断面図
である。
【００１７】まず図１（Ａ）に示すように、支持基板と
して表面に熱酸化による厚さ１μｍのシリコン酸化膜２
を形成したシリコン基板１と、素子形成を行うｎ型シリ
コン基板３とを、酸化膜を挟んで接触させ、１０００℃
に加熱して貼りあわせる。
して表面に熱酸化による厚さ１μｍのシリコン酸化膜２
を形成したシリコン基板１と、素子形成を行うｎ型シリ
コン基板３とを、酸化膜を挟んで接触させ、１０００℃
に加熱して貼りあわせる。
【００１８】次に図１（Ｂ）に示すように、素子形成用
のシリコン基板を研磨して、厚さを１．５μｍにし、Ｓ
ＯＩ基板を形成する。
のシリコン基板を研磨して、厚さを１．５μｍにし、Ｓ
ＯＩ基板を形成する。
【００１９】つづいて図１（Ｃ）に示すように、ｎ+埋
め込み層形成のため、シリコン基板３表面より、 リン
イオン４を高エネルギー注入する。欠陥は不純物の濃度
のピーク位置付近に形成されることから、リンイオン注
入の条件は、注入エネルギーを不純物イオン濃度のピー
ク位置がシリコン基板３中にあるようにする。たとえば
本実施例では、素子形成用のシリコン基板の厚さが１．
５μｍであるので、注入エネルギーを１０００ｋｅＶと
し、平均射影飛程Ｒｐを１μｍとする。
め込み層形成のため、シリコン基板３表面より、 リン
イオン４を高エネルギー注入する。欠陥は不純物の濃度
のピーク位置付近に形成されることから、リンイオン注
入の条件は、注入エネルギーを不純物イオン濃度のピー
ク位置がシリコン基板３中にあるようにする。たとえば
本実施例では、素子形成用のシリコン基板の厚さが１．
５μｍであるので、注入エネルギーを１０００ｋｅＶと
し、平均射影飛程Ｒｐを１μｍとする。
【００２０】また、ドーズ量が１×１０14ａｔｏｍｓ／
ｃｍ2未満であると欠陥は発生しないことから、例えば
５×１０14ａｔｏｍｓ／ｃｍ2とする。
ｃｍ2未満であると欠陥は発生しないことから、例えば
５×１０14ａｔｏｍｓ／ｃｍ2とする。
【００２１】この後ランプアニールにより１０００℃で
３０秒間の熱処理を行い、注入不純物の活性化を行う。
以上の工程より、ｎ+埋め込み層５およびゲッタリング
サイト層６を形成する。
３０秒間の熱処理を行い、注入不純物の活性化を行う。
以上の工程より、ｎ+埋め込み層５およびゲッタリング
サイト層６を形成する。
【００２２】本実施例ではドーズ量を１×１０14ａｔｏ
ｍｓ／ｃｍ2以上とし、イオン注入エネルギーを不純物
の濃度のピーク位置をシリコン基板３中にあるようにし
ているため、ｎ+埋め込み層５ の不純物濃度は十分高く
することができる。その結果、トランジスタのｐｎ接合
はゲッタリングサイト層より十分離れた位置に形成され
る。したがって、ゲッタリングサイトがリーク増加の原
因になることはない。また、埋め込み層のシート抵抗を
十分低くでき、コレクタ抵抗の増加を防止することがで
きる。
ｍｓ／ｃｍ2以上とし、イオン注入エネルギーを不純物
の濃度のピーク位置をシリコン基板３中にあるようにし
ているため、ｎ+埋め込み層５ の不純物濃度は十分高く
することができる。その結果、トランジスタのｐｎ接合
はゲッタリングサイト層より十分離れた位置に形成され
る。したがって、ゲッタリングサイトがリーク増加の原
因になることはない。また、埋め込み層のシート抵抗を
十分低くでき、コレクタ抵抗の増加を防止することがで
きる。
【００２３】このような工程で形成した埋め込み層上
に、通常の工程によりバイポーラデバイスを形成し、ベ
ースコレクタ間の歩留まりを評価したところ、従来に比
べ２０％向上した。
に、通常の工程によりバイポーラデバイスを形成し、ベ
ースコレクタ間の歩留まりを評価したところ、従来に比
べ２０％向上した。
【００２４】本実施例においては、ｎ型不純物のリンを
イオン注入する場合について説明したが、砒素などの他
のｎ型不純物やボロンなどのｐ型不純物を用いることも
できる。
イオン注入する場合について説明したが、砒素などの他
のｎ型不純物やボロンなどのｐ型不純物を用いることも
できる。
【００２５】（実施例２）図２は本発明の第二の実施例
の製造工程を説明する断面図である。実施例２では、酸
素イオンを表面からイオン注入して埋め込み酸化膜を形
成し、ＳＯＩ基板を形成する。その後、不純物を高エネ
ルギー注入し、埋め込み層とゲッタリングサイト層を形
成するものである。
の製造工程を説明する断面図である。実施例２では、酸
素イオンを表面からイオン注入して埋め込み酸化膜を形
成し、ＳＯＩ基板を形成する。その後、不純物を高エネ
ルギー注入し、埋め込み層とゲッタリングサイト層を形
成するものである。
【００２６】まず図２（Ａ）に示すように、シリコン基
板１に酸素イオン７をドーズ量５×１０17ｃｍ-2として
注入する。次いで１３００℃で６時間熱処理を行い、シ
リコン基板１中にシリコン酸化膜２を形成する。
板１に酸素イオン７をドーズ量５×１０17ｃｍ-2として
注入する。次いで１３００℃で６時間熱処理を行い、シ
リコン基板１中にシリコン酸化膜２を形成する。
【００２７】次に図２（Ｂ）に示すように、ｎ+埋め込
み層形成のため、シリコン基板１表面より、リンイオン
４を高エネルギー注入する。欠陥は不純物の濃度のピー
ク位置付近に形成されることから、リンイオン注入の条
件は、注入エネルギーを不純物の濃度のピーク位置がシ
リコン酸化膜２より上のシリコン基板１中にあるように
する。ドーズ量は、１×１０14ａｔｏｍｓ／ｃｍ2未満
であると欠陥は発生しないことから、例えば５×１０14
ａｔｏｍｓ／ｃｍ2とする。
み層形成のため、シリコン基板１表面より、リンイオン
４を高エネルギー注入する。欠陥は不純物の濃度のピー
ク位置付近に形成されることから、リンイオン注入の条
件は、注入エネルギーを不純物の濃度のピーク位置がシ
リコン酸化膜２より上のシリコン基板１中にあるように
する。ドーズ量は、１×１０14ａｔｏｍｓ／ｃｍ2未満
であると欠陥は発生しないことから、例えば５×１０14
ａｔｏｍｓ／ｃｍ2とする。
【００２８】この後、ランプアニールにより１０００℃
で３０秒間の熱処理を行い、注入不純物の活性化を行
う。以上の工程より、ｎ+埋め込み層５およびゲッタリ
ングサイト層６を形成する。
で３０秒間の熱処理を行い、注入不純物の活性化を行
う。以上の工程より、ｎ+埋め込み層５およびゲッタリ
ングサイト層６を形成する。
【００２９】以上のような工程により、シリコン酸化膜
２を酸素イオン注入により形成した場合にも本発明を適
用できる。
２を酸素イオン注入により形成した場合にも本発明を適
用できる。
【００３０】
【発明の効果】本発明によれば、埋め込み層形成と同時
にＳＯＩ基板に欠陥からなるゲッタリングサイト層を形
成することができるため、工程数を増加することなくゲ
ッタリングサイト層を形成でき、ＳＯＩ基板上に形成し
たバイポーラデバイスの歩留まりを改善できる。
にＳＯＩ基板に欠陥からなるゲッタリングサイト層を形
成することができるため、工程数を増加することなくゲ
ッタリングサイト層を形成でき、ＳＯＩ基板上に形成し
たバイポーラデバイスの歩留まりを改善できる。
【図１】本発明の半導体装置の製造方法を示す模式的工
程断面図である。
程断面図である。
【図２】従来の半導体装置の製造方法を示す模式的工程
断面図である。
断面図である。
【図３】従来の半導体装置の製造方法を示す模式的工程
断面図である。
断面図である。
【図４】従来の半導体装置の製造方法を示す模式的工程
断面図である。
断面図である。
【図５】従来の半導体装置の製造方法を示す模式的工程
断面図である。
断面図である。
１ シリコン基板（支持基板） ２ 酸化膜 ３ シリコン基板（素子形成用基板） ４ リンイオン ５ ｎ+埋め込み層 ６ ゲッタリングサイト層 ７ 酸素イオン ８ リン高濃度層 ９ 砒素イオン １０ 多結晶シリコン膜 １１ 酸素イオン １２ レーザ １２’ レーザ １３ 単結晶シリコン膜 １４ 酸素フリー領域 １５ 微少欠陥発生領域 １６ 無欠陥領域
Claims (5)
- 【請求項１】 支持基板上に絶縁膜を形成する工程と、
前記絶縁膜を介して前記支持基板と半導体基板を貼り合
わせる工程と、その後、不純物イオン濃度のピーク位置
が前記半導体基板中にあるような注入エネルギーで不純
物イオンを注入し、活性化アニールを行うことにより、
前記半導体基板内に埋め込み層およびゲッタリングサイ
ト層を同時に形成する工程とを含むことを特徴とする半
導体装置の製造方法。 - 【請求項２】 半導体基板中に酸素イオンを注入する工
程と、熱処理を行い前記半導体基板中に酸化膜層を形成
する工程と、不純物イオン濃度のピーク位置が前記酸化
膜層上の前記半導体基板中にあるような注入エネルギー
で不純物イオンを注入し、活性化アニールを行うことに
より、前記酸化膜層上の前記半導体基板内に埋め込み層
およびゲッタリングサイト層を同時に形成する工程とを
含むことを特徴とする半導体装置の製造方法。 - 【請求項３】 前記不純物イオンのドーズ量を１×１０
14ａｔｏｍｓ／ｃｍ 2以上とすることを特徴とする請求
項１または２に記載の半導体の製造方法。 - 【請求項４】 前記不純物がｎ型不純物である請求項１
乃至３いずれかに記載の半導体装置の製造方法。 - 【請求項５】 前記不純物がｐ型不純物である請求項１
乃至３いずれかに記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9057732A JPH10256261A (ja) | 1997-03-12 | 1997-03-12 | 半導体装置の製造方法 |
| US09/037,322 US6001711A (en) | 1997-03-12 | 1998-03-09 | Process of fabricating semiconductor device having gettering site layer between insulating layer and active semiconductor layer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9057732A JPH10256261A (ja) | 1997-03-12 | 1997-03-12 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10256261A true JPH10256261A (ja) | 1998-09-25 |
Family
ID=13064105
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9057732A Pending JPH10256261A (ja) | 1997-03-12 | 1997-03-12 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6001711A (ja) |
| JP (1) | JPH10256261A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007318102A (ja) * | 2006-04-24 | 2007-12-06 | Shin Etsu Handotai Co Ltd | Ｓｏｉウエーハの製造方法 |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3546789B2 (ja) | 1999-12-24 | 2004-07-28 | 株式会社デンソー | 半導体装置の製造方法 |
| US6383924B1 (en) | 2000-12-13 | 2002-05-07 | Micron Technology, Inc. | Method of forming buried conductor patterns by surface transformation of empty spaces in solid state materials |
| US6444534B1 (en) | 2001-01-30 | 2002-09-03 | Advanced Micro Devices, Inc. | SOI semiconductor device opening implantation gettering method |
| US6376336B1 (en) * | 2001-02-01 | 2002-04-23 | Advanced Micro Devices, Inc. | Frontside SOI gettering with phosphorus doping |
| US6670259B1 (en) | 2001-02-21 | 2003-12-30 | Advanced Micro Devices, Inc. | Inert atom implantation method for SOI gettering |
| US6958264B1 (en) | 2001-04-03 | 2005-10-25 | Advanced Micro Devices, Inc. | Scribe lane for gettering of contaminants on SOI wafers and gettering method |
| US7142577B2 (en) | 2001-05-16 | 2006-11-28 | Micron Technology, Inc. | Method of forming mirrors by surface transformation of empty spaces in solid state materials and structures thereon |
| US6898362B2 (en) * | 2002-01-17 | 2005-05-24 | Micron Technology Inc. | Three-dimensional photonic crystal waveguide structure and method |
| JP2003188223A (ja) * | 2001-12-19 | 2003-07-04 | Mitsubishi Electric Corp | 結晶欠陥の顕在化方法、評価用半導体装置の製造方法、結晶欠陥の評価方法及び、評価用半導体装置 |
| US6987037B2 (en) * | 2003-05-07 | 2006-01-17 | Micron Technology, Inc. | Strained Si/SiGe structures by ion implantation |
| US7008854B2 (en) | 2003-05-21 | 2006-03-07 | Micron Technology, Inc. | Silicon oxycarbide substrates for bonded silicon on insulator |
| US7662701B2 (en) | 2003-05-21 | 2010-02-16 | Micron Technology, Inc. | Gettering of silicon on insulator using relaxed silicon germanium epitaxial proximity layers |
| US7273788B2 (en) | 2003-05-21 | 2007-09-25 | Micron Technology, Inc. | Ultra-thin semiconductors bonded on glass substrates |
| US7501329B2 (en) | 2003-05-21 | 2009-03-10 | Micron Technology, Inc. | Wafer gettering using relaxed silicon germanium epitaxial proximity layers |
| US6929984B2 (en) | 2003-07-21 | 2005-08-16 | Micron Technology Inc. | Gettering using voids formed by surface transformation |
| US7153753B2 (en) | 2003-08-05 | 2006-12-26 | Micron Technology, Inc. | Strained Si/SiGe/SOI islands and processes of making same |
| US20050110038A1 (en) * | 2003-11-21 | 2005-05-26 | Hamerski Roman J. | High voltage semiconductor device having current localization region |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5860544A (ja) * | 1981-10-06 | 1983-04-11 | Mitsubishi Electric Corp | 結晶欠陥のゲツタリング法 |
| JPH04239153A (ja) * | 1991-01-11 | 1992-08-27 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP2908150B2 (ja) * | 1992-11-27 | 1999-06-21 | 日本電気株式会社 | Ｓｏｉ基板構造及びその製造方法 |
-
1997
- 1997-03-12 JP JP9057732A patent/JPH10256261A/ja active Pending
-
1998
- 1998-03-09 US US09/037,322 patent/US6001711A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007318102A (ja) * | 2006-04-24 | 2007-12-06 | Shin Etsu Handotai Co Ltd | Ｓｏｉウエーハの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6001711A (en) | 1999-12-14 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
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