KR0123851B1 - 반도체소자에서 반도체기판의 결함분석방법 - Google Patents

Abstract

본 발명은 반도체소자에서 반도체기판의 결함분석 방법에 관한 것으로, 특히, 공정완료가 된 메모리 소자에서 발생한 반도체기판의 결함을 분석할때 글로발 유니포미티를 개선하고 소자분리막을 이용하여 결함의 정확한 위치확인까지 가능케하는 기술로 반도체소자의 집적도에 따른 구조적인 단차를 극복할 수 있는 결함분석 방법이다.

Description

반도체소자에서 반도체기판의 결함분석방법

제1도 내지 제3도는 본 발명에 의해 반도체소자에서 반도체기판의 결함을 분석하기 위하여 상층부부터 제거하고, 페이스 폴리싱하는 공정단계를 도시한 단면도.

* 도면의 주요부분에 대한 부호의 설명

1 : 반도체기판 2 : 소자분리산화막

4 : 게이트전극용 폴리 6 : 비트라인용 폴리

8 : 저장전극용 폴리 11 : 제1금속배선

5, 7, 10, 12 : 절연층 13 : 제2금속막

14 : 보호막

본 발명은 반도체소자에서 반도체기판의 결함분석 방법에 관한 것으로, 특히, 공정완료가 된 메모리 소자에서 발생한 반도체기판의 결함을 분석할때 글로발 유니포미티를 개선하여 결함의 정확한 위치확인까지 가능케하는 기술로 반도체소자의 집적도에 따른 구조적인 단차를 극복할 수 있는 결함분석 방법에 관한 것이다.

종래의 페이스 래핑(face lapping)방법의 반도체기판 결함분석은 글로발단차와 반도체 재료간의 폴리싱비(polishing rate)의 불균일을 해결하지 못하였다. 즉, 메모리 소자내에서의 주변회로와 셀 지역간에 구조적인 단차로 인하여 셀 지역 가장자리와 중앙부와의 폴리싱 비가 심하게 차이나므로 셀 중앙부에 결함이 발생하였을때 위치를 확인하고자 하여도 구조적인 단차 때문에 이 부위에서는 경계면 부위의 셀들이 심하게 갈린 상태가 된다. 그로인하여 결함의 정확한 위치를 찾을 수가 없었다.

따라서, 본 발명은 상기의 결함 위치를 정확하게 확인하기 위해서 화학 용액을 사용하여 보호막과 금속배선층을 제거하고, 하부층을 가리고 있는 플레이트 전극을 제거한 후, 폴리와 산화막의 선택비가 높은 HF용액으로 산화막을 식각하여 폴리싱 과정에서 발생할 수 있는 공정재료들간의 스트레스차를 폴리층으로 단일화시켜서 폴리싱 비를 균일하게 하는 공정이 완료된 반도체기판의 결함분석 방법을 제공하는데 그 목적이 있다.

본 발명에 의하면, 고집적도 메모리 소자의 불량분석 방법에 있어서, 메모리 소자의 상층에 구비된 보호층과 금속층을 습식식각으로 벗겨내는 공정과, 노출된 절연층을 습식식각으로 제거하는 공정과, 플레이트전극용 폴리층을 완전히 제거하고, 저장전극용 폴리층의 일정두께까지 제거되도록 하는 건식식각 공정과, 게이트전극과 소자분리막 상부에 있는 절연막을 습식식각으로 제거하는 공정과, 페이스 폴리싱 공정으로 반도체기판상에 있는 폴리층과 소자분리산화막을 셀 지역의 반도체기판 표면까지 식각하는 공정과, 라이트 에찬트로 결함을 구획시키는 공정으로 이루어져 반도체기판 상의 결함분석 및 소자분리막을 이용하여 위치확인을 가능케하는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하고자 한다.

제1도는 집적도가 매우 높은 4중 폴리 구조를 갖는 DRAM의 공정이 완료된 상태를 도시한 단면도로서, 반도체기판(1)의 주변회로 영역과 셀 지역에 소자분리막(2), 게이트전극(4)과 소오스/드레인전극(3)이 각각 형성되고, 그 상부에 제1절연막(5)이 형성되고, 비트라인용 폴리층(6)이 콘택홀을 통해 소오스/드레인전극(3)에 접속되고, 그 상부에 제2절연막(7)이 형성되고, 저장전극용 폴리층(8)이 저장전극 콘택홀을 통하여 소오스/드레인전극(3)에 접속되고, 저장전극용 폴리층(8) 표면에 유전체막(도시 안됨)과 플레이트전극용 폴리층(9)이 형성되고, 전체적으로 제3절연막(10)이 형성되고, 그 상부의 일정부분에 제1금속배선(11)이 형성되고, 그 상부에 제4절연막(12)을 형성하고, 그 상부에 제2금속막(13)이 형성되고, 전체 상부에 보호막(14)이 형성된 상태의 단면도이다.

제2도는 제1도의 상태에서 반도체기판(10)에 결함이 발생하였을 경우, 제1폴리층(게이트 폴리)(4), 비트라인용 폴리층(6)과 콘택만 남겨두고, 저장전극 부위와 절연체 및 상부층을 벗겨낸 것을 도시한 단면도이다. 즉, 보호막(14), 제2금속막(13), 제4절연막(12)과 제1금속배선(11), 제3절연막(10) 및 플레이트 폴리(9)까지의 층들을 종래의 D 프로세싱 방법으로 식각한다음, 3차원 폴리 스켈톤 리버스 디리네이션(3-D poly skeleton reverse delineation) 기술로 저장전극용 폴리층(8)의 콘택을 제외한 폴리 일부, 제2절연막(7), 제1절연막(5)을 제거한 단면도이다.

상기 3차원 폴리 스켈톤 리버스 디리네이션 기술은 1단계로 제3절연막(1)을 화학용액으로 제거하는 단계와, 2단계로 CF₄+O₂개스를 이용한 건식식각으로 플레이트전극용 폴리층(9)과 저장전극용 폴리층(8)의 일부를 제거하는 공정과, HF를 이용한 습식식각으로, 제2절연막(7)과 제1절연막(5)을 제거하는 공정으로 이루어진다.

그로인하여 제2도에는 반도체기판(1)상부에 소자분리산화막(2), 게이트전극(4)과 비트라인 폴리층(6)과 저장전극용 폴리층(8)의 일부분만 남게 된다.

제3도는 제2도 공정후 페이스 래핑공정으로 반도체기판(1)상부에 비트라인 폴리층(6), 저장전극용 폴리층(8), 게이트전극(4), 소자분리산화막(2)을 갈아서 제거하되, 셀 지역의 반도체기판(1)의 표면까지 제거한 단면도이다.

상기 공정후 라이트 에찬트로 결함을 구획시키는 공정을 실시하면 제3도와 같이 결함(20)이 나타나며, 이것을 소자분리산화막에 의해 어드레싱하면 칩상에서 결함이 발생된 위치확인을 가능케 한다.

본 발명에 의하면 고집적도 메모리 소자의 반도체 기판 결함 분석에 있어서, 종래의 페이스 래핑방법으로는 거의 불가능하였던 글로발 평탄화 문제를 해결하여 반도체기판의 결함 분석 및 소자분리막을 어드레싱하여 위치확인도 가능케 되었으므로 특정 셀 부위의 전기적인 테스트 결과와 물리적인 분석결과를 조합하여 분석역량을 증대시킬 수 있다.

Claims (2)

1. 반도체소자의 반도체기판의 불량분석 방법에 있어서, 반도체소자의 상층에 구비된 보호층과 금속층을 습식식각으로 벗겨내는 공정과, 노출된 절연층을 습식식각으로 제거하는 공정과, 플레이트전극용 폴리층을 완전히 제거하고, 저장전극용 폴리층의 일정두께까지 제거되도록 하는 건식식각 공정과, 게이트전극과 소자분리막 상부에 있는 절연막을 습식식각으로 제거하는 공정과, 페이스 폴리싱 공정으로 반도체기판상에 있는 폴리층과 소자분리산화막을 셀 지역의 반도체기판 표면까지 식각하는 공정과, 라이트 에찬트로 결함을 구획시키는 공정으로 이루어져 반도체기판 상의 결함분석 및 위치확인을 가능케하는 것을 특징으로 하는 반도체소자에서 반도체기판의 결함분석방법.
2. 제1항에 있어서, 상기 절연막 제거하는 공정에서 게이트전극과 소자분리막상에 있는 절연막 제거하는 공정은 3차원 폴리 스켈톤 리버스 디리네이션 기술인 것을 특징으로 하는 반도체소자에서 반도체기판의 결함분석방법.