JPH09116004A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH09116004A JP7268627A JP26862795A JPH09116004A JP H09116004 A JPH09116004 A JP H09116004A JP 7268627 A JP7268627 A JP 7268627A JP 26862795 A JP26862795 A JP 26862795A JP H09116004 A JPH09116004 A JP H09116004A
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Abstract

(57)【要約】 【課題】配線パターンに依存することなく、隣接配線間
の容量を低減することのできる半導体装置の製造方法を
提供する。 【解決手段】シリコン基板１上に絶縁層２を形成し、さ
らにその上に第１のアルミニウム膜３を成膜し、これを
パターンニングして下層配線を形成する工程と、下層配
線上にポリイミド膜４を接着し、下層配線の各配線間に
空隙５を形成する工程と、絶縁性薄膜に下層配線にまで
達する接続孔を形成し、これにタングステンを埋め込ん
でタングステンプラグ６を形成する工程と、プラグが形
成された絶縁性薄膜上に第２のアルミニウム膜７を成膜
し、これをパターンニングして上層配線を形成する工程
とを有する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路等
に用いられる多層配線構造の半導体装置およびその製造
方法に関する。
【０００２】
【従来の技術】半導体集積回路に用いる多層配線構造の
半導体装置の製造方法には、これまでに種々のものが提
案されている。図４は従来の半導体装置の製造方法を説
明するための図で、（ａ）〜（ｄ）は各工程の状態図で
ある。
【０００３】まず、図４（ａ）に示すように、シリコン
基板１０１上に絶縁層１０２を形成し、さらにその上に
０．４μｍの膜厚の第１のアルミニウム層１０３を成膜
し、これをレジストを用いた既知のフォトリソグラフィ
工程およびエッチング工程によりパターンニングして下
層配線を形成する。
【０００４】下層配線が形成されると、続いて、図４
（ｂ）に示すように、酸化シリコン膜１１２を２．０μ
ｍの膜厚に成膜し、化学的機械的研磨法（Chemical Mec
hanical Polishing: CMP）等により、第１のアルミニウ
ム層１０３上での酸化シリコン膜１１２の膜厚が０．８
μｍ程度の平坦な層間絶縁膜を形成する。このとき、上
記パターンニングされた第１のアルミニウム（すなわ
ち、下層配線）間は酸化シリコン膜１１２で埋め込まれ
ることになる。
【０００５】酸化シリコン膜１１２が形成されると、続
いて、図４（ｃ）に示すように、レジストを用いた既知
のフォトリソグラフィ工程とエッチング工程により酸化
シリコン膜１１２を選択的にエッチングして下層配線に
達する接続孔を形成する。そして、その接続孔内にタン
グステンを埋め込み、タングステンプラグ１０６を形成
する。
【０００６】タングステンプラグ１０６が形成される
と、続いて、図４（ｄ）に示すように、第２のアルミニ
ウム膜１０７を０．６μｍの膜厚で成膜し、レジストを
用いた既知のフォトリソグラフィ工程とエッチング工程
によりパターンニングして上層配線を形成する。以上の
４つの工程により、上下配線層からなる２層構造の半導
体装置を得られる。
【０００７】ところで、近年、半導体素子の微細化、高
速化に伴い、素子の動作速度に影響する層間絶縁膜容量
の低減が求められている。上述の上下配線層からなる半
導体装置の場合、上下配線間の容量、および配線層内に
おいて隣接する配線間の容量をいかに低減するかが課題
となっている。上下配線間の容量は、層間絶縁膜として
低誘電率膜を採用し、層間膜厚を厚くすることで上下配
線間の容量を低減することができる。一方、隣接する配
線間の容量は、低誘電率膜を採用した配線間隔を大きく
すれば低減できるが、集積度を向上させるためには配線
間隔は小さくしなければならず、隣接配線間容量を大き
く低減することは困難である。
【０００８】そこで、配線周囲の空間をより誘電率の小
さな空隙とすることにより、配線間容量の低減を図った
ものが特開平5-36841号公報により提案されている。図
５は、この特開平5-36841号公報により開示された半導
体製造方法を説明するための図で、（ａ）〜（ｅ）は各
工程の状態図である。
【０００９】まず、図５（ａ）に示すように、シリコン
基板２０１上に絶縁層２０２を形成し、さらにその面上
に０．４μｍの膜厚の第１のアルミニウム層２０３を成
膜し、これをレジストを用いた既知のフォトリソグラフ
ィ工程とエッチング工程によりパターンニングして下層
配線を形成する。
【００１０】下層配線が形成されると、続いて、図５
（ｂ）に示すように、下層配線上に窒化シリコン膜２１
３を１μｍの膜厚で成膜し、その上に酸化シリコン膜２
１２を０．２μｍの膜厚で成膜する。そして、レジスト
を用いた既知のフォトリソグラフィ工程とエッチング工
程により、酸化シリコン膜２１２のうちの下層配線層上
部に接続孔２１４を形成する。
【００１１】接続孔２１４が形成されると、続いて、図
５（ｃ）に示すように、レジスト２１５を塗布し、上層
配線と接触をとらない下層配線の上部のレジスト２１５
に、２μｍ径の多数の小孔２１６をフォトリソグラフィ
工程により形成する。そして、エッチング工程によりそ
の下層配線の周囲に空隙２０５を設ける。
【００１２】上層配線と接触をとらない下層配線の周囲
に空隙２０５が設けられると、続いて、図５（ｄ）に示
すように、レジスト２１５を除去し、その後スピンオン
グラス膜２１７を塗布し、これを焼結した後に上下配線
間を接続する接続孔を形成する。そして、この形成され
た接続孔内をタングステンで埋め込み、タングステンプ
ラグ２０６とする。さらに続いて、第２のアルミニウム
膜２０７を０．６μｍの膜厚で成膜し、これをレジスト
を用いたフォトリソグラフィ工程とエッチング工程によ
りパターンニングして上層配線を形成する。
【００１３】
【発明が解決しようとする課題】しかしながら、上述し
た従来の半導体装置の製造方法のそれぞれには、以下の
ような問題点がある。
【００１４】図４に示す製造方法においては、下層配線
の周囲が酸化シリコン膜等の層間絶縁膜で覆われ、下層
配線の配線間も絶縁膜で埋め込まれるため、隣接配線間
容量を小さくすることができないという問題点がある。
【００１５】図５に示す特開平5-36841号公報に記載の
製造方法においては、下層配線の特定の配線の周囲に層
間絶縁膜の存在しない空隙を設けることにより配線容量
を低減することができるものの、空隙を形成するための
マスクとフォトリソグラフィ工程を要するために配線工
程コストが高くなるという問題点がある。また、空隙は
配線の周囲に形成されるため、配線間隔が小さなものの
場合には、空隙が形成された配線に隣接する配線に対し
て接続孔を設けようとすると、接続孔が空隙と重なり、
つながってしまうため、この製造方法は適用できないと
いう問題点がある。さらには、接続孔が設けられる配線
の周囲には空隙を形成できないことから、隣接配線間の
容量低減は限られた部分でしか実現できないという問題
点がある。
【００１６】本発明の目的は、上記の各問題点を解決
し、下層配線の各配線間に簡単な工程により空隙を設け
ることができ、配線パターンに依存することなく、隣接
配線間の容量を低減することのできる半導体装置および
その製造方法を提供することにある。
【００１７】
【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体装置は、半導体基板上に層間絶縁膜
を介して形成された下層配線と上層配線を有し、前記下
層配線および上層配線が前記層間絶縁膜に形成された接
続孔を介して電気的に接続される半導体装置において、
前記層間絶縁膜が前記下層配線上に接着された絶縁性薄
膜により構成され、下層配線の各配線間に空隙が設けら
れたことを特徴とする。
【００１８】この半導体装置の場合、前記層間絶縁膜は
ポリイミドもしくはポリテトラフルオロエチレンあるい
は酸化シリコンもしくは窒化シリコンからなっていても
よい。
【００１９】また、上記目的を達成するため、本発明の
半導体装置の製造方法は、シリコン基板上に絶縁層を形
成する第１の工程と、前記絶縁層上に第１のアルミニウ
ム膜を成膜し、これをパターンニングして下層配線を形
成する第２の工程と、前記下層配線上に絶縁性薄膜を接
着し、下層配線の各配線間に空隙を形成する第３の工程
と、前記絶縁性薄膜に前記下層配線にまで達する接続孔
を形成し、これに導電材を埋め込んでプラグを形成する
第４の工程と、前記プラグが形成された絶縁性薄膜上に
第２のアルミニウム膜を成膜し、これをパターンニング
して上層配線を形成する第５の工程と、を有することを
特徴とする。
【００２０】＜作用＞上記のように構成される本発明の
半導体装置および製造方法では、下層配線の各配線間は
誘電率の小さい空隙となっているので、隣接配線間容量
が低減される。この空隙は下層配線上に絶縁性薄膜を接
着することにより形成されるので、空隙形成のための特
別なマスクやフォトリソグラフィ工程を必要とすること
はない。さらに、下層配線の各配線の間隔に関係なく空
隙を形成することが可能なので、空隙の形成による隣接
配線間容量の低減が下層配線の各配線の間隔に依存する
ことはない。また、層間絶縁膜は下層配線上に絶縁性薄
膜を接着することにより形成されるので、形成された層
間絶縁膜に下層配線の厚さが反映されることはなく、平
坦なものが得られる。
【００２１】
【発明の実施の形態】次に、本発明の実施例について図
面を参照して説明する。
【００２２】＜第１実施例＞図１は本発明の第１の実施
例の半導体装置の製造方法を説明するための図で、
（ａ）〜（ｄ）は各工程の状態図である。
【００２３】まず、図１（ａ）に示すように、シリコン
基板１上に絶縁層２を形成し、さらにその上に０．４μ
ｍの膜厚の第１のアルミニウム層３を成膜し、これをレ
ジストを用いた既知のフォトリソグラフィ工程とエッチ
ング工程によりパターンニングして下層配線を形成す
る。
【００２４】下層配線が形成されると、続いて、図１
（ｂ）に示すように、厚さ１．０μｍのポリイミド膜４
を接着する。接着は、ロールから引き出したポリイミド
フィルムをシリコン基板１上に載せて基板形状に合わせ
て裁断し、圧力を加えて熱処理を施すか、あるいはポリ
イミド接着剤を用いて熱処理を施すことにより行う。こ
のとき、下層配線の各配線間にポリイミドが埋め込まれ
ることはないので、下層配線の各配線間には空隙５が形
成される。この空隙５が形成されることにより、下層配
線の間隔が広い領域においてポリイミド膜４が撓む恐れ
のある場合には、その領域の適当な箇所に下層配線で支
柱を形成することにより膜の撓みを防ぐことができる。
例えば、図２（ａ）に示すように、下層配線８間に、支
柱配線９を設ければよい。この場合の断面を図２（ｂ）
に示す。なお、層間絶縁膜材としては、ポリイミドに限
定されるものではなく、絶縁性を有するもの（望ましく
はより誘電率の低いもの）、例えばポリテトラフルオロ
エチレン（具体的には、テフロン（デュポン社製））、
ガラスエポキシ、ユーピレックス（宇部興産製）、酸化
シリコン等を用いてもよい。
【００２５】ポリイミド膜４が接着されると、続いて、
図１（ｃ）に示すように、レジストを用いたリソグラフ
ィ工程とエッチング工程により上下配線間を接続する接
続孔を形成し、これにタングステンを埋め込んでタング
ステンプラグ６を形成する。
【００２６】タングステンプラグ６が形成されると、続
いて図１（ｄ）に示すように、第２のアルミニウム膜７
を０．６μｍの膜厚で成膜し、これをレジストを用いた
既知のフォトリソグラフィ工程とエッチング工程により
パターンニングして上層配線を形成する。
【００２７】上述の本実施例の半導体装置の製造方法で
は、ポリイミド膜の接着という少ない工程で平坦な層間
絶縁膜を形成でき、下層配線の各配線間に空隙を形成す
ることができる。下層配線の各配線間に空隙を形成した
ことにより、隣接配線間容量をより小さくすることがで
きる。
【００２８】＜第２実施例＞上述した第１の実施例の半
導体装置の製造方法において、層間絶縁膜を任意の膜厚
で形成することもできる。以下に、その半導体装置の製
造方法を簡単に説明する。
【００２９】図３は本発明の第２の実施例の半導体装置
の製造方法を説明するための図で、（ａ）〜（ｅ）は各
工程の状態図である。なお、図１に示した構成と同じも
しくは類似のものには同じ符号を付してあり、それらの
構成の説明において重複する箇所は省略する。
【００３０】まず、図１（ａ）に示す工程と同様にし
て、図３（ａ）に示すような下層配線を形成する。その
後、図３（ｂ）に示すように、層間絶縁材として４０μ
ｍ程度の厚さの酸化シリコン膜１１を圧着あるいは接着
剤を用いて接着する。このとき、上述の第１の実施例の
半導体装置の製造方法と同じく、下層配線間の空間に酸
化シリコン膜１１が埋め込まれることはなく、空隙５が
形成される。
【００３１】酸化シリコン膜１１が接着されると、続い
て図３（ｃ）に示すように、化学的機械的研磨法を用い
て、下層配線の上部における酸化シリコン膜１１の厚さ
が１．０μｍ程度になるまで研磨する。
【００３２】酸化シリコン膜１１の厚さが１．０μｍ程
度になると、続いて図１（ｃ）、（ｄ）に示す工程と同
様にして、図３（ｄ）、（ｅ）に示すようなタングステ
ンプラグ６およびパターンニングされた第２のアルミニ
ウム膜７よりなる上層配線を形成する。
【００３３】以上説明した各実施例の半導体装置の製造
方法では、前述の図４に示した半導体装置の製造方法に
比べて隣接配線間容量を１／３程度小さくでき、前述の
図５に示した半導体装置の製造方法に比べて隣接配線間
容量を１／３程度小さくできる。さらに、図５に示した
半導体装置の製造方法に比べて、レジストパターンニン
グ工程が少なく、低コストで容量の小さい配線が形成で
きる。
【００３４】また、本発明の半導体装置の製造方法で
は、空隙は下層配線の各配線間において形成され、配線
の周囲に形成されることはないので、形成された空隙と
接続孔が重なってつながることはない。したがって、隣
接配線の間隔が小さい配線構造にも適応できる。
【００３５】さらに、本発明の半導体装置の製造方法で
は、接続孔が設けられている配線とこれに隣接する配線
との間にも空隙が形成されるので、接続孔が設けられた
配線の周囲には空隙が形成できない従来の製造方法に比
べて、より容量の低減を図ることができる。
【００３６】上述した各実施例では、上層配線と下層配
線の２層構造のものについて説明したが、本発明はこれ
に限定されるものではなく、３層以上の構造のものであ
ってもよい。この場合、各層間において容量の低減が図
れる。
【００３７】
【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載するような効果を奏する。
【００３８】請求項１に記載のものおよび請求項３に記
載の方法においては、下層配線の各配線間は空隙となっ
ているので、従来にない隣接配線間容量の小さな半導体
装置を提供できるという効果がある。さらに、空隙形成
のために特別なマスクやフォトリソグラフィ工程を必要
とすることはないので、工程数が少なく、低コストの半
導体装置および製造方法を提供できるという効果があ
る。さらに、空隙の形成による隣接配線間容量の低減が
下層配線の各配線の間隔に依存することはないので、配
線間隔の小さな構造のものにも適応することができると
いう効果がある。また、層間絶縁膜を平坦なものとする
ことができるので、形成される素子の平坦性に優れた、
断線等のない半導体装置および製造方法を提供できると
いう効果がある。
【００３９】請求項２記載のものにおいては、上記各効
果をより一層得られる半導体装置を提供できるという効
果がある。
【図面の簡単な説明】
【図１】従来の半導体装置の製造方法を説明するための
図で、（ａ）〜（ｄ）は各工程の状態図である。
【図２】下層配線間に支柱配線を設けた構成の一例で、
（ａ）は第１のアルミニウム膜における下層配線と支柱
配線の配置を示した図、（ｂ）は（ａ）のＡーＡ’にお
ける第１のアルミニウム膜の断面の状態を示した図であ
る。
【図３】本発明の第２の実施例の半導体装置の製造方法
を説明するための図で、（ａ）〜（ｅ）は各工程の状態
図である。
【図４】従来の半導体装置の製造方法を説明するための
図で、（ａ）〜（ｄ）は各工程の状態図である。
【図５】特開平5-36841号公報により開示された半導体
製造方法を説明するための図で、（ａ）〜（ｅ）は各工
程の状態図である。
【符号の説明】 １ シリコン基板 ２ 絶縁層 ３ 第１のアルミニウム膜 ４ ポリイミド膜 ５ 空隙 ６ タングステンプラグ ７ 第２のアルミニウム膜 ８ 下層配線 ９ 支柱配線 １１ 酸化シリコン膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/90 Ｓ

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に層間絶縁膜を介して形成
    された下層配線と上層配線を有し、前記下層配線および
    上層配線が前記層間絶縁膜に形成された接続孔を介して
    電気的に接続される半導体装置において、 前記層間絶縁膜が前記下層配線上に接着された絶縁性薄
    膜により構成され、下層配線の各配線間に空隙が設けら
    れたことを特徴とする半導体装置。
  2. 【請求項２】請求項１に記載の半導体装置において、 前記層間絶縁膜がポリイミドもしくはポリテトラフルオ
    ロエチレンあるいは酸化シリコンもしくは窒化シリコン
    からなることを特徴とする半導体装置。
  3. 【請求項３】 シリコン基板上に絶縁層を形成する第１
    の工程と、 前記絶縁層上に第１のアルミニウム膜を成膜し、これを
    パターンニングして下層配線を形成する第２の工程と、 前記下層配線上に絶縁性薄膜を接着し、下層配線の各配
    線間に空隙を形成する第３の工程と、 前記絶縁性薄膜に前記下層配線にまで達する接続孔を形
    成し、これに導電材を埋め込んでプラグを形成する第４
    の工程と、 前記プラグが形成された絶縁性薄膜上に第２のアルミニ
    ウム膜を成膜し、これをパターンニングして上層配線を
    形成する第５の工程と、を有することを特徴とする半導
    体装置の製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007088374A (ja) * 2005-09-26 2007-04-05 Dainippon Screen Mfg Co Ltd 半導体装置の製造方法
JP2007208128A (ja) * 2006-02-03 2007-08-16 Oki Electric Ind Co Ltd 絶縁膜の形成方法

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6437441B1 (en) * 1997-07-10 2002-08-20 Kawasaki Microelectronics, Inc. Wiring structure of a semiconductor integrated circuit and a method of forming the wiring structure
US6159842A (en) * 1999-01-11 2000-12-12 Taiwan Semiconductor Manufacturing Company Method for fabricating a hybrid low-dielectric-constant intermetal dielectric (IMD) layer with improved reliability for multilevel interconnections
US6375859B1 (en) * 1999-02-04 2002-04-23 International Business Machines Corporation Process for resist clean up of metal structures on polyimide
US6130151A (en) * 1999-05-07 2000-10-10 Taiwan Semiconductor Manufacturing Company Method of manufacturing air gap in multilevel interconnection
US6472740B1 (en) 2001-05-30 2002-10-29 International Business Machines Corporation Self-supporting air bridge interconnect structure for integrated circuits
US6908829B2 (en) * 2002-03-11 2005-06-21 Intel Corporation Method of forming an air gap intermetal layer dielectric (ILD) by utilizing a dielectric material to bridge underlying metal lines
US6995392B2 (en) * 2002-08-07 2006-02-07 International Business Machines Corporation Test structure for locating electromigration voids in dual damascene interconnects
US20050184392A1 (en) * 2004-02-23 2005-08-25 Kun-Hong Chen Method for fabricating interconnect and interconnect fabricated thereby
JP2006005190A (ja) * 2004-06-18 2006-01-05 Renesas Technology Corp 半導体装置
JP2006196511A (ja) * 2005-01-11 2006-07-27 Sony Corp 半導体集積回路
JP5491077B2 (ja) * 2009-06-08 2014-05-14 キヤノン株式会社 半導体装置、及び半導体装置の製造方法
US8946890B2 (en) * 2010-10-20 2015-02-03 Marvell World Trade Ltd. Power/ground layout for chips
RU2459313C1 (ru) * 2011-03-21 2012-08-20 Открытое акционерное общество "НИИ молекулярной электроники и завод "Микрон" Способ изготовления многоуровневой металлизации интегральных микросхем с пористым диэлектрическим слоем в зазорах между проводниками

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0370160A (ja) * 1989-08-09 1991-03-26 Fujitsu Ltd 半導体装置の製造方法
JPH0645455A (ja) * 1992-07-22 1994-02-18 Nec Corp 半導体装置の製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0393635B1 (en) * 1989-04-21 1997-09-03 Nec Corporation Semiconductor device having multi-level wirings
JPH0536841A (ja) * 1991-08-01 1993-02-12 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JPH0722583A (ja) * 1992-12-15 1995-01-24 Internatl Business Mach Corp <Ibm> 多層回路装置
US5488015A (en) * 1994-05-20 1996-01-30 Texas Instruments Incorporated Method of making an interconnect structure with an integrated low density dielectric
US5407860A (en) * 1994-05-27 1995-04-18 Texas Instruments Incorporated Method of forming air gap dielectric spaces between semiconductor leads
US5510293A (en) * 1994-05-31 1996-04-23 Texas Instruments Incorporated Method of making reliable metal leads in high speed LSI semiconductors using thermoconductive layers
US5476817A (en) * 1994-05-31 1995-12-19 Texas Instruments Incorporated Method of making reliable metal leads in high speed LSI semiconductors using both dummy leads and thermoconductive layers

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0370160A (ja) * 1989-08-09 1991-03-26 Fujitsu Ltd 半導体装置の製造方法
JPH0645455A (ja) * 1992-07-22 1994-02-18 Nec Corp 半導体装置の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007088374A (ja) * 2005-09-26 2007-04-05 Dainippon Screen Mfg Co Ltd 半導体装置の製造方法
JP2007208128A (ja) * 2006-02-03 2007-08-16 Oki Electric Ind Co Ltd 絶縁膜の形成方法

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Publication number Publication date
GB9621699D0 (en) 1996-12-11
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