KR100248135B1 - 집적회로용 다층 배선 구조물 및 그 제조방법 - Google Patents
집적회로용 다층 배선 구조물 및 그 제조방법 Download PDFInfo
- Publication number
- KR100248135B1 KR100248135B1 KR1019960046588A KR19960046588A KR100248135B1 KR 100248135 B1 KR100248135 B1 KR 100248135B1 KR 1019960046588 A KR1019960046588 A KR 1019960046588A KR 19960046588 A KR19960046588 A KR 19960046588A KR 100248135 B1 KR100248135 B1 KR 100248135B1
- Authority
- KR
- South Korea
- Prior art keywords
- wiring
- insulating film
- layer
- metal
- film
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims description 22
- 229910052751 metal Inorganic materials 0.000 claims abstract description 50
- 239000002184 metal Substances 0.000 claims abstract description 50
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 22
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 22
- 229920001721 polyimide Polymers 0.000 claims abstract description 17
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 239000004065 semiconductor Substances 0.000 claims abstract description 10
- 239000010410 layer Substances 0.000 claims description 84
- 239000011229 interlayer Substances 0.000 claims description 24
- 239000012212 insulator Substances 0.000 claims description 9
- 238000000059 patterning Methods 0.000 claims description 9
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 7
- 239000004642 Polyimide Substances 0.000 claims description 4
- -1 polytetrafluoroethylene Polymers 0.000 claims description 4
- 229920001343 polytetrafluoroethylene Polymers 0.000 claims description 4
- 239000004810 polytetrafluoroethylene Substances 0.000 claims description 4
- 239000011368 organic material Substances 0.000 claims description 3
- 229910010272 inorganic material Inorganic materials 0.000 claims 1
- 239000011147 inorganic material Substances 0.000 claims 1
- 239000011800 void material Substances 0.000 abstract description 2
- 238000004519 manufacturing process Methods 0.000 description 9
- 238000005530 etching Methods 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 239000000853 adhesive Substances 0.000 description 2
- 230000001070 adhesive effect Effects 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000003365 glass fiber Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000011859 microparticle Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 239000011148 porous material Substances 0.000 description 1
- 239000002002 slurry Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/5329—Insulating materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/5329—Insulating materials
- H01L23/53295—Stacked insulating layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
다층 배선 구조물 제조시, 절연막은 반도체 기판상의 절연층상에 배치된 배선에 배치되고 그것에 결합됨으로써, 배선간의 공백은 빈 공간으로 남는다. 예컨대, 절연막은 폴리이미드막 혹은 실리콘 산화막이다. 빈 공간은 인접 배선간의 용량을 감소시키는 역할을 한다. 절연막에 컨택홀을 형성하고 컨택홀을 금속으로 충전한 후, 상부층 접속선이 절연막상에 배치된다.
Description
본 발명은 반도체 집적회로에 특히 유용한 다층 배선 구조물 및 그 다층 배선 구조물 제조 방법에 관한 것이다.
최근의 반도체 집적회로에 있어서, 다층 배선이 널리 사용되고 있다.
도 5 에는 종래의 2 층 배선 구조물이 도시되어 있다. 실리콘 기판 (50) 의 표면상에 절연층 (52) 이 형성되고, 제 1 배선 (54) 이 절연층 (52) 상에 배치된다. 배선 (54) 은, 통상적으로 알루미늄층의 금속층을 절연층 (52) 상에 형성한 후, 포토레지스트를 이용한 포토리소그래피 및 후속하는 에칭을 이용하여 그 금속층을 패터닝하는 것에 의해 형성된다. 배선 (54) 은, 배선 (54) 을 형성한 후 절연층 (52) 상에 피착되는 실리콘 산화막 (56) 내에 매립된다. 따라서, 배선 (54) 사이의 공백은 피착된 실리콘 산화막 (56) 으로 채워진다. 실리콘 산화막 (56) 은 층간 절연체로서 역할을 한다. 실리콘 산화막 (56)에서, 컨택홀 (58) 이 상층상의 배선과 접속될 몇몇 배선 (54) 위에 형성되고, 컨택홀 (58) 은 층간 접속 플러그 (60) 를 제공하기 위해 텅스텐과 같은 금속으로 채워진다. 그 후, 금속층을 패터닝하는 것에 의해, 실리콘 산화막 (56) 상에 제 2 층 배선 (62) 이 배치된다.
반도체 소자의 소형화의 발전 및 소자의 동작 속도 개선과 더블어, 상층 및 하층상의 배선간의 용량과 각 측상의 인접 배선간의 용량을 감소시키기 위해 다층 배선 구조물이 요구되고 있다. 상ㆍ하층상의 배선간의 용량은, 저유전율 절연체를 층간 절연막의 재료로 사용하는 것에 의해 그리고 층간 절연막의 두께를 증가시키는 것에 의해 감소될 수 있으며, 이것이 실행 가능한 것이다. 배선간의 간격이 넓혀지는 경우 각 층상의 인접 배선간의 용량은 감소되지만, 이것은 선간의 간격을 좁힘으로써 집적도를 증가시키려는 요구에 반하는 것이다.
인접 배선간의 용량을 감소시키려는 목적으로, 일본국 특개평 5 - 36841 호 공보에는 공기의 저유전율을 이용하기 위해 배선 주위 및 배선을 따라 공동이 형성되는 다층 배선 구조물이 제안되어 있다. 도 6a 내지 도 6d 는 그 제안된 구조물을 제조하는 공정을 도시한다.
도 6a 를 참조하여 설명하면, 절연층 (72) 이 실리콘 기판 (70) 상에 형성되고, 금속층을 패터닝하는 것에 의해 배선 (74A, 74B) 이 절연층 (72) 상에 배치된다. 배선 (74A) 은 상층상의 배선부와 접속되어야 하며, 배선 (74B) 은 상층상의 배선부와 접속될 필요가 없다. 유전체막 (76) 속의 배선 (74A, 74B) 이 완전히 매립되도록 절연체 (72) 상에 실리콘 질화막 (76) 이 피착되고, 이러한 실리콘 질화막 (76) 상에 실리콘 산화막 (78) 이 피착된다. 배선 (74A) 상의 실리콘 산화막 (78) 내에 홀 (80) 이 형성된다. 도 6b 를 참조하면, 포토레지스트층 (82) 이 실리콘 산화막 (78) 상에 형성되고, 배선 (74B) 위의 신장 영역에 포토리소그래피와 후속 에칭에 의해 다수의 소공 (84) 이 포토레지스트층 (82) 과 실리콘 산화막 (78) 을 관통하여 형성된다. 소공 (84) 을 이용하여, 배선 (74B) 을 옆과 위 영역의 실리콘 질화막 (76) 을 건식 에칭에 의해 제거함으로써, 배선 (74B) 주위 및 그 배선에 따르는 공동 (86) 이 형성된다. 도 6c 를 참조하여 설명하면, 포토레지스트층 (82) 이 제거되고, 스핀 온 글래스 (SOG) 가 실리콘 산화막 (78) 의 노출 표면에 도포되고 소결되어 유전체층 (88) 이 형성된다. 배선 (74A) 위의 상술한 홀 (80) 의 위치에서, 절연층 (88, 78, 76) 을 관통하여 컨택홀 (90) 이 형성되고, 이 관통홀 (90) 은 금속으로 채워져 층간 접속 플러그 (92) 로 제공된다. 도 6d 에 도시한 바와 같이, 2 층 배선 (94) 이 금속층을 패터닝하는 것에 의해 유전체층 (88) 상에 형성된다.
도 6d 에 도시한 구조물에서, 공동 (86) 은 배선 (74B) 과 인접 배선 (74A) 사이의 용량을 감소시키는 역할을 한다. 그러나, 공동 (86) 을 형성하기 위해 복잡한 공정 단계가 요구되므로, 배선의 비용이 증가한다. 더욱이, 배선 74A 와 74B 간의 간격이 매우 좁을 때, 배선 (74B) 을 위한 공동 (86) 과 배선 (74A) 을 위한 컨택홀 (90) 이 서로 접속될 수도 있기 때문에, 이러한 방법은 실용적이지 못하다. 또한, 인접 배선간의 용량은, 공동이 하층 혹은 하층상의 배선에 접속된 배선 주위에서는 형성될 수 없기 때문에, 배선 구조물의 제한된 영역에서만 감소된다.
본 발명의 목적은, 배선의 배치와는 무관한 간단한 수단에 의해, 인접한 배선간의 용량을 크게 감소시키는 다층 배선 구조물을 제공하는 것이다.
본 발명의 다른 목적은 본 발명에 따른 다층 배선 구조물 제조 방법을 제공하는 것이다.
도 1a 내지 도 1d 는 본 발명에 따른 2 층 배선 구조물 제조 공정을 도시하는 개략 단면도.
도 2 는 본 발명의 선택사항으로서 2 개의 인접 배선간에 지지 금속선의 배치를 도시하는 평면도.
도 3 은, 배선선상의 절연막을 지지하기 위해 도 2 의 지지 금속선의 사용을 도시하는 것으로서, 도 2 의 선 3-3 을 따라 절취한 개략 단면도.
도 4a 내지 도 4d 는 도 1a 내지 도 1d 에 도시된 공정의 작은 변형을 도시하는 개략 단면도.
도 5 는 종래의 2 층 배선구조물의 개략 단면도.
도 6a 내지 6d 는 공지의 2 층 배선 구조물 제조 공정을 도시하는 개략 단면도.
*도면의주요부분에대한부호의설명*
10 … 실리콘 기판
12 … 절연층
14, 24 … 배선
16 … 공간
18 … 폴리이미드막
20 … 컨택홀
22 … 층간 접속 플러그
26 … 지지 금속선
28 … 실리콘 산화막
본 발명에 따른 다층 배선 구조물은 반도체 기판, 기판 표면상에 형성된 절연층, 절연층상에 배치된 복수의 제 1 금속 배선, 제 1 배선간의 공백이 빈 공간으로 남도록 상기 제 1 배선상에 배치되어 그것에 결합되는 층간 절연막, 층간 절연막상에 배치된 복수의 제 2 금속 배선, 제 1 배선의 부분을 층간 절연막을 관통하여 제 2 배선의 일부에 전기적으로 접속시키는 수단을 포함한다.
층간 절연막은, 예컨대 폴리이미드와 폴리테트라플루오르에틸렌과 같은 유기 재료 또는, 실리콘 산화막 혹은 실리콘 질화막과 같은 무기 유전체로 이루어진 막이다.
바람직하게는, 상기 층간 절연막의 휨을 방지하도록 2개의 상기 제 1 배선 사이의 절연층상에 형성되며, 상기 제 1 배선의 높이와 동일한 높이를 갖는 하나 이상의 지지 금속선을 더 포함한다.
본 발명에 따른 다층 배선 구조물 제조 방법은, (a) 반도체 기판상에 형성된 절연층상에 복수의 제 1 금속 배선을 배치하는 단계, (b) 제 1 배선간의 공백이 빈 공간으로 남도록 제 1 배선상에 절연막을 배치하는 단계, (c) 배선 위의 영역에서 절연막을 관통하여 컨택홀을 형성하고, 그 컨택홀을 금속으로 채우는 단계, (d) 절연막상에 복수의 제 2 금속 배선을 배치하는 단계를 구비한다.
제 1 및 제 2 배선의 양 배선은, 통상적인 포토리소그래피 및 에칭 공정에 의해 금속층을 패터닝하는 것에 의해 형성될 수 있다.
바람직하게는, 상기 단계 (a) 는 (ⅰ) 상기 절연층상에 제 1 금속층을 형성하는 서브단계 및 (ⅱ) 제 1 금속층을 패터닝하여 상기 제 1 배선을 형성하는 서브단계를 구비하고, 상기 단계 (d) 는 (ⅰ) 상기 절연체막상에 제 2 금속층을 형성하는 서브단계 및 (ⅱ) 제 2 금속층을 패터닝하는 서브단계를 구비한다.
더욱 바람직하게는, 상기 단계 (a) 의 서브단계 (ⅱ) 에서 상기 제 1 금속층을 패터닝하여 상기 제 1 배선층과 함께 하나 이상의 지지 금속선을 형성하고, 상기 지지 금속선은 2개의 상기 제 1 배선간의 공백에 형성되어 상기 절연막의 휨을 방지하는 것을 특징으로 한다.
본 발명에 따른 상술한 구조물에 있어서, 각 배선을 따라 빈 공간이 존재하기 때문에, 하부층상의 인접 배선간의 용량은 크게 감소한다. 즉, 저유전율의 공기를 본 발명에 효율적으로 이용한 것이다. 배선간의 공백을 이용함으로써, 그리고 간단하게 하부층상의 배선상에 층간 절연막을 배치하고 그 층간 절연막을 배선에 결합시킴으로써 빈 공간이 제공된다. 다층 배선 구조물에 층간 절연은 필수불가결한 것이므로, 본 발명은 배선간에 빈 공간을 제공하기 위해 추가의 공정 단계를 수반하지 않는다.
본 발명에 따른 빈 공간은 배선간의 공백의 폭과 무관하게 제공될 수 있다. 절연막아래 배선 위에는 빈 공간이 없으므로, 선 간격이 매우 좁은 경우에도 절연막의 컨택홀과 빈 공간의 접속 가능성이 없다. 그러므로, 상층 배선과 접속되는 배선 및 상층 배선과 접속되지 않는 배선 모두에 빈 공간이 제공될 수 있다. 이것은 인접 배선간의 용량을 크게 감소시키는데 유리하다. 본 발명에서, 층간 절연은 하부층상의 배선에 절연막을 결합시키는 것에 의해 이루어진다. 그러므로, 하부층상의 배선의 높이는 층간 절연막의 단면 형상에 영향을 주지 않고, 따라서, 층간 절연막의 상부 표면은 평탄하게 된다.
2 층 구조물외에, 본 발명은 3 층 구조물 및 또 다른 다층 구조물에 적용가능하다.
본 발명의 실시예로서, 도 1a 내지 도 1d 는 2 층 배선 구조물 제조 공정을 도시한다.
도 1a 를 참조하여 설명하면, 절연층 (12) 을 실리콘 기판 (10) 의 표면에 형성한다. 그런 다음, 먼저 0.4㎛ 의 두께를 갖는 알루미늄층과 같은 금속층을 형성하여 이 금속층을 포토리소그래피와 후속 에칭 공정에 의해 패터닝하여 절연층 (12) 상에 배선 (14) 을 배치한다. 이들 공정 단계들은 주지된 것이다. 배선 (14) 사이에는 공백 (16) 이 있다.
도 1b 를 참조하여 설명하면, 폴리이미드막 (18) 을 배선 (14) 상에 배치하여 이에 결합시킨다. 예컨대, 폴리이미드막 (18) 의 두께는 1 ㎛ 이다. 폴리이미드막 (18) 은 배선 (14) 이 존재하는 기판 (10) 상에 배치용 롤로부터 인출되어 기판 (10) 의 형상에 맞는 편 (piece) 으로 절단될 수도 있다. 폴리이미드막 (18) 의 배선과의 결합은 압력하의 열처리에 의해 혹은 후속의 열처리에 의해 경화되는 폴리이미드계 접착제에 의해 이루어진다. 폴리이미드막 (18) 은 층간 절연체로서 역할을 한다. 그러나, 본 발명에서 폴리이미드막 (18) 은 배선들 (14) 사이의 공백으로 침투하지 않는다. 즉, 폴리이미드막 (18) 아래의 공백 (16) 은 빈 공간으로 남는다.
도 1c 를 참조하여 설명하면, 상층상의 배선부와 접속되어야 하는 각 배선 (14) 위에, 컨택홀 (20) 을 폴리이미드막 (18) 에 형성하고, 층간 접속 플러그 (22) 를 제공하기 위하여 텅스텐과 같은 적당한 금속으로 컨택홀 (20) 을 채운다. 도 1d 를 참조하여 설명하면, 먼저, 폴리이미드막 (18) 상에 0.7㎛ 의 두께를 갖는 알루미늄과 같은 금속층을 형성한 다음, 그 금속층을 포토리소그래피와 에칭 공정에 의해 패터닝하여, 폴리이미드막 (18) 상에 배선 (24) 을 형성한다.
도 1d 에 도시한 구조물에서, 빈 공간 (16) 은 하층상의 모든 배선 (14) 에 구비된다. 그러므로, 인접 배선간 용량의 큰 감소가 이루어진다. 사실상, 도 5 에 도시한 종래 구조물 혹은 도 6d 에 도시한 구조물과 비교하여, 배선 대 배선 용량은 30 % 이상 감소된다.
도 1b 의 폴리이미드막 (18) 은 예컨대, 폴리테트라플루오르에틸렌, 유리 섬유의 미세입자를 함유하는 에폭시 수지, 실리콘 산화막 혹은 실리콘 질화막과 같은 다른 절연체막에 의해 대체될 수 있다. 상대 유전율이 비교적 낮은 절연체를 사용하는 것이 바람직하다.
본 발명에 따른 구조물에서, 인접 배선간의 간격이 비교적 넓은 영역에서는 절연막 (18) 이 휠 (sagging) 가능성이 있다. 도 2 및 도 3 에 도시한 바와 같이, 이 문제점에 대한 간단하고 효과적인 해결책은 2 개의 인접 배선 (18) 사이의 비교적 넓은 간격에서의 적당한 위치에 지지 금속선 (26) (혹은 복수의 지지 금속선) 을 형성하는 것이다. 지지 금속선 (26) 의 높이는 배선 (14) 의 높이와 동일해야 하지만, 이 지지 금속선 (26) 의 폭과 길이는 임의이다. 지지 금속선 (26) 은 추가 공정의 필요없이 금속층을 패터닝하는 것에 의해 배선 (14) 과 함께 형성시킬 수 있다.
도 4a 내지 도 4d 는 층간 절연막의 재료로서 실리콘 산화물을 사용하는 본 발명에 따른 배선 구조물 제조 공정을 도시한다.
도 4a 를 참조하여 설명하면, 상술한 종래의 공정에 의해 기판상의 절연층 (12) 상에 제 1 층 배선 (14) 을 배치하고, 비교적 두꺼운 실리콘 산화막 (28) 을 배선 (14) 상에 배치하여 그것에 결합시킨다. 예컨대, 실리콘 산화막 (28) 은 대략 40㎛ 의 두께를 갖는다. 압력에 의해 혹은 접착제를 사용하는 것에 의해, 실리콘 산화막 (28) 을 배선 (14) 에 결합시킨다. 실리콘 산화막 (28) 아래에서, 배선 (14) 간의 공백 (16) 은 빈 공간으로 남는다. 그런 다음, 통상의 연마 슬러리를 사용하는 화학기계적 연마법에 의해 실리콘 산화막 (28) 의 두께를 적당하게, 예컨대, 1㎛ 정도로 감소시킨다. 그 후, 도 4c 및 도 4d 에 도시한 바와 같이, 도 1c 및 도 1d 를 참조하여 설명한 공정에 의해, 층간 접속 플러그 (22) 와 상층상의 배선 (24) 을 형성한다.
도 4a 내지 도 4d 에 도시한 공정에 의해, 층간 절연막 (28) 의 두께는 광범위하게 가변가능하고 바람직하게 조정가능하다.
상술한 실시예들은 2 층 배선 구조물에 관한 것이지만, 본 발명은 또한 3 층 이상의 배선 금속층을 갖는 다층 배선 구조물에 적용가능하다. 예컨대, 3 층 구조물의 경우, 도 1d 의 막 (18) 혹은 도 4d 의 막 (28) 에 대응하는 절연막은 제 2 층 배선 (24) 에 배치되어 그것에 결합된다.
본 발명에 따르면, 인접한 배선간의 용량을 배선의 배치와 무관하게, 간단한 수단에 의해 크게 감소시키는 다층 배선 구조물 및 그 다층 배선 구조물 제조 방법이 제공된다.
Claims (10)
- 반도체 기판,상기 기판 표면상에 형성된 절연층,상기 절연층상에 배치된 복수의 제 1 금속 배선,상기 제 1 배선간의 공백이 빈 공간으로 남도록 상기 제 1 배선상에 배치되어 상기 제 1 배선층에 결합되는 층간 절연막,상기 층간 절연막상에 배치된 복수의 제 2 금속 배선, 및상기 제 1 배선의 일부를, 상기 층간 절연막을 통해 상기 제 2 배선의 일부에 전기적으로 접속시키는 수단을 구비하는 것을 특징으로 하는 반도체 집적회로에 유용한 다층 배선 구조물.
- 제 1 항에 있어서,상기 층간 절연막은 폴리이미드와 폴리테트라플루오르에틸렌으로 이루어진 군으로 부터 선택된 유기재료막인 것을 특징으로 하는 반도체 집적회로에 유용한 다층 배선 구조물.
- 제 1 항에 있어서,상기 층간 절연막은 실리콘 산화물과 실리콘 질화물로 이루어진 군으로 부터 선택된 무기 절연체막인 것을 특징으로 하는 반도체 집적회로에 유용한 다층 배선 구조물.
- 제 1 항에 있어서,상기 층간 절연막의 휨을 방지하도록, 2개의 상기 제 1 배선 사이의 절연층상에 형성되며, 상기 제 1 배선의 높이와 동일한 높이를 갖는 하나 이상의 지지 금속선을 더 포함하는 것을 특징으로 하는 반도체 집적회로에 유용한 다층 배선 구조물.
- (a) 반도체 기판상에 형성된 절연층상에 복수의 제 1 금속 배선을 배치하는 단계,(b) 상기 제 1 배선에 절연막을 배치하여 상기 제 1 배선간의 공백이 빈 공간으로 남도록 상기 절연막을 상기 제 1 배선에 결합하는 단계,(c) 상기 제 1 배선 중 하나 위의 영역에, 상기 절연막을 통해 컨택홀을 형성하고 상기 컨택홀을 금속으로 채우는 단계, 및(d) 상기 절연막상에 복수의 제 2 금속 배선을 배치하는 단계를 구비하는 것을 특징으로 하는 반도체 집적회로에 유용한 다층 배선 구조물 제조 방법.
- 제 5 항에 있어서,상기 절연막은 폴리이미드와 폴리테트라플루오르에틸렌으로 이루어진 군으로 부터 선택된 유기재료막인 것을 특징으로 하는 반도체 집적회로에 유용한 다층 배선 구조물 제조 방법.
- 제 5 항에 있어서,상기 절연막은 실리콘 산화물과 실리콘 질화물로 이루어진 군으로 부터 선택된 무기 재료막인 것을 특징으로 하는 반도체 집적회로에 유용한 다층 배선 구조물 제조 방법.
- 제 7 항에 있어서,상기 제 1 배선에 결합된 상기 절연막의 두께를 감소시키는 단계를 더 구비하는 것을 특징으로 하는 반도체 집적회로에 유용한 다층 배선 구조물 제조 방법.
- 제 5 항에 있어서,상기 단계 (a) 는 (i) 상기 절연층상에 제 1 금속층을 형성하는 서브단계 및 (ⅱ) 제 1 금속층을 패터닝하여 상기 제 1 배선을 형성하는 서브단계를 구비하고, 상기 단계 (d) 는 (i) 상기 절연체막상에 제 2 금속층을 형성하는 서브단계 및 (ii) 제 2 금속층을 패터닝하는 서브단계를 구비하는 것을 특징으로 하는 반도체 집적회로에 유용한 다층 배선 구조물 제조 방법.
- 제 9 항에 있어서,상기 단계 (a) 의 서브단계 (ⅱ) 에서 상기 제 1 금속층을 패터닝하여 상기 제 1 배선층과 함께 하나 이상의 지지 금속선을 형성하고, 상기 지지 금속선은 2개의 상기 제 1 배선간의 공백에 형성되어 상기 절연막의 휨을 방지하는 것을 특징으로 하는 반도체 집적회로에 유용한 다층 배선 구조물 제조 방법.
Applications Claiming Priority (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7-261188 | 1995-10-09 | ||
JP7-26118 | 1995-10-09 | ||
JP7268627A JP2836542B2 (ja) | 1995-10-17 | 1995-10-17 | 半導体装置の製造方法 |
JP95-268627 | 1995-10-17 | ||
KR95-36212 | 1995-10-19 | ||
JP95-273800 | 1995-10-23 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR970023744A KR970023744A (ko) | 1997-05-30 |
KR100248135B1 true KR100248135B1 (ko) | 2000-03-15 |
Family
ID=17461182
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019960046588A KR100248135B1 (ko) | 1995-10-17 | 1996-10-17 | 집적회로용 다층 배선 구조물 및 그 제조방법 |
Country Status (5)
Country | Link |
---|---|
US (1) | US6051491A (ko) |
JP (1) | JP2836542B2 (ko) |
KR (1) | KR100248135B1 (ko) |
CN (1) | CN1061785C (ko) |
GB (1) | GB2306776B (ko) |
Families Citing this family (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6437441B1 (en) * | 1997-07-10 | 2002-08-20 | Kawasaki Microelectronics, Inc. | Wiring structure of a semiconductor integrated circuit and a method of forming the wiring structure |
US6159842A (en) * | 1999-01-11 | 2000-12-12 | Taiwan Semiconductor Manufacturing Company | Method for fabricating a hybrid low-dielectric-constant intermetal dielectric (IMD) layer with improved reliability for multilevel interconnections |
US6375859B1 (en) * | 1999-02-04 | 2002-04-23 | International Business Machines Corporation | Process for resist clean up of metal structures on polyimide |
US6130151A (en) * | 1999-05-07 | 2000-10-10 | Taiwan Semiconductor Manufacturing Company | Method of manufacturing air gap in multilevel interconnection |
US6472740B1 (en) | 2001-05-30 | 2002-10-29 | International Business Machines Corporation | Self-supporting air bridge interconnect structure for integrated circuits |
US6908829B2 (en) * | 2002-03-11 | 2005-06-21 | Intel Corporation | Method of forming an air gap intermetal layer dielectric (ILD) by utilizing a dielectric material to bridge underlying metal lines |
US6995392B2 (en) * | 2002-08-07 | 2006-02-07 | International Business Machines Corporation | Test structure for locating electromigration voids in dual damascene interconnects |
US20050184392A1 (en) * | 2004-02-23 | 2005-08-25 | Kun-Hong Chen | Method for fabricating interconnect and interconnect fabricated thereby |
JP2006005190A (ja) * | 2004-06-18 | 2006-01-05 | Renesas Technology Corp | 半導体装置 |
JP2006196511A (ja) * | 2005-01-11 | 2006-07-27 | Sony Corp | 半導体集積回路 |
JP2007088374A (ja) * | 2005-09-26 | 2007-04-05 | Dainippon Screen Mfg Co Ltd | 半導体装置の製造方法 |
JP4955277B2 (ja) * | 2006-02-03 | 2012-06-20 | ラピスセミコンダクタ株式会社 | 絶縁膜の形成方法 |
JP5491077B2 (ja) * | 2009-06-08 | 2014-05-14 | キヤノン株式会社 | 半導体装置、及び半導体装置の製造方法 |
US8946890B2 (en) * | 2010-10-20 | 2015-02-03 | Marvell World Trade Ltd. | Power/ground layout for chips |
RU2459313C1 (ru) * | 2011-03-21 | 2012-08-20 | Открытое акционерное общество "НИИ молекулярной электроники и завод "Микрон" | Способ изготовления многоуровневой металлизации интегральных микросхем с пористым диэлектрическим слоем в зазорах между проводниками |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE69031357T2 (de) * | 1989-04-21 | 1998-04-02 | Nippon Electric Co | Halbleiteranordnung mit Mehrschichtleiter |
JPH0370160A (ja) * | 1989-08-09 | 1991-03-26 | Fujitsu Ltd | 半導体装置の製造方法 |
JPH0536841A (ja) * | 1991-08-01 | 1993-02-12 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
JPH0645455A (ja) * | 1992-07-22 | 1994-02-18 | Nec Corp | 半導体装置の製造方法 |
JPH0722583A (ja) * | 1992-12-15 | 1995-01-24 | Internatl Business Mach Corp <Ibm> | 多層回路装置 |
US5488015A (en) * | 1994-05-20 | 1996-01-30 | Texas Instruments Incorporated | Method of making an interconnect structure with an integrated low density dielectric |
US5407860A (en) * | 1994-05-27 | 1995-04-18 | Texas Instruments Incorporated | Method of forming air gap dielectric spaces between semiconductor leads |
US5510293A (en) * | 1994-05-31 | 1996-04-23 | Texas Instruments Incorporated | Method of making reliable metal leads in high speed LSI semiconductors using thermoconductive layers |
US5476817A (en) * | 1994-05-31 | 1995-12-19 | Texas Instruments Incorporated | Method of making reliable metal leads in high speed LSI semiconductors using both dummy leads and thermoconductive layers |
-
1995
- 1995-10-17 JP JP7268627A patent/JP2836542B2/ja not_active Expired - Fee Related
-
1996
- 1996-10-17 GB GB9621699A patent/GB2306776B/en not_active Expired - Fee Related
- 1996-10-17 CN CN96121070A patent/CN1061785C/zh not_active Expired - Fee Related
- 1996-10-17 KR KR1019960046588A patent/KR100248135B1/ko not_active IP Right Cessation
-
1997
- 1997-09-26 US US08/938,634 patent/US6051491A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH09116004A (ja) | 1997-05-02 |
GB2306776B (en) | 2000-08-23 |
KR970023744A (ko) | 1997-05-30 |
US6051491A (en) | 2000-04-18 |
GB9621699D0 (en) | 1996-12-11 |
GB2306776A (en) | 1997-05-07 |
JP2836542B2 (ja) | 1998-12-14 |
CN1155164A (zh) | 1997-07-23 |
CN1061785C (zh) | 2001-02-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100248135B1 (ko) | 집적회로용 다층 배선 구조물 및 그 제조방법 | |
US5869880A (en) | Structure and fabrication method for stackable, air-gap-containing low epsilon dielectric layers | |
US5023205A (en) | Method of fabricating hybrid circuit structures | |
KR101360815B1 (ko) | 반도체 디바이스를 위한 본드 패드 지지 구조체 | |
USRE39932E1 (en) | Semiconductor interconnect formed over an insulation and having moisture resistant material | |
WO2002054446A3 (en) | Barbed vias for electrical and mechanical connection between conductive layers in semiconductor devices | |
KR100388830B1 (ko) | 백 엔드 오브 라인 구조물의 강성도 향상을 위한하이브리드 유전체 구조물 | |
JPH0794666A (ja) | マルチチップモジュール | |
JPH04174541A (ja) | 半導体集積回路及びその製造方法 | |
US7642649B2 (en) | Support structure for low-k dielectrics | |
KR970024015A (ko) | 다층 배선을 형성하는 방법(Method of Forming Multi-Layer Interconnection) | |
US20030086248A1 (en) | Interposer for semiconductor, method for manufacturing same, and semiconductor device using same | |
KR100420379B1 (ko) | 반도체 장치와 그 제조 방법 | |
US6445071B1 (en) | Semiconductor device having an improved multi-layer interconnection structure and manufacturing method thereof | |
JP2002353303A (ja) | 半導体装置およびその製造方法 | |
JPH1197530A (ja) | 半導体装置およびその製造方法 | |
KR0167291B1 (ko) | 반도체소자의 전극배선 | |
JPH04313256A (ja) | 半導体集積回路装置及びその形成方法 | |
KR100508534B1 (ko) | 반도체 금속 라인 제조 공정에서의 에어 갭 형성 방법 | |
JPH02183536A (ja) | 半導体装置 | |
JPH0621235A (ja) | 半導体装置 | |
KR100485157B1 (ko) | 반도체 소자의 다층 금속배선 및 그 형성 방법 | |
KR100450244B1 (ko) | 반도체 소자 및 그 제조 방법 | |
KR20000041734A (ko) | 배선간에 빈자리를 갖는 다층배선구조를 갖는 반도체장치 및 그제조방법 | |
JP2925025B2 (ja) | 半導体装置及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20031205 Year of fee payment: 5 |
|
LAPS | Lapse due to unpaid annual fee |