JPH0845268A

JPH0845268A - 強誘電性メモリ・セルおよびその分極状態を検出し書き込む方法

Info

Publication number: JPH0845268A
Application number: JP6059853A
Authority: JP
Inventors: D Maniar Papu; パプ・ディー・マニアー
Original assignee: Motorola Inc
Current assignee: Motorola Solutions Inc
Priority date: 1993-03-08
Filing date: 1994-03-07
Publication date: 1996-02-16
Also published as: EP0615247A2; TW240312B; KR940022579A; EP0615247A3; CN1037637C; CN1101747A; US5432731A

Abstract

(57)【要約】【目的】強誘電性コンデンサ２０を含むメモリ・セル
１０であって、このメモリ状態は、コンデンサの電位を
ゼロから上位電界点Ｃそしてまたゼロにサイクルするこ
とによって検出されるメモリ・セル１０。【構成】セルが上位永久レムナント分極点Ｄにある場
合、電荷の流れのＬ変化が生じ、セルが下位永久レムナ
ント分極点Ａにある場合、電荷の流れのＬ（ほぼゼロ）
変化が生じる。このように電荷の流れがほぼゼロ値から
大きな値まで変化することにより、比較または検出処理
のために極めて正確な基準コンデンサ３９を用いること
ができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、強誘電性メモリ・セル
に関し、さらに詳しくは、強誘電性メモリ・セルの分極
状態を検出する改善された方法に関する。

【０００２】

【従来の技術】強誘電性基本的な強誘電性の不揮発性メモリ・セルは、強誘電性
材料(ferroelectric material)である誘電体を有するコ
ンデンサを、主要メモリ素子として含む。定義上、強誘
電性材料は、電界を印加しない状態で、永久分極すなわ
ち非ゼロ内部分極を有する。以降、ゼロ電界とは、印加
電界がないこと，ゼロ印加電界または強誘電性材料の外
部電界がゼロである任意の他の状況を含むものとする。

【０００３】従来の強誘電性メモリ・セルでは、強誘電
性コンデンサの対およびスイッチング・トランジスタの
対が用いられている。これらのデバイスでは、コンデン
サ対は通常相補分極状態にあり、そのためその状態はコ
ンデンサ対の一方のコンデンサの状態を他方のコンデン
サの状態と比較することによって求められる。このメモ
リ・セルは、はるかに多くの素子を必要とし、それによ
り構造の寸法およびコストが増加するという欠点を有す
る。

【０００４】

【発明が解決しようとする課題】シングル・コンデンサ
・メモリ・セルにおいて強誘電性コンデンサの分極状態
を検出する際の主な問題点は、強誘電性コンデンサの電
界／分極特性ループ（ヒステリシス曲線）が、使用によ
る老化(aging) または分極状態に長時間放置されること
による老化によって、経時的に変化することである。一
般に、この分極特性の経時的な変化の結果、ヒステリシ
ス曲線が収縮(collapsing)する。これは、電界／分極サ
イクル下の強電材料の体積の少なくとも一部における非
可逆性に起因する基本的な材料現象である。強誘電性材
料がこのように変化することは、従来の基準セル方法を
利用して強誘電性メモリ・セルの分極状態を判定するこ
とを極めて困難にしている。

【０００５】

【課題を解決するための手段】本発明の目的は、メモリ
・セルにおける強誘電性コンデンサの分極状態を検出す
る新規な改善された方法を提供することである。

【０００６】本発明の別の目的は、経時変化に対して精
度を維持する、メモリ・セルにおける強誘電性コンデン
サの分極状態を検出する新規な改善された方法を提供す
ることである。

【０００７】上記の問題等は、上位の電界点と下位の電
界点ならびに上位の永久レムナント分極点(permanent r
emnant polarization point)と下位の永久レムナント分
極点があるヒステリシス曲線を有する強誘電性コンデン
サを含む強誘電性メモリ・セルの分極状態を検出する方
法によって解決され、上記の目的は満たされるが、この
方法は、ゼロから上位電界点および下位電界点の実質的
に一方にサイクルされ、またゼロにサイクルされる電界
を、前記強誘電性コンデンサに印加する段階と、分極の
正味変化を測定する段階とを含む。測定段階で用いられ
る任意の基準セルは固定できるので、主な利点が得られ
る。

【０００８】

【実施例】ＩＩＩ相の硝酸カリウム，チタン酸ビスマス
ならびにジルコン酸鉛およびチタン酸鉛コンパウンドの
ＰＺＴ族など、さまざまな強誘電性材料が知られてい
る。強誘電性材料の一つの特徴は、図１に示すようなヒ
ステリシス曲線またはループであり、ここで横軸は、材
料に印加される電圧に比例する外部電界を表し、縦軸は
強誘電性材料の分極を表す。すなわち、ヒステリシス曲
線のため、コンデンサがそのプレートの間で強誘電性材
料を用いて形成されると、このコンデンサにおける電流
の流れはコンデンサに印加された電圧の前の経歴(prior
history) に依存する。ゼロ・ボルトが印加されている
初期状態に強誘電性コンデンサがある場合、このコンデ
ンサは図１の点Ａに示される分極を有する。十分な正電
圧がコンデンサに印加されると、内部電荷が流れて、コ
ンデンサは点Ｃによって表される新たな分極に移る。印
加電圧がゼロに低下されると、コンデンサの強誘電性材
料は、ヒステリシス曲線における矢印に示されるよう
に、（点Ａに戻らずに）点Ｄによって表される分極状態
に移る。さらなる正電圧は、分極に比較的わずかな変化
をもたらし、分極を点Ｃに戻すか、あるいは点Ｃを越え
る。しかし、十分大きな負電圧は、分極を状態Ｆに移
し、負電圧が除去されると、さらに状態Ａに移る。従っ
て、点Ａ，Ｄは２つの安定状態または下位および上位永
久レムナント分極点Ｐ（Ａ），Ｐ（Ｄ）をそれぞれ表
し、これらはゼロ印加電圧で発生するが、コンデンサに
印加された電圧の履歴に依存する。点Ｃ，Ｆは、上位お
よび下位電界点Ｅ（Ｃ），Ｅ（Ｆ）を表す。

【０００９】強誘電性コンデンサをメモリ・セルの蓄積
素子として利用するため、コンデンサにおける２つの安
定状態ＡとＤとの間を明確に区別する回路が設けられ
る。分極状態を電気的に測定可能な量に変換する従来の
方法は、２段階で行われる。まず第１に、コンデンサに
おける電界は、外部回路によってコンデンサ両端の電圧
を変えることによってゼロから約Ｅ（Ｃ）に変えられ
る。第２に、電界の変化ΔＥの結果として外部回路に流
れる電荷ΔＱが測定される。電荷の流れは、外部回路の
容量に対する電圧の変化を発生し、この電圧変化は電圧
増幅器によって検出される。

【００１０】ガウスの法則によると、ΔＱは分極の正味
変化ΔＰに比例することが実証されている。図１を参照
して、ΔＰは状態Ｄから状態Ｃへの遷移よりも、状態Ａ
から状態Ｃへの遷移の方が大きく、このことはΔＱ（Ａ
Ｃ）はΔＱ（ＤＣ）よりも大きいことを意味している。
問題は、ΔＱ（ＡＣ）とΔＱ（ＤＣ）との間を明確に区
別することである。

【００１１】シングル・コンデンサ・メモリ・セルにお
ける強誘電性コンデンサの分極状態を検出する際の主な
問題点は、強誘電性コンデンサの電界／分極特性ループ
（ヒステリシス曲線）が、老化または疲労(fatigue) に
よって経時的に変化することである。一般に、この使用
に伴う老化の結果、図２に示すように、強誘電性コンデ
ンサの反復的なサイクリングによってヒステリシス曲線
が収縮(collapsing)する。図１と図２の比較からわかる
ように、ΔＱ（ＡＣ）およびΔＱ（ＤＣ）の両方の大き
さは実質的に小さくなっている。一般にこれらの大きさ
は一定の比率で縮小されていない点に留意されたい。一
般に、サイクリングによるヒステリシス・ループのひず
みまたは収縮は、強誘電性膜の詳細な物理的および構造
的要因に依存し、必ずしも正確に予測可能でも再現でき
るものでもない。さらに、ほとんどの強誘電性メモリ・
セルのランダム・アクセスの性質により、それぞれのセ
ルは異なる回数サイクルされる。従って、ΔＱ（ＡＣ）
とΔＱ（ＤＣ）との間で区別するために用いられる最適
な基準電圧またはセルは、セルごとに異なり、またサイ
クルごとに異なる。老化または疲労による強誘電性材料
の変化は、基準セルを利用して強誘電性メモリ・セルの
分極状態を判定することを極めて困難にしている。

【００１２】図３において、基準セル１２を有する簡単
なシングル・コンデンサ強誘電性メモリ・セル１０を示
す。メモリ・セル１０は、シングル・スイッチング・ト
ランジスタ１５および強誘電性コンデンサ２０を含む。
一般に、メモリ・セルのアレイを形成するために、メモ
リ・セル１０を含む第１の横列に追加メモリ・セルが設
けられる。メモリ・セル１０を含む第１横列は、ワード
（ＷＯＲＤ）ライン２２と、それに関連するプレート
（ＰＬＡＴＥ）ライン２３とを有する。それと並列かつ
それぞれがワード・ラインおよびプレート・ラインを有
する追加の横列（図示せず）が設けられる。また、メモ
リ・セル１０は、検出増幅器またはラッチ３０に接続さ
れた共通のビット（ＢＩＴ）ライン対２４，２５を有す
る別のメモリ・セル（図示せず）とともに第１縦列で配
置されている。それぞれが共通ビット・ライン対および
検出増幅器を有する追加の縦列もアレイに設けられる。
ビット・ライン２４はメモリ・セル１０と第１縦列にお
ける他のすべてのメモリ・セルとに接続され、ビットラ
イン２５は基準セル１２に接続される。

【００１３】ワード・ライン２２は、スイッチング・ト
ランジスタ１５のゲートと、第１横列の互いのメモリ・
セルにおけるスイッチング・トランジスタのゲートとに
接続される。プレート・ライン２３は、強誘電性コンデ
ンサ２０の一方のプレートに接続され、このコンデンサ
の他方のプレートはスイッチング・トランジスタ１５の
ドレインに接続される。プレート・ライン２３は、第１
横列の他のメモリ・セルにも同様に接続される。スイッ
チング・トランジスタ１５のソースはビット・ライン２
４に接続され、第１縦列の他のすべてのメモリ・セルに
おけるスイッチング・トランジスタのソースはビット・
ライン２４に接続される。

【００１４】基準セル１２は、第１縦列におけるメモリ
・セルのすべてと関連している。本発明の一つの利点
は、一つの基準セルを任意のメモリ・セルとともに利用
でき、これにより各縦列とともに一つの基準セルを利用
できることである。基準セル１２は、第１スイッチング
・トランジスタ３５，第２スイッチング・トランジスタ
３７および基準コンデンサ３９を含む。スイッチング・
トランジスタ３５のゲートは基準ワード（ＲＥＦＷＯ
ＲＤ）ライン４０に接続され、ソースはビット・ライン
２５に接続される。基準コンデンサ３９の一方のプレー
トは接地に接続され、他方のプレートはスイッチング・
トランジスタ３５のドレインと、スイッチング・トラン
ジスタ３７のソースとに接続される。スイッチング・ト
ランジスタ３７のドレインは基準電位に接続され、ゲー
トは基準初期化（ＲＥＦＩＮＩＴ）信号を受信すべく
接続される。

【００１５】検出増幅器３０はビット・ライン２４，２
５の両方に接続され、強誘電性コンデンサ２０上の電圧
（メモリ・セル１０がアクセスされる場合）と基準コン
デンサ３９上の電圧との間の差を検出するように設計さ
れる。一般に、任意の差動増幅器、または２つのビット
・ライン（例えばビット・ライン２４，２５）の間の
「レース(race)」状態を設定する増幅器、または２つの
ラインの一方におけるより大きい電圧または電流を検出
する他の種類の増幅器は、検出増幅器３０として利用で
きる。

【００１６】本発明に従って動作される強誘電性メモリ
・セルの動作について理解するため、図３のメモリ・セ
ル１０について、図４に示すさまざまな電圧波形を参照
して説明する。メモリ・セル１０は、高論理または低論
理信号の形式でデータを強誘電性コンデンサ２０に蓄積
する。ビット・ライン２４，２５は、検出増幅器３０の
相補出力に結合される。蓄積されたバイナリ・データが
論理「１」（高論理）である場合、強誘電性コンデンサ
２０は一方の分極状態（図１のＡまたはＤ）であり、ま
た蓄積されたバイナリ・データが論理「０」（低論理）
である場合、強誘電性コンデンサ２０は逆の分極状態で
ある。ここで、蓄積されたデータが論理０であり、かつ
強誘電性コンデンサ２０が状態Ａであると想定する。

【００１７】メモリ・セル１０にアクセスし、その蓄積
されたデータを検出するためには、正信号がワード・ラ
イン２２と基準ワードライン４０に印加される（図４の
波形Ａを参照）。プレート・ライン２３上の初期電圧は
Ｌ(low) である。サンプリング増幅器３０上のＳＡラッ
チ（ＳＡＬＡＴＣＨ）信号には、（図４の波形Ｃに示
されるように）通常Ｈ(high)信号が印加されており、ビ
ット・ライン２４，２５は（図４の波形Ｄに示すよう
に）通常Ｈ状態である。これらの信号の結果、トランジ
スタ３５はオンになり、正電圧が強誘電性コンデンサ２
０の両端で高ビット・ライン２４から低プレート・ライ
ン２３に印加される。強誘電性コンデンサ２０は状態Ａ
なので、強誘電性材料が状態Ａから状態Ｃに移行する
と、比較的大きな電荷が流れる。スイッチング・トラン
ジスタ１５のソース・ドレイン経路を介して強誘電性コ
ンデンサ２０に結合されるビット・ライン２４は、この
状態変化によってＬにされる。同時に、基準ワード・ラ
イン４０上の正信号はトランジスタ３５をオンにして、
ビット・ライン２５は基準コンデンサ３９に蓄積された
電荷に比例してＬにされる。

【００１８】その後（一般に、内部タイミング・クロッ
クの１期間より後）、正信号がプレート・ライン２３に
印加される（図４の波形Ｂを参照）。プレート・ライン
２３およびビット・ライン２４上の正信号により、実質
的にゼロ電圧が強誘電性コンデンサ２０の両端に印加さ
れ、強誘電性材料は再びＤ状態に落ちる。強誘電性コン
デンサがＣ状態からＤ状態になることによって生じる電
荷変位(charge displacement) は、図４の波形Ｄに示す
ように、ビット・ライン２４上の電位を増加する。

【００１９】さらに後の時間（１クロック・パルス）
で、Ｌ信号（図４の波形Ｃ）は検出増幅器３０のラッチ
（ＬＡＴＣＨ）端子に印加され、これは検出増幅器３０
における相補接続されたトランジスタ対を介する電流経
路を完成し、導通を可能にする。基準セル１２からのよ
り正の信号がビット・ライン２５上にあるので、検出増
幅器３０における相補トランジスタ対の左側のトランジ
スタのゲートはより正になり、左のトランジスタにより
多くの電流を導通させ、最終的に右側のトランジスタを
遮断させる（図４の波形Ｄを参照）。従って、ビット・
ライン２５はＨ状態にラッチされ、ビット・ライン２４
はＬ状態にラッチされる。

【００２０】読み出し（Read) 動作時に、強誘電性コン
デンサ２０はＤ状態に充電され、このとき元の状態Ａに
戻らなければならない。これは、Ｌ信号が検出増幅器３
０のラッチ端子に印加され、かつビットライン２４がＬ
になると、自動的に行われる。これらの条件では、正電
圧は強誘電性コンデンサ２０の両端に反対方向に印加さ
れ、強誘電性材料は状態Ｆに駆動される（図１参照）。
その後の時間に、正信号はプレート・ライン２３から除
去され、電圧は強誘電性コンデンサ２０から除去され、
それにより強誘電性コンデンサは状態Ａに戻る。強誘電
性コンデンサ２０のこのような状態の変化はビット・ラ
イン２４，２５の状態に影響せず、これらのビット・ラ
イン２４，２５は、正信号がワード・ライン２２および
基準ワード・ライン４０から除去されるまで検出状態に
ラッチされる。

【００２１】ワード・ライン２２および基準ワード・ラ
イン４０上の正信号の結果、強誘電性コンデンサ２０が
最初Ｄ状態であると想定すると、トランジスタ１５はオ
ンになり、正電圧が強誘電性コンデンサ２０の両端で高
ビットライン２４から低プレート・ライン２３に印加さ
れる。強誘電性コンデンサ２０は状態Ｄなので、強誘電
性材料が状態Ｄから状態Ｃになると、比較的わずかな電
荷が流れる。プレート・ライン２３はオンされ、強誘電
性コンデンサ２０から電荷を実質的に除去し、かつ強誘
電性コンデンサ２０をＤ状態に戻すことができる。基準
セルは前述のようにアクセスされ、その結果、ビット・
ライン２５は低電圧になる。強誘電性コンデンサ２０の
この状態において、ビット・ライン２５がビット・ライ
ン２４よりも低い電圧となるように、基準セルのサイズ
は決められる。検出増幅器３０はオンされ、ビット・ラ
イン２４とビットライン２５との間の電圧差を検出し、
この電圧差は検出増幅器を２つの可能なモードのうち他
方のモードにラッチする。同時に、ビット・ライン２４
上の高電位およびプレート・ライン２３上の高電位は、
強誘電性コンデンサ２０の両端に印加され、これは強誘
電性コンデンサ２０を元のＤ状態に維持する。ワード・
ライン２２上の電圧がゼロまで低下すると、検出増幅器
３０は非アクティブにされ、ビット・ライン２４，２５
も非アクティブにされる。

【００２２】従って、簡単にいうと、ΔＱを測定する前
に、強誘電性コンデンサ２０の両端の電界はゼロからＥ
（Ｃ）にサイクルされ、再びゼロにサイクルされる。そ
のため、強誘電性セル２０の強誘電性材料が状態Ａのと
き、サイクリングにより強誘電性材料は状態Ａから状態
Ｃ、そして状態Ｄになる。これらの状態変化の結果は、
Ｐ（Ｄ）〜Ｐ（Ａ）の分極の正味変化である。しかし、
強誘電性セル２０の強誘電性材料が最初に状態Ｄの場
合、サイクリングによって強誘電性材料は状態Ｄから状
態Ｃに、そして状態Ｄに戻る。これらの状態変化に対す
る分極の正味変化は公称ゼロである。現実には、理想的
でない可能性があることや、時間に依存する緩和効果(r
elaxation effect) のため、この正味変化はゼロに近い
が、厳密にはゼロではない。

【００２３】この説明から、本方法は、多くの他のメモ
リ・セルで行わなければならないように、互いに独立し
て変化し、かつ以前の履歴にもとづいてセルごとに変化
する、２つの異なる可変サイズの非ゼロ信号の間で区別
するのではなく、大きな信号（Ａ＞Ｃ＞Ｄ）とほぼゼロ
の信号（Ｄ＞Ｃ＞Ｄ）との間で区別する必要があるとい
う利点を有する。これにより、検出増幅器３０の基準レ
ベルおよびセルの緩和効果をより正確に設定でき、強誘
電性材料の特性を中心にして検出システムを最適化でき
る。さらに、基準セル１２は線形にすることができ、ま
た強誘電性セルは最大規定のＤ＞Ｃ＞Ｄ分極変化と検出
増幅器３０の最悪の場合の不均衡の余裕との和に等しい
信号をビット・ライン２５で与えるように設計できる。
一例として、ＣＭＯＳの場合、この不均衡（１σ）は数
十ミリボルトであり、バイポーラの場合には、不均衡は
一桁台のミリボルトである。概して、しかし、絶対的な
制限ではないが、Ａ＞Ｃ＞Ｄの分極変化に対する強誘電
性セルからの最小信号が基準セルからの信号の２倍以上
である限り、検出システムは正確に維持される。

【００２４】本発明の開示は、強誘電性コンデンサがＡ
＞Ｃ＞ＤまたはＤ＞Ｃ＞Ｄとサイクルされる場合の説明
に限られていたが、強誘電性コンデンサがＤ＞Ｆ＞Ａま
たはＡ＞Ｆ＞Ａとサイクルされるシステムも（一般に、
電圧分極を反転することによって）考案できることが当
業者に理解される。このようなシステムの正味分極変化
は、説明してきたシステムと一般に同じであり、その動
作も同様である。

【００２５】以上、メモリ・セルにおける強誘電性コン
デンサの分極状態を検出する新規な改善された方法につ
いて説明してきた。この新規な改善された方法は、強誘
電性材料の老化または疲労に対してもその精度を維持
し、異なる簡単な基準セル（線形または強誘電性セル設
計）を利用できる。すなわち、この新規な方法のため、
より正確に設定でき、かつ強誘電性材料の特性を中心に
して検出システムを最適化するように設定されるシング
ル・メモリ・セルを利用できる。従って、新規なより正
確なメモリ・セルも開示される。

【図面の簡単な説明】

【図１】強誘電性コンデンサのヒステリシス曲線を示
す。

【図２】サイクルされた強誘電性コンデンサのヒステリ
シス曲線を示す。

【図３】基準セルを有する簡略的なシングル・コンデン
サ強誘電性メモリ・セルを示す。

【図４】図３の回路のさまざまな電圧波形を示す。

【符号の説明】

１０メモリ・セル１２基準セル１５スイッチング・トランジスタ２０強誘電性コンデンサ２２ワード・ライン２３プレート・ライン２４，２５ビット・ライン３０検出増幅器３５第１スイッチング・トランジスタ３７第２スイッチング・トランジスタ３９基準コンデンサ４０基準ワード・ライン

Claims

【特許請求の範囲】

【請求項１】上位および下位電界点（Ｃ，Ｆ）と上位
および下位永久レムナント分極点（Ｄ，Ａ）があるヒス
テリシス曲線を有する強誘電性コンデンサ（２０）を含
む、強誘電性メモリ・セル（１０）の分極状態を検出す
る方法であって：ゼロから前記上位および下位電界点の
一方に実質的にサイクルし、またゼロにサイクルする電
界を、前記強誘電性コンデンサに印加する段階；および
分極の変化を測定する段階；によって構成されることを
特徴とする方法。
【請求項２】強誘電性メモリ・セルの分極状態を検出
する方法であって：スイッチング・デバイス（１５）
と、上位および下位電界点（Ｃ，Ｆ）と上位および下位
永久レムナント分極点（Ｄ，Ａ）を持つヒステリシス曲
線を有する強誘電性コンデンサ（２０）とを含む強誘電
性メモリ・セル（１０）を設ける段階であって、該セル
はビット・ライン（２４，２５），ワード・ライン（２
２）およびプレート・ライン（２３）を含み、前記強誘
電性コンデンサとスイッチング・デバイスとを相互接続
して、アドレス可能なメモリ・セルとなる強誘電性メモ
リ・セル（１０）を設ける段階；基準コンデンサ（３
９）を有し、かつ基準電荷を蓄積する基準セル（１２）
を設ける段階；電界を前記強誘電性コンデンサに印加
し、かつ前記電界を実施的にゼロから前記上位および下
位電界点（Ｃ，Ｆ）の一方に実質的にサイクルし、また
実質的にゼロにサイクルして、電荷の流れを生成する段
階であって、該電荷の流れは、前記強誘電性コンデンサ
が前記上位永久レムナント分極点（Ｄ）にあるときに、
第１量となり、また前記強誘電性コンデンサが前記下位
永久レムナント分極点（Ａ）にあるときに、第２量とな
る段階；および電界をサイクルすることによって生成さ
れた前記電荷の流れを、前記基準コンデンサに蓄積され
た前記基準電荷と比較して、前記電荷の流れが第１量で
あるかまたは第２量であるかを判断する段階；によって
構成されることを特徴とする方法。
【請求項３】強誘電性メモリセルおよび関連する基準
セルであって：強誘電性コンデンサ（２０）を含む強誘
電性メモリ・セル（１０）であって、該強誘電性コンデ
ンサは、上位および下位電界点（Ｃ，Ｆ）と上位および
下位永久レムナント分極点（Ｄ，Ａ）とを持つヒステリ
シス曲線を有し、かつ上位および下位永久レムナント分
極点の一方に常にある、強誘電性メモリ・セル（１
０）；基準コンデンサ（３９）を有する基準セル（１
２）；前記メモリ・セルに接続され、実質的にゼロ電位
から、分極を前記上位および下位電界点の一つに移すの
に十分な電位に前記強誘電性コンデンサをサイクルし、
また実質的にゼロ電位にサイクルする手段（２２，２
３）；および前記強誘電性セルと前記基準セルとに接続
され、サイクル中に前記強誘電性コンデンサに流れる電
荷を、前記基準コンデンサにおける電荷と比較する手段
（３０）；によって構成されることを特徴とする強誘電
性メモリ・セルおよび関連する基準セル。