JP4387407B2 - 半導体記憶装置の検査方法 - Google Patents
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- 238000007689 inspection Methods 0.000 title claims description 30
- 239000004065 semiconductor Substances 0.000 title claims description 23
- 238000000034 method Methods 0.000 title claims description 22
- 239000003990 capacitor Substances 0.000 claims description 67
- 230000010287 polarization Effects 0.000 claims description 54
- 230000014759 maintenance of location Effects 0.000 claims description 4
- 230000008569 process Effects 0.000 claims description 4
- 238000004519 manufacturing process Methods 0.000 claims description 3
- 238000010998 test method Methods 0.000 claims 5
- 230000007423 decrease Effects 0.000 description 14
- 230000002950 deficient Effects 0.000 description 9
- 230000008859 change Effects 0.000 description 8
- 238000002474 experimental method Methods 0.000 description 8
- 238000005338 heat storage Methods 0.000 description 6
- 238000011156 evaluation Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 238000005259 measurement Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000002250 progressing effect Effects 0.000 description 3
- 230000007547 defect Effects 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- FGUUSXIOTUKUDN-IBGZPJMESA-N C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 Chemical compound C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 FGUUSXIOTUKUDN-IBGZPJMESA-N 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000005347 demagnetization Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
- G11C2029/5002—Characteristic
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Description
【技術分野】
【０００１】
本発明は、半導体記憶装置の検査方法に関し、特に強誘電体を用いた半導体記憶装置の検査方法に関する。
【背景技術】
【０００２】
近年、携帯用機器の普及、省エネルギの要請、廃棄物削減の要請などに伴い、電源を切っても記憶内容を保持できる不揮発性記憶装置の需要が高まっている。強誘電体キャパシタを用いた半導体記憶装置（ＦｅＲＡＭ）は、低電圧動作、多数回書き換え可能な不揮発性記憶装置であり、論理回路と混載された集積回路装置などに広く利用されるようになっている。
【０００３】
図６Ａは、強誘電体キャパシタの構成を概略的に示す断面図である。下部電極１０１、上部電極１０２の間に強誘電体層１０５が挟持されて、強誘電体キャパシタを構成している。下部電極は例えばプレート線ＰＬに接続され、上部電極は例えばスイッチングトランジスタを介してビット線ＢＬに接続される。
【０００４】
下部電極１０１に対して上部電極１０２に相対的に正極性のパルス電圧を印加すると、強誘電体層１０５に上向きの第１の分極状態Ｓ１が残る。逆極性のパルス電圧を印加すれば、強誘電体層１０５に下向きの第２の分極状態Ｓ２が残る。
【０００５】
図６Ｂは、強誘電体層キャパシタのヒステリシス特性を示すグラフである。横軸は、下部電極１０１に印加する、上部電極を基準とした電圧である。縦軸は強誘電体層の分極Ｐ（電荷）を示す。印加電圧を走査すると矢印で示すように履歴特性（ヒステリシス）を伴って状態変化する。ヒステリシス曲線が電圧軸と交差する点の電圧が抗電圧Ｖｃである。以下より詳細に説明する。いま、強誘電体層が分極Ｓ１の状態にあり、下部電極１０１に正極性のパルスＶｐを印加するとする。
【０００６】
図６Ｃに示すように、下部電極の電圧の増加と共に、強誘電体層は矢印で示すように状態変化し、上向きの分極は減少し、さらに電圧を増加していくと下向きの分極が増加していく。ピーク電圧Ｖ１で状態Ｔ１となる。この間に、正電荷が下部電極に流入し、上部電極１０２からビット線ＢＬに正電荷量Ｐが放出される。印加電圧の降下と共に、強誘電体層は状態Ｔ１から状態Ｓ２に変化する。この変化とともに上部電極１０２からビット線ＢＬに負電荷量Ｐａが放出される。
【０００７】
図６Ｄは、分極状態Ｓ２の強誘電体キャパシタの下部電極に正極性のパルスＶｐを印加した時の状態変化を示す。パルス電圧の立ち上がりと共に、強誘電体キャパシタはＳ２からＴ１に状態変化し、上部電極１０２からビット線ＢＬに正電荷量Ｕが放出される。パルス電圧が立ち下がると、強誘電体キャパシタはＴ１からＳ２に状態変化し、上部電極１０２からビット線ＢＬに負電荷量Ｕａが放出される。
【０００８】
図６Ｅは、分極状態Ｓ２の強誘電体キャパシタの下部電極に負極性のパルスＶｎを印加した時の状態変化を示す。負極性のパルス電圧Ｖｎの立ち上がりと共に、強誘電体キャパシタはＳ２からＴ２に状態変化し、上部電極１０２はビット線ＢＬに負電荷量Ｎを放出する。負極性のパルス電圧Ｖｎの立ち下がりと共に、強誘電体キャパシタはＴ２からＳ１に状態変化し、上部電極１０２はビット線ＢＬに正電荷量Ｎａを放出する。
【０００９】
図６Ｆは、分極状態Ｓ１の強誘電体キャパシタの下部電極に負極性のパルスＶｎを印加した時の状態変化を示す。負極性のパルス電圧の立ち上がりと共に、強誘電体キャパシタはＳ１からＴ２に状態変化し、上部電極１０２からビット線ＢＬに負電荷量Ｄが放出される。負極性のパルス電圧が立ち下がると、強誘電体キャパシタはＴ２からＳ１に状態変化し、上部電極１０２からビット線ＢＬに正電荷量Ｄａが放出される。
【００１０】
図７Ａに示すように、強誘電体キャパシタにはインプリントと呼ばれる現象を示す。図において、横軸、縦軸は図６Ｂ同様下部電極の電圧、分極を示す。分極状態Ｓ１を保持し続けると、ヒステリシス特性がＨ０からＨ１に変化していく傾向がある。逆の分極状態Ｓ２を保持しつづけると、ヒステリシス特性が、Ｈ０からＨ１と逆方向のＨ２に変化していく傾向がある。
図７Ｂに示すように、分極状態Ｓ１を保持し続けて、ヒステリシス特性がＨ０からＨ１にインプリントされると、その後逆極性のＳ２を書き込んだ時、蓄積される分極量は分極量ΔＰ１減少してしまう。
【００１１】
図７Ｃに示すように、分極状態Ｓ２を保持し続けて、ヒステリシス特性がＨ０からＨ２にインプリントされると、その後逆極性のＳ１を書き込んだ時、蓄積される分極量は分極量ΔＰ２減少してしまう。分極量が減少して読み出せなくなれば、記憶装置の機能が失われてしまう。
【００１２】
図８Ａは、２トランジスタ、２キャパシタ（２Ｔ／２Ｃ）のＦｅＲＡＭのメモリセル構成例を示す。１つのＦｅＲＡＭメモリセルは、２つの強誘電体キャパシタＣｘ，Ｃｙとそれぞれの強誘電体キャパシタの上部電極にドレイン電極が接続されたスイッチングトランジスタＴｘ，Ｔｙとを含む。２つのスイッチングトランジスタＴｘ，Ｔｙのソース電極はビット線ＢＬ，／ＢＬに接続され、ゲート電極はワード線ＷＬに共通に接続され、強誘電体キャパシタＣｘ，Ｃｙの下部電極は共通にプレート線ＰＬに接続される。ビット線ＢＬ，／ＢＬ間にはセンスアンプＳＡが接続されている。
【００１３】
強誘電体キャパシタＣｘ，Ｃｙには逆極性の情報を記憶する。例えば”１”を記憶する場合、強誘電体キャパシタＣｘに情報”１”を記憶し、強誘電体キャパシタＣｙには”０”を記憶する。読み出し時には、ビット線ＢＬとビット線／ＢＬの電圧差をセンスアンプＳＡが検出する。
【００１４】
１トランジスタ、１キャパシタで１つのメモリセルを構成する１Ｔ／１Ｃ構成も用いられる。この場合、例えば右側のトランジスタと強誘電体キャパシタとの組合せが用いられ、左側のトランジスタと強誘電体キャパシタとの組合せの代わりにリファレンスセルが用いられる。識別可能な電荷量が半減するが、本質的な差はないので、以下２Ｔ／２Ｃを例にとって説明する。
【００１５】
図８Ｂは、ＦｅＲＡＭの検査手順を示す。図８Ｃは、図８Ｂの手順に従って１つのＦｅＲＡＭに含まれる２つの強誘電体キャパシタＣｘ，Ｃｙに印加されるパルス電圧とビット線に放出される電荷出力を示すダイアグラムである。なお、パルス電圧は上部電極を基準電圧とした時の下部電極に対する電圧で示す。
【００１６】
まず、ステップＳＴ１００で、第１データの書き込みが行われる。その後、同一データの読み出し、逆極性の第２データの書き込み、読み出しが行なわれるので、第１データを同一状態（ＳＳ）、第２データを逆極性状態（ＯＳ）と呼ぶ。
【００１７】
図８Ｃの左側に示すように、まずキャパシタＣｘ，Ｃｙに正極性のパルス電圧Ｖｐを印加し、両キャパシタを”０”の分極状態に揃える。続いてキャパシタＣｘには正極性のパルス電圧、キャパシタＣｙには負極性のパルス電圧を印加し、キャパシタＣｘに”１”を、キャパシタＣｙに”０”を書き込む。第１データ（ＳＳ）が記憶される。
【００１８】
次のステップＳＴ１１０では、第１データ（ＳＳ）を書き込んだ両キャパシタを加熱状態、例えば１５０℃で長時間、例えば１０時間放置する。記憶した情報の劣化が加熱状態で加速される。インプリントにともなうヒステリシスシフトが発生する可能性もある。その後、ステップＳＴ１２０で第１データ（ＳＳ）を読み出す。
【００１９】
図８Ｃの中央左側に示すように、両キャパシタに正極性のパルス電圧を印加する。パルス電圧の立ち上がり時にキャパシタＣｘからは”０”に対応する正電荷Ｕ、キャパシタＣｙからは”１”に対応する正電荷Ｐがそれぞれのビット線に放出され、その差により記憶した第１データ（ＳＳ）を読み出す。読み出しにより記憶した情報は失われるので、読み出した情報に基づき、再びキャパシタＣｘには”０”、キャパシタＣｙには”１”を書き込む。分極が減磁していると、第１データが読み出せないこともある。第１データ（ＳＳ）の読み出しにより、リテンション特性が検査できる。
【００２０】
ステップＳＴ１３０で逆極性の第２データ（ＯＳ）を書き込む。図８Ｃ中央右側に示すように、両キャパシタに正極性のパルス電圧Ｖｐを印加して両キャパシタを”０”の分極状態に揃え、その後キャパシタＣｘには負極性のパルス電圧Ｖｎを印加して”１”を書き込み、キャパシタＣｙには正極性のパルス電圧Ｖｐを印加して”０”を書き込む。インプリントが生じている場合、記憶される分極は減少している。
【００２１】
ステップＳＴ１４０で、書き込んだ第２データを一旦、例えば５秒、放置する。リラクゼーションや温度の安定化を行なわせ、インプリントの評価が甘くなることを防止する作用がある。
【００２２】
次のステップＳＴ１５０で、第２データ（ＯＳ）の読出を行なう。図８Ｃ右側に示すように、両キャパシタに正極性のパルス電圧Ｖｐを印加する。パルス電圧の立ち上がり時にキャパシタＣｘからは”１”に対応する正電荷Ｐ、キャパシタＣｙからは”０”に対応する正電荷Ｕがそれぞれのビット線に放出され、その差により記憶した第２データ（ＯＳ）を読み出す。読み出しにより記憶した情報は失われるので、読み出した情報に基づき、再びキャパシタＣｘには”１”、キャパシタＣｙには”０”を書き込む。
【００２３】
第１データのインプリントにより、分極量が減少していると第２データが読み出せないこともある。第２データ（ＯＳ）の読み出しにより、インプリント特性が検査できる。ライフ評価を行なう時は、ステップＳＴ１５０からステップＳＴ１００に戻り、同様の検査ステップを繰り返す。
【００２４】
実際のＦｅＲＡＭの検査においては、全メモリセルに対して欠陥の有無を判定するデバイス検査と、選択したメモリセルに対して読み出した電荷量を測定するモニタ検査とが行なわれる。
【００２５】
図９Ａは、デバイス検査とモニタ検査の条件をまとめて示す表である。デバイス検査とモニタ検査の電圧、温度、時間を各ステップごとに示す。デバイス検査の電圧は、全て動作電圧領域中の最小電圧で行なう。条件を厳しくして厳密に判定するためである。温度は、熱放置ステップＳＴ１１０は１５０℃、他のステップは高温である。放置時間は、熱放置ステップＳＴ１１０は１０時間、ステップＳＴ１４０は５秒である。モニタ検査の電圧は、動作電圧領域の中心電圧である。温度は熱放置ステップＳＴ１１０では１５０℃、他のステップでは室温である。放置時間は、熱放置ステップＳＴ１１０は１０時間、ステップＳＴ１４０は３０秒である。デバイス検査、モニタ検査のそれぞれにおいて、データ書き込み、読み出しの工程の電圧、温度は一定である。
【００２６】
ＦｅＲＡＭの構成、製造方法は、例えば引用により本願に取り込む、ＵＳＰ５，９５３，６１９に開示されている。ＦｅＲＡＭの検査方法は、例えば引用により本願に取り込む、ＵＳＰ６，００８，６５９に開示されている。
【００２７】
ＦｅＲＡＭで特に問題となるのは、インプリントの検査である。特開２００１−６７８９６号公報は、高温保存の前後で逆極性のデータの動作加減電圧を測定し、その差からインプリントの起き具合を検査することを提案する。特開２００２−８３９７号公報は、第１データを最大動作電圧で書き込んで（実施例では所定のインプリントが起こる回数だけ書き込んで）インプリントを生じさせた後、逆極性の第２データの書き込み、放置、読み出しを行なってインプリントを反映した検査を行なうことを提案する。
【発明の開示】
【００２８】
本発明の目的は、インプリント特性を短時間で評価できる半導体記憶装置の検査方法を提供することである。
本発明の１観点によれば、強誘電体キャパシタを用いた不揮発性メモリを有する半導体記憶装置の強誘電体キャパシタに対して、
（ａ）第１の分極状態を第１の書き込み電圧で書き込む工程と、
（ｂ）前記第１の分極状態を熱放置する工程と、
（ｃ）前記第１の分極状態を第１の読み出し電圧で読み出す工程と、
（ｄ）前記工程（ｃ）の後、前記第１の分極状態と逆の第２の分極状態を第２の書き込み電圧で書き込む工程と、
（ｅ）前記第２の分極状態を放置する工程と、
（ｆ）前記第２の分極状態を第２の読み出し電圧で読み出す工程と、
を含み、書き込み、読み出しの電圧、温度の少なくとも一方が工程により異なり、前記工程（ａ）、（ｂ）、（ｃ）でリテンション性能を検査し、引き続く前記工程（ｄ）、（ｅ）、（ｆ）でインプリント性能を検査する半導体記憶装置の検査方法が提供される。
【００２９】
本発明の他の観点によれば、強誘電体キャパシタを用いた不揮発性メモリを有する半導体記憶装置の強誘電体キャパシタに対して、第１の分極状態で放置した後、
（ａ）前記第１の分極状態と逆の第２の分極状態を書き込む工程と、
（ｂ）前記第２の分極状態を放置する工程と、
（ｃ）前記第２の分極状態を読み出す工程と、
を含み、前記工程（ａ）の温度または電圧が前記工程（ｃ）の温度または電圧と異なる半導体記憶装置の検査方法が提供される。
【００３０】
インプリントを大きく見せるか、加速することにより短時間でインプリント特性を評価できる。
【発明を実施するための最良の形態】
【００３１】
まず、従来の検査方法で本発明者らがＦｅＲＡＭデバイスのライフ評価を行なった結果を示す。
図９Ｂは、図８Ｂに示す検査フロ−を繰り返し行なって不良ビットのライフ評価を行なった結果を示すグラフである。横軸は積算時間を示し、縦軸はリテンション特性（ＳＳ）とインプリント特性（ＯＳ）の不良ビット数を示す。ＳＳ不良ビットは、５０４時間のライフ評価で１ビットも出ていなく、良好である。ＯＳ不良ビットは、短時間で１ビットあり、１００時間を越える頃から増加し始め、５０４時間で５ビットになった。不良ビット数は極めて少ないのでインプリントの発生を検出するのに５００時間以上もかかっている。インプリントが生じることが判明した場合、主に強誘電体層の製造プロセスを改善することになる。検出に５００時間以上もかかると、フィードバックがなかなかかからず、開発時間が長くなり、開発コストも上がってしまう。
【００３２】
図１は、強誘電体キャパシタを有する半導体記憶装置の検査方法のフローを示すフローチャートである。基本的には図８Ｂに示した検査方法と同様のＳＳ書き込みステップＳＴ１００、熱放置ステップＳＴ１１０、ＳＳ読み出しステップＳＴ１２０，ＯＳ書き込みステップＳＴ１３０、ＯＳ放置ステップＳＴ１４０，ＯＳ読み出しステップＳＴ１５０を含むが、データ書き込みとデータ読み出しの電圧、温度を変更してインプリントを大きく見せたり、加速することを試みた。
【００３３】
図２は、ＯＳの書き込み、読み出しの温度を代えた実験を説明する表とグラフである。図２Ａは実験条件をまとめて示す表である。最上段に示すように、ＳＳ書き込みステップＳＴ１００、ＯＳ書き込みステップＳＴ１３０、ＯＳ放置ステップＳＴ１４０、ＯＳ読み出しステップＳＴ１５０について説明する。ＳＳ書き込みステップＳＴ１００は、従来の最低電圧、高温に代え、３．６Ｖ，室温（約２５℃）で行なった。高電圧で書き込む方が強誘電体により強く癖をつけるであろうと期待したものである。熱放置ステップＳＴ１１０，ＳＳ読み出しステップＳＴ１２０は従来同様に行なった。
【００３４】
ＯＳ書き込みステップＳＴ１３０は、２．７Ｖで、温度を−４５℃、−５℃、２５℃で行い、放置ステップＳＴ１４０は、１５分と長めにし、８５℃の高温で行い、ＯＳ読み出しステップＳＴ１５０は、２．７Ｖで温度を−４５℃と８５℃で行なった。書き込み温度、読み出し温度の組合せは、（−４５℃、−４５℃）、（−４５℃、８５℃）、（−５℃、８５℃）、（２５℃、８５℃）の４種類である。−４５℃は最低動作温度、８５℃は最高動作温度である。
【００３５】
図２Ｃは、強誘電体を低温にした時に期待されるヒステリシスの変化を示す。低温にするとヒステリシスは破線から実線で示すように変化し、横方向（電圧方向）に拡がる。高電圧Ｖｃが高くなり、書き込みにくくなるであろう。
【００３６】
図２Ｄは、強誘電体を高温にした時に期待されるヒステリシスの変化を示す。高温にするとヒステリシスは破線から実線で示すように変化し、縦方向（分極方向）が縮小する。分極が減少（減磁）することにより、読み出しにくくなるであろう。
【００３７】
図２Ｂは実験結果を示す。−４５℃で書き込み、読み出しを行った場合、欠陥ビット数は０であった。最低動作温度でも書き込み、読み出しが正常に行えると考えることができよう。ところが、読みだし温度を８５℃に変更すると、欠陥ビット数は１４７１に増加した。インプリントが大きく見えたことになるのであろう。書き込み温度を−５℃に昇温すると欠陥ビット数は０となった。書き込み温度を２５℃（室温）に昇温しても、欠陥ビット数は０であった。
【００３８】
詳しい理由は不明であるが、ＯＳを低温で書き込み、高温で読み出すと、インプリントが強調されて検出できると考えられる。デバイス検査の欠陥判定結果を説明したが、モニタ検査を行い、電荷量を検出すれば、書き込み温度、読みだし温度の温度差の影響がより明瞭となろう。この結果のみからは、９０℃の温度差ではインプリントは大きく見えず、１３０℃の温度差ではインプリントが著しく大きく見えることになる。１００℃以上の温度差が好ましいであろう。
【００３９】
図１のステップＳＴ１３０，ＳＴ１５０をそれぞれ低温、高温で行なうのはこのようなインプリント強調効果を期待するものである。
図３は、ＯＳ書き込み後の放置を高温にし、放置時間を変化させた場合の実験を説明する表とグラフである。図３Ａは実験条件をまとめて示す表である。ＳＳ書き込みステップＳＴ１００は、電圧３．７Ｖ、室温（約２５℃）で行なった。ＯＳ書き込みステップＳＴ１３０は２．６Ｖ、室温で行い、その後の放置ステップＳＴ１４０の放置時間を０、１，１０，２０，６０（分）、９０℃で行なった。ＯＳ読みだしステップＳＴ１５０は、２．６Ｖ、室温で行なった。
【００４０】
図３Ｂは、ＯＳ放置時間依存性を示すグラフである。横軸はＳＳ熱放置時間の積算値を示し、縦軸はＯＳ読みだし時のキャパシタＣｘからの電荷量ＰとキャパシタＣｙからの電荷量Ｕの差を示す。ＯＳ放置時間０，１，１０，２０，６０（分）の各サンプルについて、測定結果をプロットしてある。どの条件でも、熱放置時間の増加と共に、ＯＳ電荷量は減少している。ＯＳ電荷量の減少は、インプリントが進んでいることを示すと考えられる。
【００４１】
図３Ｃは、熱放置時間が２４時間の時のＯＳ電荷量に対し、熱放置時間が１０００時間の時のＯＳ電荷量がどの程度減少したかの比率（ＯＳレート）を％で示したグラフである。ＯＳ放置時間ごとにＯＳレートを示す。各サンプルでインプリントが発生すると考えられるステップＳＴ１００，ＳＴ１１０は同一であるので、ＯＳレートの絶対値が大きいほど、インプリントの影響が強く表れていると考えられる。ＯＳ放置時間が長くなると、ＯＳレートの絶対値が大きくなる傾向が示されているが、ＯＳ放置時間が１０分を越えると増加の傾向は飽和しているようである。
【００４２】
インプリントを大きく見せるには、ＯＳ放置時間は１０分以上にするとよいことが判る。なお、ＯＳ放置温度を最高温度８５℃としているが、それより低い温度で放置した時は、放置時間をさらに長くすることが好ましいであろう。図１のステップＳＴ１４０の高温、１０分以上はこのことを示す。
【００４３】
図４は、ＯＳ書き込み電圧を変化させた時の実験を説明する表とグラフである。図４Ａは、実験条件をまとめて示す表である。ＳＳ書き込みステップＳＴ１００、ＯＳ読みだしステップＳＴ１５０は、図３Ａと同様である。ＯＳ書き込みステップＳＴ１３０の書き込み電圧を２．２Ｖ、２．６Ｖ、３．０Ｖに変化させた。温度は室温である。さらに、ＯＳ放置ステップＳＴ１４０を２０分と十分長くし、温度もさらに高く９０℃とした。
【００４４】
図４Ｂは、ＯＳ書き込み電圧依存性を示すグラフである。横軸はＳＳ熱放置時間の積算値を示し、縦軸はＯＳ読みだし時のキャパシタＣｘからの電荷量ＰとキャパシタＣｙからの電荷量Ｕの差を示す。ＯＳ書き込み電圧３．０Ｖ、２．６Ｖ、２．２Ｖの各サンプルについて、測定結果をプロットしてある。どの条件でも、熱放置時間の増加と共に、ＯＳ電荷量は減少している。ＯＳ電荷量の減少は、インプリントが進んでいることを示すと考えられる。
【００４５】
図４Ｃは、熱放置時間が２４時間の時のＯＳ電荷量に対し、熱放置時間が１０００時間の時のＯＳ電荷量がどの程度減少したかの比率（ＯＳレート）を％で示したグラフである。ＯＳ書き込み電圧ごとにＯＳレートを示す。各サンプルでインプリントが発生すると考えられるステップＳＴ１００，ＳＴ１１０は同一であるので、ＯＳレートの絶対値が大きいほど、インプリントの影響が強く表れていると考えられる。ＯＳ書き込み電圧が低くなると、ＯＳレートの絶対値が大きくなる傾向が示されている。例えばＯＳ書き込みは最低動作電圧で行うのが好ましいであろう。図１のステップＳＴ１３０の低電圧はこのことを示す。
【００４６】
図５は、ＳＳ書き込み電圧を変化させた時の実験を説明する表とグラフである。図５Ａは、実験条件をまとめて示す表である。ＳＳ書き込みステップＳＴ１００の書き込み電圧を４．４Ｖ、３．７Ｖ、３．０Ｖと変化させた。温度は室温である。ＯＳ書き込みステップＳＴ１３０は、電圧２．６Ｖ、室温で行なった。即ち、ＳＳ書き込み電圧はＳＳ読み出し電圧より高く設定した。ＯＳ放置ステップＳＴ１４０、ＯＳ読みだしステップＳＴ１５０は、図４Ａと同様である。
【００４７】
図５Ｂは、ＳＳ書き込み電圧依存性を示すグラフである。横軸はＳＳ熱放置時間の積算値を示し、縦軸はＯＳ読みだし時のキャパシタＣｘからの電荷量ＰとキャパシタＣｙからの電荷量Ｕの差を示す。ＳＳ書き込み電圧４．４Ｖ、３．７Ｖ、３．０Ｖの各サンプルについて、測定結果をプロットしてある。どの条件でも、熱放置時間の増加と共に、ＯＳ電荷量は減少している。ＯＳ電荷量の減少は、インプリントが進んでいることを示すと考えられる。
【００４８】
図５Ｃは、熱放置時間が２４時間の時のＯＳ電荷量に対し、熱放置時間が１０００時間の時のＯＳ電荷量がどの程度減少したかの比率（ＯＳレート）を％で示したグラフである。ＳＳ書き込み電圧ごとにＯＳレートを示す。ＯＳ書き込み、放置、読み出しは同条件なので、ＯＳレートの絶対値が大きいほど、インプリントが強く発生していると考えられる。ＳＳ書き込み電圧が高くなると、ＯＳレートの絶対値が大きくなる傾向が示されている。例えばＳＳ書き込みは最高動作電圧で行うのが好ましいであろう。図１のステップＳＴ１００の高電圧はこのことを示す。
【００４９】
以上、実施例に沿って本発明を説明したが、本発明はこれらに限定されるものではない。例えば、種々の変更、改良、組合せが可能なことは当業者に自明であろう。
【図面の簡単な説明】
【００５０】
【図１】 図１は、 強誘電体キャパシタを有する半導体記憶装置の検査方法のフローを示すフローチャートである。
【図２】 図２Ａ−２Ｄは、ＯＳの書き込み、読み出しの温度を代えた実験を説明する表とグラフである。
【００５１】
【図３】 図３Ａ−３Ｃは、ＯＳ書き込み後の放置を高温にし、放置時間を変化させた場合の実験を説明する表とグラフである。
【図４】 図４Ａ−４Ｃは、ＯＳ書き込み電圧を変化させた時の実験を説明する表とグラフである。
【００５２】
【図５】 図５Ａ−５Ｃは、ＳＳ書き込み電圧を変化させた時の実験を説明する表とグラフである。
【図６】 図６Ａ−６Ｆは、強誘電体キャパシタを説明する断面図およびグラフである。
【００５３】
【図７】 図７Ａ−７Ｃは、強誘電体キャパシタのインプリントを説明するグラフである。
【図８】 図８Ａ−８Ｃは、強誘電体キャパシタの検査を説明する等価回路図、フローチャート、ダイアグラムである。
【００５４】
【図９】 図９Ａ，９Ｂは、強誘電体キャパシタの検査方法を示す表、およびデバイス検査のライフ測定結果を示すグラフである。
【００５５】
【符号の説明】
ＳＳ 同一分極状態
ＯＳ 逆極性分極状態
ＳＴ１００ ＳＳ書き込みステップ
ＳＴ１１０ ＳＳ熱放置ステップ
ＳＴ１２０ ＳＳ読み出しステップ
ＳＴ１３０ ＯＳ書き込みステップ
ＳＴ１４０ ＯＳ放置ステップ
ＳＴ１５０ ＯＳ読み出しステップ
Ｐ 分極
Ｖ 電圧
Ｖｐ 正極性パルス電圧
Ｖｎ 負極性パルス電圧
１０１ 下部電極
１０２ 上部電極
１０５ 強誘電体層
ＢＬ ビット線
ＷＬ ワード線
ＰＬ プレート線
Ｖｃ 抗電圧
Ｔｘ，Ｔｙ スイッチングトランジスタ
Ｃｘ，Ｃｙ 強誘電体キャパシタ
ＳＡ センスアンプ
【０００１】
本発明は、半導体記憶装置の検査方法に関し、特に強誘電体を用いた半導体記憶装置の検査方法に関する。
【背景技術】
【０００２】
近年、携帯用機器の普及、省エネルギの要請、廃棄物削減の要請などに伴い、電源を切っても記憶内容を保持できる不揮発性記憶装置の需要が高まっている。強誘電体キャパシタを用いた半導体記憶装置（ＦｅＲＡＭ）は、低電圧動作、多数回書き換え可能な不揮発性記憶装置であり、論理回路と混載された集積回路装置などに広く利用されるようになっている。
【０００３】
図６Ａは、強誘電体キャパシタの構成を概略的に示す断面図である。下部電極１０１、上部電極１０２の間に強誘電体層１０５が挟持されて、強誘電体キャパシタを構成している。下部電極は例えばプレート線ＰＬに接続され、上部電極は例えばスイッチングトランジスタを介してビット線ＢＬに接続される。
【０００４】
下部電極１０１に対して上部電極１０２に相対的に正極性のパルス電圧を印加すると、強誘電体層１０５に上向きの第１の分極状態Ｓ１が残る。逆極性のパルス電圧を印加すれば、強誘電体層１０５に下向きの第２の分極状態Ｓ２が残る。
【０００５】
図６Ｂは、強誘電体層キャパシタのヒステリシス特性を示すグラフである。横軸は、下部電極１０１に印加する、上部電極を基準とした電圧である。縦軸は強誘電体層の分極Ｐ（電荷）を示す。印加電圧を走査すると矢印で示すように履歴特性（ヒステリシス）を伴って状態変化する。ヒステリシス曲線が電圧軸と交差する点の電圧が抗電圧Ｖｃである。以下より詳細に説明する。いま、強誘電体層が分極Ｓ１の状態にあり、下部電極１０１に正極性のパルスＶｐを印加するとする。
【０００６】
図６Ｃに示すように、下部電極の電圧の増加と共に、強誘電体層は矢印で示すように状態変化し、上向きの分極は減少し、さらに電圧を増加していくと下向きの分極が増加していく。ピーク電圧Ｖ１で状態Ｔ１となる。この間に、正電荷が下部電極に流入し、上部電極１０２からビット線ＢＬに正電荷量Ｐが放出される。印加電圧の降下と共に、強誘電体層は状態Ｔ１から状態Ｓ２に変化する。この変化とともに上部電極１０２からビット線ＢＬに負電荷量Ｐａが放出される。
【０００７】
図６Ｄは、分極状態Ｓ２の強誘電体キャパシタの下部電極に正極性のパルスＶｐを印加した時の状態変化を示す。パルス電圧の立ち上がりと共に、強誘電体キャパシタはＳ２からＴ１に状態変化し、上部電極１０２からビット線ＢＬに正電荷量Ｕが放出される。パルス電圧が立ち下がると、強誘電体キャパシタはＴ１からＳ２に状態変化し、上部電極１０２からビット線ＢＬに負電荷量Ｕａが放出される。
【０００８】
図６Ｅは、分極状態Ｓ２の強誘電体キャパシタの下部電極に負極性のパルスＶｎを印加した時の状態変化を示す。負極性のパルス電圧Ｖｎの立ち上がりと共に、強誘電体キャパシタはＳ２からＴ２に状態変化し、上部電極１０２はビット線ＢＬに負電荷量Ｎを放出する。負極性のパルス電圧Ｖｎの立ち下がりと共に、強誘電体キャパシタはＴ２からＳ１に状態変化し、上部電極１０２はビット線ＢＬに正電荷量Ｎａを放出する。
【０００９】
図６Ｆは、分極状態Ｓ１の強誘電体キャパシタの下部電極に負極性のパルスＶｎを印加した時の状態変化を示す。負極性のパルス電圧の立ち上がりと共に、強誘電体キャパシタはＳ１からＴ２に状態変化し、上部電極１０２からビット線ＢＬに負電荷量Ｄが放出される。負極性のパルス電圧が立ち下がると、強誘電体キャパシタはＴ２からＳ１に状態変化し、上部電極１０２からビット線ＢＬに正電荷量Ｄａが放出される。
【００１０】
図７Ａに示すように、強誘電体キャパシタにはインプリントと呼ばれる現象を示す。図において、横軸、縦軸は図６Ｂ同様下部電極の電圧、分極を示す。分極状態Ｓ１を保持し続けると、ヒステリシス特性がＨ０からＨ１に変化していく傾向がある。逆の分極状態Ｓ２を保持しつづけると、ヒステリシス特性が、Ｈ０からＨ１と逆方向のＨ２に変化していく傾向がある。
図７Ｂに示すように、分極状態Ｓ１を保持し続けて、ヒステリシス特性がＨ０からＨ１にインプリントされると、その後逆極性のＳ２を書き込んだ時、蓄積される分極量は分極量ΔＰ１減少してしまう。
【００１１】
図７Ｃに示すように、分極状態Ｓ２を保持し続けて、ヒステリシス特性がＨ０からＨ２にインプリントされると、その後逆極性のＳ１を書き込んだ時、蓄積される分極量は分極量ΔＰ２減少してしまう。分極量が減少して読み出せなくなれば、記憶装置の機能が失われてしまう。
【００１２】
図８Ａは、２トランジスタ、２キャパシタ（２Ｔ／２Ｃ）のＦｅＲＡＭのメモリセル構成例を示す。１つのＦｅＲＡＭメモリセルは、２つの強誘電体キャパシタＣｘ，Ｃｙとそれぞれの強誘電体キャパシタの上部電極にドレイン電極が接続されたスイッチングトランジスタＴｘ，Ｔｙとを含む。２つのスイッチングトランジスタＴｘ，Ｔｙのソース電極はビット線ＢＬ，／ＢＬに接続され、ゲート電極はワード線ＷＬに共通に接続され、強誘電体キャパシタＣｘ，Ｃｙの下部電極は共通にプレート線ＰＬに接続される。ビット線ＢＬ，／ＢＬ間にはセンスアンプＳＡが接続されている。
【００１３】
強誘電体キャパシタＣｘ，Ｃｙには逆極性の情報を記憶する。例えば”１”を記憶する場合、強誘電体キャパシタＣｘに情報”１”を記憶し、強誘電体キャパシタＣｙには”０”を記憶する。読み出し時には、ビット線ＢＬとビット線／ＢＬの電圧差をセンスアンプＳＡが検出する。
【００１４】
１トランジスタ、１キャパシタで１つのメモリセルを構成する１Ｔ／１Ｃ構成も用いられる。この場合、例えば右側のトランジスタと強誘電体キャパシタとの組合せが用いられ、左側のトランジスタと強誘電体キャパシタとの組合せの代わりにリファレンスセルが用いられる。識別可能な電荷量が半減するが、本質的な差はないので、以下２Ｔ／２Ｃを例にとって説明する。
【００１５】
図８Ｂは、ＦｅＲＡＭの検査手順を示す。図８Ｃは、図８Ｂの手順に従って１つのＦｅＲＡＭに含まれる２つの強誘電体キャパシタＣｘ，Ｃｙに印加されるパルス電圧とビット線に放出される電荷出力を示すダイアグラムである。なお、パルス電圧は上部電極を基準電圧とした時の下部電極に対する電圧で示す。
【００１６】
まず、ステップＳＴ１００で、第１データの書き込みが行われる。その後、同一データの読み出し、逆極性の第２データの書き込み、読み出しが行なわれるので、第１データを同一状態（ＳＳ）、第２データを逆極性状態（ＯＳ）と呼ぶ。
【００１７】
図８Ｃの左側に示すように、まずキャパシタＣｘ，Ｃｙに正極性のパルス電圧Ｖｐを印加し、両キャパシタを”０”の分極状態に揃える。続いてキャパシタＣｘには正極性のパルス電圧、キャパシタＣｙには負極性のパルス電圧を印加し、キャパシタＣｘに”１”を、キャパシタＣｙに”０”を書き込む。第１データ（ＳＳ）が記憶される。
【００１８】
次のステップＳＴ１１０では、第１データ（ＳＳ）を書き込んだ両キャパシタを加熱状態、例えば１５０℃で長時間、例えば１０時間放置する。記憶した情報の劣化が加熱状態で加速される。インプリントにともなうヒステリシスシフトが発生する可能性もある。その後、ステップＳＴ１２０で第１データ（ＳＳ）を読み出す。
【００１９】
図８Ｃの中央左側に示すように、両キャパシタに正極性のパルス電圧を印加する。パルス電圧の立ち上がり時にキャパシタＣｘからは”０”に対応する正電荷Ｕ、キャパシタＣｙからは”１”に対応する正電荷Ｐがそれぞれのビット線に放出され、その差により記憶した第１データ（ＳＳ）を読み出す。読み出しにより記憶した情報は失われるので、読み出した情報に基づき、再びキャパシタＣｘには”０”、キャパシタＣｙには”１”を書き込む。分極が減磁していると、第１データが読み出せないこともある。第１データ（ＳＳ）の読み出しにより、リテンション特性が検査できる。
【００２０】
ステップＳＴ１３０で逆極性の第２データ（ＯＳ）を書き込む。図８Ｃ中央右側に示すように、両キャパシタに正極性のパルス電圧Ｖｐを印加して両キャパシタを”０”の分極状態に揃え、その後キャパシタＣｘには負極性のパルス電圧Ｖｎを印加して”１”を書き込み、キャパシタＣｙには正極性のパルス電圧Ｖｐを印加して”０”を書き込む。インプリントが生じている場合、記憶される分極は減少している。
【００２１】
ステップＳＴ１４０で、書き込んだ第２データを一旦、例えば５秒、放置する。リラクゼーションや温度の安定化を行なわせ、インプリントの評価が甘くなることを防止する作用がある。
【００２２】
次のステップＳＴ１５０で、第２データ（ＯＳ）の読出を行なう。図８Ｃ右側に示すように、両キャパシタに正極性のパルス電圧Ｖｐを印加する。パルス電圧の立ち上がり時にキャパシタＣｘからは”１”に対応する正電荷Ｐ、キャパシタＣｙからは”０”に対応する正電荷Ｕがそれぞれのビット線に放出され、その差により記憶した第２データ（ＯＳ）を読み出す。読み出しにより記憶した情報は失われるので、読み出した情報に基づき、再びキャパシタＣｘには”１”、キャパシタＣｙには”０”を書き込む。
【００２３】
第１データのインプリントにより、分極量が減少していると第２データが読み出せないこともある。第２データ（ＯＳ）の読み出しにより、インプリント特性が検査できる。ライフ評価を行なう時は、ステップＳＴ１５０からステップＳＴ１００に戻り、同様の検査ステップを繰り返す。
【００２４】
実際のＦｅＲＡＭの検査においては、全メモリセルに対して欠陥の有無を判定するデバイス検査と、選択したメモリセルに対して読み出した電荷量を測定するモニタ検査とが行なわれる。
【００２５】
図９Ａは、デバイス検査とモニタ検査の条件をまとめて示す表である。デバイス検査とモニタ検査の電圧、温度、時間を各ステップごとに示す。デバイス検査の電圧は、全て動作電圧領域中の最小電圧で行なう。条件を厳しくして厳密に判定するためである。温度は、熱放置ステップＳＴ１１０は１５０℃、他のステップは高温である。放置時間は、熱放置ステップＳＴ１１０は１０時間、ステップＳＴ１４０は５秒である。モニタ検査の電圧は、動作電圧領域の中心電圧である。温度は熱放置ステップＳＴ１１０では１５０℃、他のステップでは室温である。放置時間は、熱放置ステップＳＴ１１０は１０時間、ステップＳＴ１４０は３０秒である。デバイス検査、モニタ検査のそれぞれにおいて、データ書き込み、読み出しの工程の電圧、温度は一定である。
【００２６】
ＦｅＲＡＭの構成、製造方法は、例えば引用により本願に取り込む、ＵＳＰ５，９５３，６１９に開示されている。ＦｅＲＡＭの検査方法は、例えば引用により本願に取り込む、ＵＳＰ６，００８，６５９に開示されている。
【００２７】
ＦｅＲＡＭで特に問題となるのは、インプリントの検査である。特開２００１−６７８９６号公報は、高温保存の前後で逆極性のデータの動作加減電圧を測定し、その差からインプリントの起き具合を検査することを提案する。特開２００２−８３９７号公報は、第１データを最大動作電圧で書き込んで（実施例では所定のインプリントが起こる回数だけ書き込んで）インプリントを生じさせた後、逆極性の第２データの書き込み、放置、読み出しを行なってインプリントを反映した検査を行なうことを提案する。
【発明の開示】
【００２８】
本発明の目的は、インプリント特性を短時間で評価できる半導体記憶装置の検査方法を提供することである。
本発明の１観点によれば、強誘電体キャパシタを用いた不揮発性メモリを有する半導体記憶装置の強誘電体キャパシタに対して、
（ａ）第１の分極状態を第１の書き込み電圧で書き込む工程と、
（ｂ）前記第１の分極状態を熱放置する工程と、
（ｃ）前記第１の分極状態を第１の読み出し電圧で読み出す工程と、
（ｄ）前記工程（ｃ）の後、前記第１の分極状態と逆の第２の分極状態を第２の書き込み電圧で書き込む工程と、
（ｅ）前記第２の分極状態を放置する工程と、
（ｆ）前記第２の分極状態を第２の読み出し電圧で読み出す工程と、
を含み、書き込み、読み出しの電圧、温度の少なくとも一方が工程により異なり、前記工程（ａ）、（ｂ）、（ｃ）でリテンション性能を検査し、引き続く前記工程（ｄ）、（ｅ）、（ｆ）でインプリント性能を検査する半導体記憶装置の検査方法が提供される。
【００２９】
本発明の他の観点によれば、強誘電体キャパシタを用いた不揮発性メモリを有する半導体記憶装置の強誘電体キャパシタに対して、第１の分極状態で放置した後、
（ａ）前記第１の分極状態と逆の第２の分極状態を書き込む工程と、
（ｂ）前記第２の分極状態を放置する工程と、
（ｃ）前記第２の分極状態を読み出す工程と、
を含み、前記工程（ａ）の温度または電圧が前記工程（ｃ）の温度または電圧と異なる半導体記憶装置の検査方法が提供される。
【００３０】
インプリントを大きく見せるか、加速することにより短時間でインプリント特性を評価できる。
【発明を実施するための最良の形態】
【００３１】
まず、従来の検査方法で本発明者らがＦｅＲＡＭデバイスのライフ評価を行なった結果を示す。
図９Ｂは、図８Ｂに示す検査フロ−を繰り返し行なって不良ビットのライフ評価を行なった結果を示すグラフである。横軸は積算時間を示し、縦軸はリテンション特性（ＳＳ）とインプリント特性（ＯＳ）の不良ビット数を示す。ＳＳ不良ビットは、５０４時間のライフ評価で１ビットも出ていなく、良好である。ＯＳ不良ビットは、短時間で１ビットあり、１００時間を越える頃から増加し始め、５０４時間で５ビットになった。不良ビット数は極めて少ないのでインプリントの発生を検出するのに５００時間以上もかかっている。インプリントが生じることが判明した場合、主に強誘電体層の製造プロセスを改善することになる。検出に５００時間以上もかかると、フィードバックがなかなかかからず、開発時間が長くなり、開発コストも上がってしまう。
【００３２】
図１は、強誘電体キャパシタを有する半導体記憶装置の検査方法のフローを示すフローチャートである。基本的には図８Ｂに示した検査方法と同様のＳＳ書き込みステップＳＴ１００、熱放置ステップＳＴ１１０、ＳＳ読み出しステップＳＴ１２０，ＯＳ書き込みステップＳＴ１３０、ＯＳ放置ステップＳＴ１４０，ＯＳ読み出しステップＳＴ１５０を含むが、データ書き込みとデータ読み出しの電圧、温度を変更してインプリントを大きく見せたり、加速することを試みた。
【００３３】
図２は、ＯＳの書き込み、読み出しの温度を代えた実験を説明する表とグラフである。図２Ａは実験条件をまとめて示す表である。最上段に示すように、ＳＳ書き込みステップＳＴ１００、ＯＳ書き込みステップＳＴ１３０、ＯＳ放置ステップＳＴ１４０、ＯＳ読み出しステップＳＴ１５０について説明する。ＳＳ書き込みステップＳＴ１００は、従来の最低電圧、高温に代え、３．６Ｖ，室温（約２５℃）で行なった。高電圧で書き込む方が強誘電体により強く癖をつけるであろうと期待したものである。熱放置ステップＳＴ１１０，ＳＳ読み出しステップＳＴ１２０は従来同様に行なった。
【００３４】
ＯＳ書き込みステップＳＴ１３０は、２．７Ｖで、温度を−４５℃、−５℃、２５℃で行い、放置ステップＳＴ１４０は、１５分と長めにし、８５℃の高温で行い、ＯＳ読み出しステップＳＴ１５０は、２．７Ｖで温度を−４５℃と８５℃で行なった。書き込み温度、読み出し温度の組合せは、（−４５℃、−４５℃）、（−４５℃、８５℃）、（−５℃、８５℃）、（２５℃、８５℃）の４種類である。−４５℃は最低動作温度、８５℃は最高動作温度である。
【００３５】
図２Ｃは、強誘電体を低温にした時に期待されるヒステリシスの変化を示す。低温にするとヒステリシスは破線から実線で示すように変化し、横方向（電圧方向）に拡がる。高電圧Ｖｃが高くなり、書き込みにくくなるであろう。
【００３６】
図２Ｄは、強誘電体を高温にした時に期待されるヒステリシスの変化を示す。高温にするとヒステリシスは破線から実線で示すように変化し、縦方向（分極方向）が縮小する。分極が減少（減磁）することにより、読み出しにくくなるであろう。
【００３７】
図２Ｂは実験結果を示す。−４５℃で書き込み、読み出しを行った場合、欠陥ビット数は０であった。最低動作温度でも書き込み、読み出しが正常に行えると考えることができよう。ところが、読みだし温度を８５℃に変更すると、欠陥ビット数は１４７１に増加した。インプリントが大きく見えたことになるのであろう。書き込み温度を−５℃に昇温すると欠陥ビット数は０となった。書き込み温度を２５℃（室温）に昇温しても、欠陥ビット数は０であった。
【００３８】
詳しい理由は不明であるが、ＯＳを低温で書き込み、高温で読み出すと、インプリントが強調されて検出できると考えられる。デバイス検査の欠陥判定結果を説明したが、モニタ検査を行い、電荷量を検出すれば、書き込み温度、読みだし温度の温度差の影響がより明瞭となろう。この結果のみからは、９０℃の温度差ではインプリントは大きく見えず、１３０℃の温度差ではインプリントが著しく大きく見えることになる。１００℃以上の温度差が好ましいであろう。
【００３９】
図１のステップＳＴ１３０，ＳＴ１５０をそれぞれ低温、高温で行なうのはこのようなインプリント強調効果を期待するものである。
図３は、ＯＳ書き込み後の放置を高温にし、放置時間を変化させた場合の実験を説明する表とグラフである。図３Ａは実験条件をまとめて示す表である。ＳＳ書き込みステップＳＴ１００は、電圧３．７Ｖ、室温（約２５℃）で行なった。ＯＳ書き込みステップＳＴ１３０は２．６Ｖ、室温で行い、その後の放置ステップＳＴ１４０の放置時間を０、１，１０，２０，６０（分）、９０℃で行なった。ＯＳ読みだしステップＳＴ１５０は、２．６Ｖ、室温で行なった。
【００４０】
図３Ｂは、ＯＳ放置時間依存性を示すグラフである。横軸はＳＳ熱放置時間の積算値を示し、縦軸はＯＳ読みだし時のキャパシタＣｘからの電荷量ＰとキャパシタＣｙからの電荷量Ｕの差を示す。ＯＳ放置時間０，１，１０，２０，６０（分）の各サンプルについて、測定結果をプロットしてある。どの条件でも、熱放置時間の増加と共に、ＯＳ電荷量は減少している。ＯＳ電荷量の減少は、インプリントが進んでいることを示すと考えられる。
【００４１】
図３Ｃは、熱放置時間が２４時間の時のＯＳ電荷量に対し、熱放置時間が１０００時間の時のＯＳ電荷量がどの程度減少したかの比率（ＯＳレート）を％で示したグラフである。ＯＳ放置時間ごとにＯＳレートを示す。各サンプルでインプリントが発生すると考えられるステップＳＴ１００，ＳＴ１１０は同一であるので、ＯＳレートの絶対値が大きいほど、インプリントの影響が強く表れていると考えられる。ＯＳ放置時間が長くなると、ＯＳレートの絶対値が大きくなる傾向が示されているが、ＯＳ放置時間が１０分を越えると増加の傾向は飽和しているようである。
【００４２】
インプリントを大きく見せるには、ＯＳ放置時間は１０分以上にするとよいことが判る。なお、ＯＳ放置温度を最高温度８５℃としているが、それより低い温度で放置した時は、放置時間をさらに長くすることが好ましいであろう。図１のステップＳＴ１４０の高温、１０分以上はこのことを示す。
【００４３】
図４は、ＯＳ書き込み電圧を変化させた時の実験を説明する表とグラフである。図４Ａは、実験条件をまとめて示す表である。ＳＳ書き込みステップＳＴ１００、ＯＳ読みだしステップＳＴ１５０は、図３Ａと同様である。ＯＳ書き込みステップＳＴ１３０の書き込み電圧を２．２Ｖ、２．６Ｖ、３．０Ｖに変化させた。温度は室温である。さらに、ＯＳ放置ステップＳＴ１４０を２０分と十分長くし、温度もさらに高く９０℃とした。
【００４４】
図４Ｂは、ＯＳ書き込み電圧依存性を示すグラフである。横軸はＳＳ熱放置時間の積算値を示し、縦軸はＯＳ読みだし時のキャパシタＣｘからの電荷量ＰとキャパシタＣｙからの電荷量Ｕの差を示す。ＯＳ書き込み電圧３．０Ｖ、２．６Ｖ、２．２Ｖの各サンプルについて、測定結果をプロットしてある。どの条件でも、熱放置時間の増加と共に、ＯＳ電荷量は減少している。ＯＳ電荷量の減少は、インプリントが進んでいることを示すと考えられる。
【００４５】
図４Ｃは、熱放置時間が２４時間の時のＯＳ電荷量に対し、熱放置時間が１０００時間の時のＯＳ電荷量がどの程度減少したかの比率（ＯＳレート）を％で示したグラフである。ＯＳ書き込み電圧ごとにＯＳレートを示す。各サンプルでインプリントが発生すると考えられるステップＳＴ１００，ＳＴ１１０は同一であるので、ＯＳレートの絶対値が大きいほど、インプリントの影響が強く表れていると考えられる。ＯＳ書き込み電圧が低くなると、ＯＳレートの絶対値が大きくなる傾向が示されている。例えばＯＳ書き込みは最低動作電圧で行うのが好ましいであろう。図１のステップＳＴ１３０の低電圧はこのことを示す。
【００４６】
図５は、ＳＳ書き込み電圧を変化させた時の実験を説明する表とグラフである。図５Ａは、実験条件をまとめて示す表である。ＳＳ書き込みステップＳＴ１００の書き込み電圧を４．４Ｖ、３．７Ｖ、３．０Ｖと変化させた。温度は室温である。ＯＳ書き込みステップＳＴ１３０は、電圧２．６Ｖ、室温で行なった。即ち、ＳＳ書き込み電圧はＳＳ読み出し電圧より高く設定した。ＯＳ放置ステップＳＴ１４０、ＯＳ読みだしステップＳＴ１５０は、図４Ａと同様である。
【００４７】
図５Ｂは、ＳＳ書き込み電圧依存性を示すグラフである。横軸はＳＳ熱放置時間の積算値を示し、縦軸はＯＳ読みだし時のキャパシタＣｘからの電荷量ＰとキャパシタＣｙからの電荷量Ｕの差を示す。ＳＳ書き込み電圧４．４Ｖ、３．７Ｖ、３．０Ｖの各サンプルについて、測定結果をプロットしてある。どの条件でも、熱放置時間の増加と共に、ＯＳ電荷量は減少している。ＯＳ電荷量の減少は、インプリントが進んでいることを示すと考えられる。
【００４８】
図５Ｃは、熱放置時間が２４時間の時のＯＳ電荷量に対し、熱放置時間が１０００時間の時のＯＳ電荷量がどの程度減少したかの比率（ＯＳレート）を％で示したグラフである。ＳＳ書き込み電圧ごとにＯＳレートを示す。ＯＳ書き込み、放置、読み出しは同条件なので、ＯＳレートの絶対値が大きいほど、インプリントが強く発生していると考えられる。ＳＳ書き込み電圧が高くなると、ＯＳレートの絶対値が大きくなる傾向が示されている。例えばＳＳ書き込みは最高動作電圧で行うのが好ましいであろう。図１のステップＳＴ１００の高電圧はこのことを示す。
【００４９】
以上、実施例に沿って本発明を説明したが、本発明はこれらに限定されるものではない。例えば、種々の変更、改良、組合せが可能なことは当業者に自明であろう。
【図面の簡単な説明】
【００５０】
【図１】 図１は、 強誘電体キャパシタを有する半導体記憶装置の検査方法のフローを示すフローチャートである。
【図２】 図２Ａ−２Ｄは、ＯＳの書き込み、読み出しの温度を代えた実験を説明する表とグラフである。
【００５１】
【図３】 図３Ａ−３Ｃは、ＯＳ書き込み後の放置を高温にし、放置時間を変化させた場合の実験を説明する表とグラフである。
【図４】 図４Ａ−４Ｃは、ＯＳ書き込み電圧を変化させた時の実験を説明する表とグラフである。
【００５２】
【図５】 図５Ａ−５Ｃは、ＳＳ書き込み電圧を変化させた時の実験を説明する表とグラフである。
【図６】 図６Ａ−６Ｆは、強誘電体キャパシタを説明する断面図およびグラフである。
【００５３】
【図７】 図７Ａ−７Ｃは、強誘電体キャパシタのインプリントを説明するグラフである。
【図８】 図８Ａ−８Ｃは、強誘電体キャパシタの検査を説明する等価回路図、フローチャート、ダイアグラムである。
【００５４】
【図９】 図９Ａ，９Ｂは、強誘電体キャパシタの検査方法を示す表、およびデバイス検査のライフ測定結果を示すグラフである。
【００５５】
【符号の説明】
ＳＳ 同一分極状態
ＯＳ 逆極性分極状態
ＳＴ１００ ＳＳ書き込みステップ
ＳＴ１１０ ＳＳ熱放置ステップ
ＳＴ１２０ ＳＳ読み出しステップ
ＳＴ１３０ ＯＳ書き込みステップ
ＳＴ１４０ ＯＳ放置ステップ
ＳＴ１５０ ＯＳ読み出しステップ
Ｐ 分極
Ｖ 電圧
Ｖｐ 正極性パルス電圧
Ｖｎ 負極性パルス電圧
１０１ 下部電極
１０２ 上部電極
１０５ 強誘電体層
ＢＬ ビット線
ＷＬ ワード線
ＰＬ プレート線
Ｖｃ 抗電圧
Ｔｘ，Ｔｙ スイッチングトランジスタ
Ｃｘ，Ｃｙ 強誘電体キャパシタ
ＳＡ センスアンプ
Claims (10)
- 強誘電体キャパシタを用いた不揮発性メモリを有する半導体記憶装置の強誘電体キャパシタに対して、
（ａ）第１の分極状態を第１の書き込み電圧で書き込む工程と、
（ｂ）前記第１の分極状態を熱放置する工程と、
（ｃ）前記第１の分極状態を第１の読み出し電圧で読み出す工程と、
（ｄ）前記工程（ｃ）の後、前記第１の分極状態と逆の第２の分極状態を第２の書き込み電圧で書き込む工程と、
（ｅ）前記第２の分極状態を放置する工程と、
（ｆ）前記第２の分極状態を第２の読み出し電圧で読み出す工程と、
を含み、書き込み、読み出しの電圧、温度の少なくとも一方が工程により異なり、前記工程（ａ）、（ｂ）、（ｃ）でリテンション性能を検査し、引き続く前記工程（ｄ）、（ｅ）、（ｆ）でインプリント性能を検査する半導体記憶装置の検査方法。 - 前記工程（ｄ）の温度が前記工程（ｆ）の温度より低い請求項１記載の半導体記憶装置の検査方法。
- 前記工程（ｄ）の温度が前記工程（ｆ）の温度より１００℃以上低い請求項２記載の半導体記憶装置の検査方法。
- 前記第２の書き込み電圧が、前記第１の書き込み電圧より低い請求項１〜３のいずれか１項記載の半導体記憶装置の検査方法。
- 前記第１の書き込み電圧が、前記第１の読み出し電圧より高い請求項１〜３のいずれか１項記載の半導体記憶装置の検査方法。
- 前記工程（ｅ）が、前記第２の分極状態を１０分以上放置する請求項１〜３のいずれか１項記載の半導体記憶装置の製造方法。
- 強誘電体キャパシタを用いた不揮発性メモリを有する半導体記憶装置の強誘電体キャパシタに対して、第１の分極状態で放置した後、
（ａ）前記第１の分極状態と逆の第２の分極状態を書き込む工程と、
（ｂ）前記第２の分極状態を放置する工程と、
（ｃ）前記第２の分極状態を読み出す工程と、
を含み、前記工程（ａ）の温度または電圧が前記工程（ｃ）の温度または電圧と異なる半導体記憶装置の検査方法。 - 前記工程（ａ）の温度または電圧が工程（ｃ）の温度または電圧より低い請求項７記載の半導体記憶装置の検査方法。
- 前記工程（ａ）の温度が前記工程（ｃ）の温度より１００℃以上低い請求項８記載の半導体記憶装置の検査方法。
- 前記工程（ｂ）が、１０分以上の放置である請求項７〜９のいずれか１項記載の半導体記憶装置の検査方法。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/JP2004/007962 WO2005122180A1 (ja) | 2004-06-08 | 2004-06-08 | 半導体記憶装置の検査方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPWO2005122180A1 JPWO2005122180A1 (ja) | 2008-04-10 |
| JP4387407B2 true JP4387407B2 (ja) | 2009-12-16 |
Family
ID=35503339
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006514366A Expired - Fee Related JP4387407B2 (ja) | 2004-06-08 | 2004-06-08 | 半導体記憶装置の検査方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US7982466B2 (ja) |
| JP (1) | JP4387407B2 (ja) |
| CN (1) | CN100592426C (ja) |
| WO (1) | WO2005122180A1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20150124514A1 (en) * | 2013-11-05 | 2015-05-07 | Purdue Research Foundation | Lifetime of Ferroelectric Devices |
| US9934840B2 (en) * | 2014-03-11 | 2018-04-03 | Texas Instruments Incorporated | Method and circuit enabling ferroelectric memory to be fixed to a stable state |
| US9786349B1 (en) * | 2016-07-01 | 2017-10-10 | Micron Technology, Inc. | Cell performance recovery using cycling techniques |
Family Cites Families (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5086412A (en) * | 1990-11-21 | 1992-02-04 | National Semiconductor Corporation | Sense amplifier and method for ferroelectric memory |
| US5337279A (en) * | 1992-03-31 | 1994-08-09 | National Semiconductor Corporation | Screening processes for ferroelectric memory devices |
| US5432731A (en) * | 1993-03-08 | 1995-07-11 | Motorola, Inc. | Ferroelectric memory cell and method of sensing and writing the polarization state thereof |
| US5677865A (en) * | 1995-09-11 | 1997-10-14 | Micron Technology, Inc. | Ferroelectric memory using reference charge circuit |
| US6008659A (en) * | 1996-03-15 | 1999-12-28 | Ramtron International Corporation | Method of measuring retention performance and imprint degradation of ferroelectric films |
| JPH09288891A (ja) * | 1996-04-19 | 1997-11-04 | Matsushita Electron Corp | 半導体メモリ装置 |
| JP3305627B2 (ja) * | 1997-08-06 | 2002-07-24 | 富士通株式会社 | 半導体装置とその製造方法 |
| JPH11102600A (ja) * | 1997-09-29 | 1999-04-13 | Fujitsu Ltd | 強誘電体メモリの試験方法 |
| US6281534B1 (en) * | 1998-10-13 | 2001-08-28 | Symetrix Corporation | Low imprint ferroelectric material for long retention memory and method of making the same |
| JP2001067896A (ja) | 1999-08-27 | 2001-03-16 | Matsushita Electronics Industry Corp | 半導体記憶装置の検査方法および半導体記憶装置 |
| JP3884193B2 (ja) * | 1999-09-14 | 2007-02-21 | 株式会社東芝 | 半導体記憶装置及びその試験方法 |
| JP2002008397A (ja) | 2000-06-22 | 2002-01-11 | Matsushita Electric Ind Co Ltd | 半導体記憶装置の検査方法 |
| TW514918B (en) * | 2000-11-17 | 2002-12-21 | Macronix Int Co Ltd | Method and structure for sensing the polarity of ferro-electric capacitor in the ferro-electric memory |
| US6735546B2 (en) * | 2001-08-31 | 2004-05-11 | Matrix Semiconductor, Inc. | Memory device and method for temperature-based control over write and/or read operations |
| US6878980B2 (en) * | 2001-11-23 | 2005-04-12 | Hans Gude Gudesen | Ferroelectric or electret memory circuit |
| US6928376B2 (en) * | 2002-10-03 | 2005-08-09 | Texas Instruments Incorporated | Apparatus and methods for ferroelectric ram fatigue testing |
| US6898104B2 (en) * | 2002-11-12 | 2005-05-24 | Kabushiki Kaisha Toshiba | Semiconductor device having semiconductor memory with sense amplifier |
| KR20040070564A (ko) * | 2003-02-04 | 2004-08-11 | 삼성전자주식회사 | 강유전체 커패시터 및 그 제조방법 |
| US7085150B2 (en) * | 2004-12-20 | 2006-08-01 | Texas Instruments Incorporated | Methods for enhancing performance of ferroelectic memory with polarization treatment |
| JP4143094B2 (ja) * | 2006-03-07 | 2008-09-03 | 株式会社東芝 | 強誘電体記憶装置 |
| JP2008071440A (ja) * | 2006-09-14 | 2008-03-27 | Matsushita Electric Ind Co Ltd | 強誘電体メモリ装置及びその制御方法 |
-
2004
- 2004-06-08 JP JP2006514366A patent/JP4387407B2/ja not_active Expired - Fee Related
- 2004-06-08 WO PCT/JP2004/007962 patent/WO2005122180A1/ja active Application Filing
- 2004-06-08 CN CN200480043138A patent/CN100592426C/zh not_active Expired - Fee Related
-
2006
- 2006-11-06 US US11/593,018 patent/US7982466B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US7982466B2 (en) | 2011-07-19 |
| CN100592426C (zh) | 2010-02-24 |
| US20070058416A1 (en) | 2007-03-15 |
| CN1957424A (zh) | 2007-05-02 |
| JPWO2005122180A1 (ja) | 2008-04-10 |
| WO2005122180A1 (ja) | 2005-12-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080729 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
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| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090930 |
|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121009 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121009 Year of fee payment: 3 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121009 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131009 Year of fee payment: 4 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
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|
| LAPS | Cancellation because of no payment of annual fees |