JPH08236696A - 垂直方向集積化回路の各チップ層間の誘導による信号伝送用装置 - Google Patents
垂直方向集積化回路の各チップ層間の誘導による信号伝送用装置Info
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- JPH08236696A JPH08236696A JP7297072A JP29707295A JPH08236696A JP H08236696 A JPH08236696 A JP H08236696A JP 7297072 A JP7297072 A JP 7297072A JP 29707295 A JP29707295 A JP 29707295A JP H08236696 A JPH08236696 A JP H08236696A
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- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
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Abstract
(57)【要約】 （修正有）
【課題】 垂直方向に集積化した回路の各チップ層間の
信号の接続を誘導により行う。 【解決手段】 集積回路チップを垂直方向に積層した立
体構造の集積回路において，一方のチップ層Ｌn内の垂
直方向に集積化した回路の一方の部分と別のチップ層Ｌ
n+x内の前記垂直方向に集積化した回路の別の部分との
間で、結合インダクタンスＭを用いて誘導による信号伝
送を行う。 【効果】 各チップ層の相互調整及び夫々のチップ層の
表面の平坦度に極端に高い必要条件を課さずに、一方の
チップ層の内部から隣接チップ層の内部に直接、確実に
垂直方向に信号を接続することができて、任意に配置す
ることができる多数の信号接続部を構成できる。
信号の接続を誘導により行う。 【解決手段】 集積回路チップを垂直方向に積層した立
体構造の集積回路において，一方のチップ層Ｌn内の垂
直方向に集積化した回路の一方の部分と別のチップ層Ｌ
n+x内の前記垂直方向に集積化した回路の別の部分との
間で、結合インダクタンスＭを用いて誘導による信号伝
送を行う。 【効果】 各チップ層の相互調整及び夫々のチップ層の
表面の平坦度に極端に高い必要条件を課さずに、一方の
チップ層の内部から隣接チップ層の内部に直接、確実に
垂直方向に信号を接続することができて、任意に配置す
ることができる多数の信号接続部を構成できる。
Description
【０００１】
【発明の属する技術分野】本発明は、垂直方向に集積さ
れた回路の各チップ層間の誘導による信号伝送用装置に
関する。
れた回路の各チップ層間の誘導による信号伝送用装置に
関する。
【０００２】
【従来の技術】集積回路は、昨今では、プレーナ技術で
製造されるのが主流である。しかし、個別半導体チップ
上に達成できる回路パターンの複雑度は、その寸法及び
製造の際に用いられるプロセス技術によって制約されて
いる。
製造されるのが主流である。しかし、個別半導体チップ
上に達成できる回路パターンの複雑度は、その寸法及び
製造の際に用いられるプロセス技術によって制約されて
いる。
【０００３】集積化効率を高めるために、昨今では、半
導体チップの複数の層を垂直方向に集積化する、即ち、
上下に重畳して電気接続することが行われ始めている。
垂直方向に集積化された回路（以下、短縮略語としてＶ
ＩＣと呼ぶ）の場合、夫々３次元の回路構造は、相互に
独立して処理加工して製造された各個別チップ層（一般
に、接着張り合わせ用の層で結合されている）の積層体
から構成されている。垂直方向の接続部の電気的特性を
良好にして、接続密度を高くするために、組立ての前
に、各個別チップ層を相応の厚みになるように「薄膜
化」、即ち、エッチング又はスライス研磨してもよい。
ＳＯＩ技術（Silicon on Insulator)の場合、埋め込み
酸化物が、薄膜板の「薄膜」用のエッチングストップと
して提供される。慣用技術のシリコン技術の場合、基板
は、チップ層内に含まれるMOSFETのフィールド酸化膜に
至るまで薄膜化することができ、又は、チップ層の下側
に数μm厚の基板層を設けてもよい。
導体チップの複数の層を垂直方向に集積化する、即ち、
上下に重畳して電気接続することが行われ始めている。
垂直方向に集積化された回路（以下、短縮略語としてＶ
ＩＣと呼ぶ）の場合、夫々３次元の回路構造は、相互に
独立して処理加工して製造された各個別チップ層（一般
に、接着張り合わせ用の層で結合されている）の積層体
から構成されている。垂直方向の接続部の電気的特性を
良好にして、接続密度を高くするために、組立ての前
に、各個別チップ層を相応の厚みになるように「薄膜
化」、即ち、エッチング又はスライス研磨してもよい。
ＳＯＩ技術（Silicon on Insulator)の場合、埋め込み
酸化物が、薄膜板の「薄膜」用のエッチングストップと
して提供される。慣用技術のシリコン技術の場合、基板
は、チップ層内に含まれるMOSFETのフィールド酸化膜に
至るまで薄膜化することができ、又は、チップ層の下側
に数μm厚の基板層を設けてもよい。
【０００４】刊行物 Williams R., Marsh O., "Future
WSI technology: stacked monolithic WSI", IEEE Tran
sactions on CHMT, Vol. 16, No.7, pp.610-614 から、
例えば、垂直方向に集積化された回路の各チップ層間の
電気的信号伝送用の装置構成が公知である。その際、例
えば、高い接続密度で、垂直方向の信号接続部の電気特
性を良好にするためには、比較的薄いチップ層の厚みを
約10μmにし、微細な金属接続部の直径を約1μmにする
必要がある。しかし、この場合に、各チップ層相互の調
整及びチップ表面の平坦度に極端に高い要求が課せられ
るという著しい欠点がある。
WSI technology: stacked monolithic WSI", IEEE Tran
sactions on CHMT, Vol. 16, No.7, pp.610-614 から、
例えば、垂直方向に集積化された回路の各チップ層間の
電気的信号伝送用の装置構成が公知である。その際、例
えば、高い接続密度で、垂直方向の信号接続部の電気特
性を良好にするためには、比較的薄いチップ層の厚みを
約10μmにし、微細な金属接続部の直径を約1μmにする
必要がある。しかし、この場合に、各チップ層相互の調
整及びチップ表面の平坦度に極端に高い要求が課せられ
るという著しい欠点がある。
【０００５】そのため、比較的初期の時代には、例え
ば、刊行物 Val C., Leroy M., "The3D interconnectio
n -applications for mass memories and microprocess
ors",Proc. 24th Symp. on ISHM, 1991, pp.62-68 に提
案されているように、側面部を介してチップ層からチッ
プ層への接続を行う装置構成が公知であるが、垂直方向
の接続部を任意に配置できなかったり、上述のVICの場
合よりもサイズが大きくなってしまうという欠点があ
る。
ば、刊行物 Val C., Leroy M., "The3D interconnectio
n -applications for mass memories and microprocess
ors",Proc. 24th Symp. on ISHM, 1991, pp.62-68 に提
案されているように、側面部を介してチップ層からチッ
プ層への接続を行う装置構成が公知であるが、垂直方向
の接続部を任意に配置できなかったり、上述のVICの場
合よりもサイズが大きくなってしまうという欠点があ
る。
【０００６】
【発明が解決しようとする課題】本発明の課題は、各チ
ップ層の相互調整(位置合わせ:整合)及び夫々のチップ
層の表面の平坦度に極端に高い必要条件を課さないにも
拘らず、一方のチップ層の内部から隣接チップ層の内部
に直接、確実に垂直方向に信号接続路を形成することが
できて、任意に配置することができる多数の信号接続路
を構成することができる、垂直方向に集積化された回路
の各チップ層間の信号伝送用装置を提供することにあ
る。
ップ層の相互調整(位置合わせ:整合)及び夫々のチップ
層の表面の平坦度に極端に高い必要条件を課さないにも
拘らず、一方のチップ層の内部から隣接チップ層の内部
に直接、確実に垂直方向に信号接続路を形成することが
できて、任意に配置することができる多数の信号接続路
を構成することができる、垂直方向に集積化された回路
の各チップ層間の信号伝送用装置を提供することにあ
る。
【０００７】
【課題を解決するための手段】この課題は、本発明によ
ると、垂直方向に集積された回路の各チップ層間の誘導
による信号伝送用装置において、一方のチップ層Ｌn内
の回路の一方の部分と別のチップ層Ｌn+x内の前記回路
の別の部分との間の誘導による所定の信号伝送のために
結合インダクタンスＭが設けられているように構成した
ことにより解決される。
ると、垂直方向に集積された回路の各チップ層間の誘導
による信号伝送用装置において、一方のチップ層Ｌn内
の回路の一方の部分と別のチップ層Ｌn+x内の前記回路
の別の部分との間の誘導による所定の信号伝送のために
結合インダクタンスＭが設けられているように構成した
ことにより解決される。
【０００８】
【発明の実施の形態】図１には、ＶＩＣの多数のチップ
層を代表して３つのチップ層が示されており、その際、
チップ層Ｌnには、送信装置Ｓが設けられており、チッ
プ層Ｌn+xには、受信装置Ｅが設けられている。この
際、３つのチップ層は、夫々給電電圧ＶＤＤおよびＶＳ
Ｓが印加されている。送信装置Ｓは、入力側１を有して
おり、この入力側には、電圧Ｕ１が印加されており、２
つの出力側２および２´を有しており、該各出力側間に
は、電圧Ｕ２が印加されている。両出力側２および２´
は、チップ層Ｌn内の送信コイルSPsの各入力側と接続さ
れており、送信コイルSPSを介してコイル電流ＩLが流れ
る。チップ層Ｌn+x内にある受信装置Ｅは、２つの入力
側３及び３´（該各入力側には、電圧Ｕ３が印加されて
いる）を有していて、受信コイルSPEの各入力側と接続
されている。更に、受信装置Ｅは、出力側４を有してお
り、該出力側には、電圧Ｕ４が印加されている。両コイ
ルSPS及びSPEは、結合インダクタンスＭを介して相互に
誘導的に結合されており、それにより、チップ層Ｌnか
らチップ層Ｌn+xへの信号伝送が行われる。
層を代表して３つのチップ層が示されており、その際、
チップ層Ｌnには、送信装置Ｓが設けられており、チッ
プ層Ｌn+xには、受信装置Ｅが設けられている。この
際、３つのチップ層は、夫々給電電圧ＶＤＤおよびＶＳ
Ｓが印加されている。送信装置Ｓは、入力側１を有して
おり、この入力側には、電圧Ｕ１が印加されており、２
つの出力側２および２´を有しており、該各出力側間に
は、電圧Ｕ２が印加されている。両出力側２および２´
は、チップ層Ｌn内の送信コイルSPsの各入力側と接続さ
れており、送信コイルSPSを介してコイル電流ＩLが流れ
る。チップ層Ｌn+x内にある受信装置Ｅは、２つの入力
側３及び３´（該各入力側には、電圧Ｕ３が印加されて
いる）を有していて、受信コイルSPEの各入力側と接続
されている。更に、受信装置Ｅは、出力側４を有してお
り、該出力側には、電圧Ｕ４が印加されている。両コイ
ルSPS及びSPEは、結合インダクタンスＭを介して相互に
誘導的に結合されており、それにより、チップ層Ｌnか
らチップ層Ｌn+xへの信号伝送が行われる。
【０００９】その際、送信装置がチップ層Ｌn又は別の
チップ層Ｌn+x内にあるのかどうか、受信装置Ｅがチッ
プ層Ｌn又はチップ層Ｌn+x内にあるのかどうかは、本発
明にとってはどうでもいいことである。
チップ層Ｌn+x内にあるのかどうか、受信装置Ｅがチッ
プ層Ｌn又はチップ層Ｌn+x内にあるのかどうかは、本発
明にとってはどうでもいいことである。
【００１０】図１には、隣接チップ層内の両コイルSPE
及びSPSが示されているが、必ずしも、隣接チップ層内
に、このように構成する必要はなく、従って、そのこと
は、チップ層の符号Ｌn+xによって示されている。しか
し、両コイルの結合度は、両コイルの間隔が増大するに
つれて低減するが、例えば、両コイル間に、場合によっ
ては、チップ層を設け、当該両コイル間に位置してる高
透磁率領域によって両コイルの結合度を大きくすること
もできる。
及びSPSが示されているが、必ずしも、隣接チップ層内
に、このように構成する必要はなく、従って、そのこと
は、チップ層の符号Ｌn+xによって示されている。しか
し、両コイルの結合度は、両コイルの間隔が増大するに
つれて低減するが、例えば、両コイル間に、場合によっ
ては、チップ層を設け、当該両コイル間に位置してる高
透磁率領域によって両コイルの結合度を大きくすること
もできる。
【００１１】更に、図１には、チップ層Ｌn内に、選択
により設けられる別の送信コイルSPS´が示されてお
り、チップ層Ｌn+x内に、別の受信コイルSPE´が破線で
示されており、別の送信コイルと送信装置Ｓとの接続、
並びに、別の受信コイルと受信装置Ｅとの接続は、同様
に破線で示されている。送信コイルSPS及びSPS´によっ
て、相互に相補的な信号が送信され、コイルSPE及びSPE
´によって受信され、相応の受信ユニット内で差分が評
価される。この際、コイルに障害ノイズが結合された場
合、この障害ノイズは、各受信コイルに極めて均等に作
用し、即ち、各同相成分間の差分を比較評価することに
よって、障害ノイズ量をほぼ完全に抑圧することができ
る。
により設けられる別の送信コイルSPS´が示されてお
り、チップ層Ｌn+x内に、別の受信コイルSPE´が破線で
示されており、別の送信コイルと送信装置Ｓとの接続、
並びに、別の受信コイルと受信装置Ｅとの接続は、同様
に破線で示されている。送信コイルSPS及びSPS´によっ
て、相互に相補的な信号が送信され、コイルSPE及びSPE
´によって受信され、相応の受信ユニット内で差分が評
価される。この際、コイルに障害ノイズが結合された場
合、この障害ノイズは、各受信コイルに極めて均等に作
用し、即ち、各同相成分間の差分を比較評価することに
よって、障害ノイズ量をほぼ完全に抑圧することができ
る。
【００１２】図２には、４つの時間ダイアグラムが示さ
れており、その際、第１の時間ダイアグラムには、方形
波電圧Ｕ1が示されており、第２の時間ダイアグラムに
は、コイル電流ＩLが示されており、第３の時間ダイア
グラムには、受信装置Ｅでの入力電圧Ｕ3が示されてお
り、第４の時間ダイアグラムには、方形波出力電圧Ｕ4
が示されており、その際、出力電圧Ｕ4は、一般に、所
定の時間シフトによって、方形波入力電圧Ｕ1の定数分
だけ異なっている。その際、コイル電流ＩLは、電圧Ｕ1
の上昇縁で強く降下し、それに続いて、その最小値から
ほぼ指数関数的にゼロになるまで上昇し、電圧Ｕ1の負
の側縁によってコイル電流ＩLが急俊に上昇し、同様
に、続いて、ほぼ指数関数的に値ゼロになるまで戻る。
その際、電圧Ｕ3は、微分商-dIL/dtに比例し、ほぼ電圧
Ｕ1の上昇側縁の時点で、短時間、正方向に上昇し、電
圧Ｕ1の負の側縁毎に、電圧Ｕ3での負のパルスが生じ
る。電圧Ｕ4は、電圧Ｕ3の正パルスの時点で電圧Ｕ4の
最大値に切り替えられ、電圧Ｕ3の負のパルスによって
電圧Ｕ4の最小値に切り替えられる。
れており、その際、第１の時間ダイアグラムには、方形
波電圧Ｕ1が示されており、第２の時間ダイアグラムに
は、コイル電流ＩLが示されており、第３の時間ダイア
グラムには、受信装置Ｅでの入力電圧Ｕ3が示されてお
り、第４の時間ダイアグラムには、方形波出力電圧Ｕ4
が示されており、その際、出力電圧Ｕ4は、一般に、所
定の時間シフトによって、方形波入力電圧Ｕ1の定数分
だけ異なっている。その際、コイル電流ＩLは、電圧Ｕ1
の上昇縁で強く降下し、それに続いて、その最小値から
ほぼ指数関数的にゼロになるまで上昇し、電圧Ｕ1の負
の側縁によってコイル電流ＩLが急俊に上昇し、同様
に、続いて、ほぼ指数関数的に値ゼロになるまで戻る。
その際、電圧Ｕ3は、微分商-dIL/dtに比例し、ほぼ電圧
Ｕ1の上昇側縁の時点で、短時間、正方向に上昇し、電
圧Ｕ1の負の側縁毎に、電圧Ｕ3での負のパルスが生じ
る。電圧Ｕ4は、電圧Ｕ3の正パルスの時点で電圧Ｕ4の
最大値に切り替えられ、電圧Ｕ3の負のパルスによって
電圧Ｕ4の最小値に切り替えられる。
【００１３】図３には、３つのインバータI1…I3及び送
信コイルSPSから構成されている送信装置Ｓの一実施例
が示されている。その際、入力側１は、インバータI1を
介してインバータI2の入力側と接続されている。情報伝
送のために、送信コイルは、相応の極性の、短い電流パ
ルス（急峻な上昇側縁となだらかな降下経過特性を有し
ている）の各信号側縁毎に導通する。この作用は、図３
に示された送信装置Ｓによって、直列接続されたインバ
ータI2及びI3による走行時間効果の結果達成される。
信コイルSPSから構成されている送信装置Ｓの一実施例
が示されている。その際、入力側１は、インバータI1を
介してインバータI2の入力側と接続されている。情報伝
送のために、送信コイルは、相応の極性の、短い電流パ
ルス（急峻な上昇側縁となだらかな降下経過特性を有し
ている）の各信号側縁毎に導通する。この作用は、図３
に示された送信装置Ｓによって、直列接続されたインバ
ータI2及びI3による走行時間効果の結果達成される。
【００１４】図１の結合インダクタンスＭは、信号伝送
されるべき各チップ層の金属化面内で上下方向に配設し
た各スパイラル状部によって形成される。その際、夫々
のコイルは、渦巻状部（金属膜）によって、一つ又は複
数の面内に形成することができる。寄生容量の最小化の
ために、複数面の構成の際、夫々の配線面内に各金属路
をずらして配設するようにされる。インダクタンスは、
寄生容量及びコイルの内部抵抗と共に、寄生ＬＣＲ振動
回路を形成する。送／受信コイルの内部抵抗は、ＬＣＲ
振動回路が非周期的な特性を有しているように選定しな
ければならない。
されるべき各チップ層の金属化面内で上下方向に配設し
た各スパイラル状部によって形成される。その際、夫々
のコイルは、渦巻状部（金属膜）によって、一つ又は複
数の面内に形成することができる。寄生容量の最小化の
ために、複数面の構成の際、夫々の配線面内に各金属路
をずらして配設するようにされる。インダクタンスは、
寄生容量及びコイルの内部抵抗と共に、寄生ＬＣＲ振動
回路を形成する。送／受信コイルの内部抵抗は、ＬＣＲ
振動回路が非周期的な特性を有しているように選定しな
ければならない。
【００１５】図４は、送信装置Ｓの一実施例を示し、そ
の際、３つのｐチャンネル電界効果トランジスタＴ１…
Ｔ３及び３つのｎチャンネルトランジスタＴ４…Ｔ６が
設けられており、その際、トランジスタＴ１及びＴ４
は、第１のインバータI1を構成し、トランジスタＴ２及
びＴ５は、第２のインバータI2を構成し、トランジスタ
Ｔ３及びＴ６は、インバータI3を構成している。各イン
バータ段は、夫々給電電圧ＶＤＤ及びＶＳＳが印加され
ている。図３に示されている送信コイルSPSは、図４に
おいて、橋絡接続されたπ形回路の形式の等価回路によ
って等価的に示されている。その際、等価回路図は、イ
ンダクタンスＬ及び該インダクタンスに対して直列接続
された抵抗Ｒを有しており、この抵抗Ｒは、寄生容量Ｃ
２によって橋絡されており、その際、直列回路の両端
は、寄生容量Ｃ１及びＣ３を介して接地電位ＶＳＳと接
続されている。トランジスタＴ１及びＴ４とトランジス
タＴ３及びＴ６とから構成されたインバータI1及びI3に
よって、送信コイルが制御される。入力側１に加えられ
る送信入力信号の側縁の急峻性及びインバータI1の回路
定数選定によって、コイル電流ＩＬの電流パルスの上昇
側縁の急峻性が制御される。電流パルスの下降側縁、従
って、その持続期間も、インバータI2及びI3を介して調
整される。コイルは、常に、極めて短時間しか、電流Ｉ
Ｌによって導通されないので、送信部は、静的（スタテ
ィック）であって何等電力を消費しない。
の際、３つのｐチャンネル電界効果トランジスタＴ１…
Ｔ３及び３つのｎチャンネルトランジスタＴ４…Ｔ６が
設けられており、その際、トランジスタＴ１及びＴ４
は、第１のインバータI1を構成し、トランジスタＴ２及
びＴ５は、第２のインバータI2を構成し、トランジスタ
Ｔ３及びＴ６は、インバータI3を構成している。各イン
バータ段は、夫々給電電圧ＶＤＤ及びＶＳＳが印加され
ている。図３に示されている送信コイルSPSは、図４に
おいて、橋絡接続されたπ形回路の形式の等価回路によ
って等価的に示されている。その際、等価回路図は、イ
ンダクタンスＬ及び該インダクタンスに対して直列接続
された抵抗Ｒを有しており、この抵抗Ｒは、寄生容量Ｃ
２によって橋絡されており、その際、直列回路の両端
は、寄生容量Ｃ１及びＣ３を介して接地電位ＶＳＳと接
続されている。トランジスタＴ１及びＴ４とトランジス
タＴ３及びＴ６とから構成されたインバータI1及びI3に
よって、送信コイルが制御される。入力側１に加えられ
る送信入力信号の側縁の急峻性及びインバータI1の回路
定数選定によって、コイル電流ＩＬの電流パルスの上昇
側縁の急峻性が制御される。電流パルスの下降側縁、従
って、その持続期間も、インバータI2及びI3を介して調
整される。コイルは、常に、極めて短時間しか、電流Ｉ
Ｌによって導通されないので、送信部は、静的（スタテ
ィック）であって何等電力を消費しない。
【００１６】この際、送信装置Ｓ内のトランジスタＴ１
…Ｔ６のチャンネル幅は、例えば、100μm,2.5μm,100
μm,40μm,1μm,40μmの順序の大きさであり、トランジ
スタＴ１…Ｔ６のチャンネルの長さは、夫々0.5μmの大
きさである。
…Ｔ６のチャンネル幅は、例えば、100μm,2.5μm,100
μm,40μm,1μm,40μmの順序の大きさであり、トランジ
スタＴ１…Ｔ６のチャンネルの長さは、夫々0.5μmの大
きさである。
【００１７】図５には、受信装置Ｅの第１の実施例Ｅ´
の原理回路図が示されている。その際、受信装置Ｅ´
は、中間タップを有する受信コイルSPMEを有しており、
その際、中間タップは、基準電位Vrefと接続されてい
る。基準電位と接続されていない、コイルSPMEの第１の
部分の端子は、増幅器AMPの非反転入力側と接続されて
おり、基準電位と接続された、コイルSPMEの第２の部分
の端子は、差動増幅器AMPの反転入力側と接続されてお
り、該差動増幅器AMPの出力側は、インバータI4を介し
て、インバータI5の入力側及びインバータI6の出力側と
接続されている。その際、インバータI5及びI6は、相互
に逆向きに並列接続されていて、保持素子を構成してお
り、その際、インバータI5の出力側及びインバータI6の
入力側は、受信装置Ｅ´の出力側４と接続されている。
の原理回路図が示されている。その際、受信装置Ｅ´
は、中間タップを有する受信コイルSPMEを有しており、
その際、中間タップは、基準電位Vrefと接続されてい
る。基準電位と接続されていない、コイルSPMEの第１の
部分の端子は、増幅器AMPの非反転入力側と接続されて
おり、基準電位と接続された、コイルSPMEの第２の部分
の端子は、差動増幅器AMPの反転入力側と接続されてお
り、該差動増幅器AMPの出力側は、インバータI4を介し
て、インバータI5の入力側及びインバータI6の出力側と
接続されている。その際、インバータI5及びI6は、相互
に逆向きに並列接続されていて、保持素子を構成してお
り、その際、インバータI5の出力側及びインバータI6の
入力側は、受信装置Ｅ´の出力側４と接続されている。
【００１８】図６には、５つのｐチャンネルトランジス
タＴ６´…Ｔ１０´及び中間タップを有するコイルSPME
の等価回路図が示されている。トランジスタＴ１´及び
Ｔ６´並びにトランジスタＴ２´及びＴ７´は、夫々差
動増幅器AMPの分岐部を構成しており、その際、トラン
ジスタＴ１´及びＴ２´の夫々一つの端子は、給電電圧
VDDと接続されており、トランジスタＴ６´及びＴ７´
の端子は、給電電圧VSSと接続されている。トランジス
タＴ１´及びＴ２´の各ゲート端子は、両トランジスタ
Ｔ１´及びＴ６´の接続点と接続されている。コイルSP
MEの等価回路図は、コイルの各部分に対して、夫々、イ
ンダクタンスＬと該インダクタンスに対して直列に接続
されたコイルの直列抵抗分Ｒとから構成されており、そ
の際、両インダクタンス及び両内部抵抗分は、寄生容量
Ｃ２によって橋絡接続されている。橋絡接続された直列
接続体の両端は、差動増幅器の各入力側と接続されてお
り、この差動増幅器の各入力側は、トランジスタＴ６´
及びＴ７´のゲート端子に相応しており、コイルSPMEの
等価回路図の寄生容量Ｃ１及びＣ３を介して接地電位VS
Sと接続されている。トランジスタＴ３´及びＴ８´
は、インバータI4を構成しており、トランジスタＴ５´
及びＴ１０´は、インバータI5´を構成しており、トラ
ンジスタＴ４´及びＴ９´は、インバータI6を構成して
いる。
タＴ６´…Ｔ１０´及び中間タップを有するコイルSPME
の等価回路図が示されている。トランジスタＴ１´及び
Ｔ６´並びにトランジスタＴ２´及びＴ７´は、夫々差
動増幅器AMPの分岐部を構成しており、その際、トラン
ジスタＴ１´及びＴ２´の夫々一つの端子は、給電電圧
VDDと接続されており、トランジスタＴ６´及びＴ７´
の端子は、給電電圧VSSと接続されている。トランジス
タＴ１´及びＴ２´の各ゲート端子は、両トランジスタ
Ｔ１´及びＴ６´の接続点と接続されている。コイルSP
MEの等価回路図は、コイルの各部分に対して、夫々、イ
ンダクタンスＬと該インダクタンスに対して直列に接続
されたコイルの直列抵抗分Ｒとから構成されており、そ
の際、両インダクタンス及び両内部抵抗分は、寄生容量
Ｃ２によって橋絡接続されている。橋絡接続された直列
接続体の両端は、差動増幅器の各入力側と接続されてお
り、この差動増幅器の各入力側は、トランジスタＴ６´
及びＴ７´のゲート端子に相応しており、コイルSPMEの
等価回路図の寄生容量Ｃ１及びＣ３を介して接地電位VS
Sと接続されている。トランジスタＴ３´及びＴ８´
は、インバータI4を構成しており、トランジスタＴ５´
及びＴ１０´は、インバータI5´を構成しており、トラ
ンジスタＴ４´及びＴ９´は、インバータI6を構成して
いる。
【００１９】この際、トランジスタＴ１´…Ｔ１０´の
チャンネル幅は、例えば、6μm,6μm,7.5μm,2.5μm,7.
5μm,5μm,5μm,3μm,1μm,3μmの順序で選定すること
ができる。トランジスタＴ１´…Ｔ１０´のチャンネル
の長さは、例えば、夫々0.5μmに選定することができ
る。
チャンネル幅は、例えば、6μm,6μm,7.5μm,2.5μm,7.
5μm,5μm,5μm,3μm,1μm,3μmの順序で選定すること
ができる。トランジスタＴ１´…Ｔ１０´のチャンネル
の長さは、例えば、夫々0.5μmに選定することができ
る。
【００２０】送信パルスの受信の際、両部分コイル内に
相互に反対方向に誘起される電圧は、差動増幅器段を介
して増幅される。トランジスタＴ３´及びＴ８´から成
るインバータI4は、信号の別の増幅及び差動増幅段AMP
の減結合、及び、インバータI5及びI6から構成された保
持素子に使用される。その際、増幅されたパルスは、保
持素子によって、静的CMOSレベルに切替られる。
相互に反対方向に誘起される電圧は、差動増幅器段を介
して増幅される。トランジスタＴ３´及びＴ８´から成
るインバータI4は、信号の別の増幅及び差動増幅段AMP
の減結合、及び、インバータI5及びI6から構成された保
持素子に使用される。その際、増幅されたパルスは、保
持素子によって、静的CMOSレベルに切替られる。
【００２１】図７には、受信装置Ｅの別の実施例Ｅ´´
の原理回路図が示されており、その際、基準電位Vrefと
接続されたコイルSPEの、基準電圧と接続されていない
方の一方の端子は、差動増幅器AMP´の反転入力側と接
続されている。この際、差動増幅器AMP´の非反転入力
側は、抵抗Ｒ１を介して基準電位Vref及びコイルの一方
の端子と接続されており、抵抗Ｒ２は、差動増幅器AMP
´の出力側から非反転入力側へのフィードバック接続部
を構成しており、この構成は、差動増幅器AMP´のヒス
テリシス特性に作用する正帰還に相応する。差動増幅器
AMP´の出力側は、インバータI7を介して受信装置Ｅ´
´の出力側に接続されている。
の原理回路図が示されており、その際、基準電位Vrefと
接続されたコイルSPEの、基準電圧と接続されていない
方の一方の端子は、差動増幅器AMP´の反転入力側と接
続されている。この際、差動増幅器AMP´の非反転入力
側は、抵抗Ｒ１を介して基準電位Vref及びコイルの一方
の端子と接続されており、抵抗Ｒ２は、差動増幅器AMP
´の出力側から非反転入力側へのフィードバック接続部
を構成しており、この構成は、差動増幅器AMP´のヒス
テリシス特性に作用する正帰還に相応する。差動増幅器
AMP´の出力側は、インバータI7を介して受信装置Ｅ´
´の出力側に接続されている。
【００２２】図８には、図７の受信装置Ｅ´´の回路が
詳細に示されており、該回路には、２つのｐチャンネル
トランジスタＴ１´´及びＴ２´´並びに、ｎチャンネ
ルトランジスタＴ３´´…Ｔ６´´及び中間タップを有
するコイルSPME用の等価回路(図５乃至図６に詳細に記
載されている）が設けられている。トランジスタＴ１´
´及びＴ４´´並びにトランジスタＴ２´´及びＴ６´
´は、夫々対になって直列に接続されており、給電電圧
VDD及びVSS間に接続されており、その際、トランジスタ
Ｔ１´´及びＴ２´´の各ゲート端子は、両トランジス
タＴ１´´及びＴ４´´間の接続点に接続されている。
トランジスタＴ１´´及びＴ４´´間の接続点は、トラ
ンジスタＴ３´´及びＴ５´´の直列回路を介して給電
電圧VSSに接続されており、その際、トランジスタＴ３
´´のゲート端子は、トランジスタＴ２´´及びＴ６´
´間の接続点（同時に出力側を示す）に接続されてお
り、その際、トランジスタＴ４´´及びＴ５´´の各ゲ
ート端子は、コイルSPMEの一方の端に接続されており、
トランジスタＴ６´´のゲート端子は、コイルSPMEの他
方の端に接続されている。伝送される電圧パルスの、静
的信号への変換は、ここでは、比較回路内のヒステリシ
ス特性によって行われる。トランジスタＴ４´´，Ｔ５
´´及びＴ６´´は、静的作動状態において、原理的に
電流源として接続されている。トランジスタＴ１´´及
びＴ２´´は、所定電流レベルを形成している。ヒステ
リシス特性は、トランジスタＴ５によって形成された電
流源の、出力信号に依存するオンオフ切換によって形成
され、その際、出力側が低レベルの場合、トランジスタ
Ｔ３は遮断され、従って、トランジスタＴ２に対して鏡
対称の電流は、トランジスタＴ６´´が直線領域内で小
さなドレイン-ソース電圧で作動されるように小さい。
そうすることによって、出力側４の出力レベルを、小さ
いままにしておくことができる。相応のようにして、出
力側４も高レベルのままにしておくことができる。信号
パルスが伝送されると、受信コイルSPME内に生じる電圧
パルスは、受信装置内の作動過程を開始する。
詳細に示されており、該回路には、２つのｐチャンネル
トランジスタＴ１´´及びＴ２´´並びに、ｎチャンネ
ルトランジスタＴ３´´…Ｔ６´´及び中間タップを有
するコイルSPME用の等価回路(図５乃至図６に詳細に記
載されている）が設けられている。トランジスタＴ１´
´及びＴ４´´並びにトランジスタＴ２´´及びＴ６´
´は、夫々対になって直列に接続されており、給電電圧
VDD及びVSS間に接続されており、その際、トランジスタ
Ｔ１´´及びＴ２´´の各ゲート端子は、両トランジス
タＴ１´´及びＴ４´´間の接続点に接続されている。
トランジスタＴ１´´及びＴ４´´間の接続点は、トラ
ンジスタＴ３´´及びＴ５´´の直列回路を介して給電
電圧VSSに接続されており、その際、トランジスタＴ３
´´のゲート端子は、トランジスタＴ２´´及びＴ６´
´間の接続点（同時に出力側を示す）に接続されてお
り、その際、トランジスタＴ４´´及びＴ５´´の各ゲ
ート端子は、コイルSPMEの一方の端に接続されており、
トランジスタＴ６´´のゲート端子は、コイルSPMEの他
方の端に接続されている。伝送される電圧パルスの、静
的信号への変換は、ここでは、比較回路内のヒステリシ
ス特性によって行われる。トランジスタＴ４´´，Ｔ５
´´及びＴ６´´は、静的作動状態において、原理的に
電流源として接続されている。トランジスタＴ１´´及
びＴ２´´は、所定電流レベルを形成している。ヒステ
リシス特性は、トランジスタＴ５によって形成された電
流源の、出力信号に依存するオンオフ切換によって形成
され、その際、出力側が低レベルの場合、トランジスタ
Ｔ３は遮断され、従って、トランジスタＴ２に対して鏡
対称の電流は、トランジスタＴ６´´が直線領域内で小
さなドレイン-ソース電圧で作動されるように小さい。
そうすることによって、出力側４の出力レベルを、小さ
いままにしておくことができる。相応のようにして、出
力側４も高レベルのままにしておくことができる。信号
パルスが伝送されると、受信コイルSPME内に生じる電圧
パルスは、受信装置内の作動過程を開始する。
【００２３】両受信装置Ｅ´及びＥ´´内の基準電位V
refは、例えば、約１ボルトの直流電圧で形成すること
ができ、例えば、カレントミラーによって構成すること
ができる。
refは、例えば、約１ボルトの直流電圧で形成すること
ができ、例えば、カレントミラーによって構成すること
ができる。
【００２４】この回路構成では、結合インダクタンスが
５nHに至るまで、200MHz以上の周波数で確実に機能する
ことがシミュレーションによって検証されている。
５nHに至るまで、200MHz以上の周波数で確実に機能する
ことがシミュレーションによって検証されている。
【００２５】
【発明の効果】送／受信装置を、結合インダクタンスが
比較的大きく変動しても許容することができるように構
成することができ、そうすることによって、各チップ層
の各表面が波打っていたり、各チップ層間の接着張り合
わせ用の層が均一でなかったりして、コイルの間隔が変
動して結合インダクタンスが変動した場合でも、信号伝
送が確実に機能するようにすることができる。送／受信
装置及び結合インダクタンスを相応に選定した場合、相
互に直接隣接していない各チップ層間でも比較的確実に
信号伝送することができるようになる。誘導により信号
伝送を行うので、送信信号を、種々異なった各チップ層
での種々異なった受信装置によって評価することができ
るようになり、それにより、例えば、クロックパルス又
はバス信号の分配が容易になる。各チップ層が、場合に
よっては、横方向にずれたとしても、適切な装置構成に
よって、そのようなずれに対して許容し得るようにコイ
ルを構成することができる。アダプタ式の構造の使用に
より、送／受信装置を用いて、各個別チップ層を直接、
接触しないで検査することができる。無接触での信号伝
送の際、各チップ層間の電気的接続部の製造・形成のた
めに、特別に革新的でコスト高な処理ステップを用いな
いで済む。
比較的大きく変動しても許容することができるように構
成することができ、そうすることによって、各チップ層
の各表面が波打っていたり、各チップ層間の接着張り合
わせ用の層が均一でなかったりして、コイルの間隔が変
動して結合インダクタンスが変動した場合でも、信号伝
送が確実に機能するようにすることができる。送／受信
装置及び結合インダクタンスを相応に選定した場合、相
互に直接隣接していない各チップ層間でも比較的確実に
信号伝送することができるようになる。誘導により信号
伝送を行うので、送信信号を、種々異なった各チップ層
での種々異なった受信装置によって評価することができ
るようになり、それにより、例えば、クロックパルス又
はバス信号の分配が容易になる。各チップ層が、場合に
よっては、横方向にずれたとしても、適切な装置構成に
よって、そのようなずれに対して許容し得るようにコイ
ルを構成することができる。アダプタ式の構造の使用に
より、送／受信装置を用いて、各個別チップ層を直接、
接触しないで検査することができる。無接触での信号伝
送の際、各チップ層間の電気的接続部の製造・形成のた
めに、特別に革新的でコスト高な処理ステップを用いな
いで済む。
【００２６】更に、誘導による信号伝送により、ＩＣプ
ロセス技術で慣用されている殆ど全ての材料を介して情
報を転送することができるようになり、それにより、垂
直方向のコンタクトの製造・形成を著しく簡単にするこ
とができる。それとは異なり、ＶＩＣの各チップ層間の
電気的な信号伝送用の装置の場合、伝送される信号が導
電性の半導体基板によって絶縁性を保持しつつ案内され
る必要があるという問題点がある。そのために、誘導性
の信号伝送の場合は、処理の際、導電性基板を使用でき
るので特に有利である。
ロセス技術で慣用されている殆ど全ての材料を介して情
報を転送することができるようになり、それにより、垂
直方向のコンタクトの製造・形成を著しく簡単にするこ
とができる。それとは異なり、ＶＩＣの各チップ層間の
電気的な信号伝送用の装置の場合、伝送される信号が導
電性の半導体基板によって絶縁性を保持しつつ案内され
る必要があるという問題点がある。そのために、誘導性
の信号伝送の場合は、処理の際、導電性基板を使用でき
るので特に有利である。
【図１】本発明の装置の垂直方向に集積化された回路の
複数チップ層を示す図である。
複数チップ層を示す図である。
【図２】図１の装置の説明に供するための各時間ダイア
グラムを示す図である。
グラムを示す図である。
【図３】本発明の装置の送信装置のブロック回路図を示
す図である。
す図である。
【図４】図３の送信装置の詳細回路図を示す図である。
【図５】本発明の装置の受信装置の第１の実施例の原理
回路図を示す図である。
回路図を示す図である。
【図６】図５の機能方式による受信装置の詳細回路図を
示す図である。
示す図である。
【図７】本発明の装置の受信装置の第２の実施例の原理
回路図を示す図である。
回路図を示す図である。
【図８】図７の機能方式による受信装置の詳細回路図を
示す図である。
示す図である。
１，３ 入力側、 ２，４ 出力側、 Ｌn チップ
層、 Ｌn+x 別のチップ層、 Ｅ，Ｅ´，Ｅ´´ 受
信装置、 Ｓ 送信装置、 SPE,SPME 受信コイル、
SPS 送信コイル、 ＶＳＳ，ＶＤＤ 給電装置、 Ｍ
結合インダクタンス、 I1,I2,I3 インバータ
層、 Ｌn+x 別のチップ層、 Ｅ，Ｅ´，Ｅ´´ 受
信装置、 Ｓ 送信装置、 SPE,SPME 受信コイル、
SPS 送信コイル、 ＶＳＳ，ＶＤＤ 給電装置、 Ｍ
結合インダクタンス、 I1,I2,I3 インバータ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ミヒャエル クライナー ドイツ連邦共和国 ミュンヘン ヴィンク シュトラーセ ４ (72)発明者 ローラント テーヴェス ドイツ連邦共和国 プーフハイム ビルケ ンシュトラーセ 15
Claims (6)
- 【請求項１】 一方のチップ層（Ｌn）内の回路の一方
の部分と、別のチップ層（Ｌn+x）内の前記回路の別の
部分との間の誘導による所定の信号伝送のために、結合
インダクタンス（Ｍ）が設けられていることを特徴とす
る垂直方向に集積された回路の各チップ層間の誘導によ
る信号伝送用装置。 - 【請求項２】 別のチップ層（Ｌn+x）内に、受信装置
（Ｅ）が設けられており、一方のチップ層（Ｌn）内
に、送信装置（Ｓ）が設けられており、前記受信装置
（Ｅ）及び前記送信装置（Ｓ）は、結合インダクタンス
（Ｍ）を介して相互に結合されており、前記結合インダ
クタンス（Ｍ）は、横方向に構成された送信コイル(S
PS)及び横方向に構成された受信コイル(SPE)によって構
成されており、前記送信コイル(SPS)は、前記一方のチ
ップ層（Ｌn）の一構成部分を構成し、前記受信コイル
(SPE)は、前記別のチップ層（Ｌn+x）の一構成部分を構
成している請求項１記載の装置。 - 【請求項３】 送信装置（Ｓ）は、信号遅延ユニット(I
2,I3)及び送信コイル(SPS)を有している請求項２記載の
装置。 - 【請求項４】 受信装置(Ｅ´）は、後置接続された保
持素子と共に比較器として構成されていて、該比較器の
各入力側には、各受信コイル（SPE)が接続されている請
求項２記載の装置。 - 【請求項５】 受信装置(E´´)は、ヒステリシス特性
を有する比較器として構成されており、当該受信装置の
各入力側には、受信コイル（SPE)が接続されている請求
項２記載の装置。 - 【請求項６】 一方のチップ層（Ｌn）は、付加的に、
横方向に構成された別の送信コイル（SP´S)を有してお
り、別のチップ層（Ｌn+x）は、横方向に構成された別
の送信コイル(SP´E)を有しており、前記送信コイル(SP
S)から前記受信コイル(SPE)に伝送される通常の信号に
対して付加的に、前記別の送信コイル(SPS´)から前記
別の受信コイル(SPE´)に、前記通常の信号に対して相
補的な信号が伝送され、前記通常の信号も前記相補的な
信号も受信装置（Ｅ）内で差分が、乃至、区分的に評価
される請求項２〜５までの何れか１項記載の装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE4440864 | 1994-11-15 | ||
| DE4440864.1 | 1994-11-15 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08236696A true JPH08236696A (ja) | 1996-09-13 |
| JP3793265B2 JP3793265B2 (ja) | 2006-07-05 |
Family
ID=6533429
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29707295A Expired - Lifetime JP3793265B2 (ja) | 1994-11-15 | 1995-11-15 | 垂直方向集積化回路の各チップ層間の誘導による信号伝送用装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5701037A (ja) |
| EP (1) | EP0714131B1 (ja) |
| JP (1) | JP3793265B2 (ja) |
| DE (1) | DE59504900D1 (ja) |
Cited By (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005513824A (ja) * | 2001-05-08 | 2005-05-12 | フォームファクター，インコーポレイテッド | 電磁結合相互接続システム・アーキテクチャ |
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