KR900007299B1 - 회로소자 연결용 축적 도전층을 갖는 집적회로장치 - Google Patents

회로소자 연결용 축적 도전층을 갖는 집적회로장치 Download PDF

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히로시 니시모또
다다시 오끼야마
히로오 기따사가미
마사히로 스기모또
하루오 다마다
신지 에모리
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후지쓰가부시끼가이샤
야마모도 다꾸마
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Abstract

내용 없음.

Description

회로소자 연결용 축적 도전층을 갖는 집적회로장치
제1도는 제2도의 X-X′를 취한 본 발명에 의한 일실시예의 집적회로장치(IC)의 단면도.
제2도는 제1도의 선 H-H'를 취한 제1도의 IC 장치의 평면도.
제3도는 제1도에 보인 IC 장치의 회로도.
제4도는 본 발명에 의한 다른 실시예의 IC 장치의 일부분의 단면도.
제5도는 본 발명에 의한 다른 실시예의 IC 장치의 일부분의 단면도.
본 발명은 집적회로장치에 관한 것으로 특히, 고속동작 회로에 응용할 수 있는 속에 매설되는 유도성 소자들을 갖는 장치내의 회로소자들을 연결하는 축적된 도전층들을 갖는 집적회로 장치에 관한 것이다.
트랜지스터들과 저항들과 같은 다수의 회로소자들이 실리콘(Si)반도체칩, 갈리움 아세나이드(GaAs)등 내에 형성되어 예를 들어 고속동작 예, 초당 1기가비트의 데이타 처리 또는 광데이타 처리를 할 수 있는 반도체 집적회로(IC)가 공지되어 있다. 그러한 반도체 IC칩들은 통상의 반도체 IC칩들과 동일방식으로 포장에 의해 긴밀하게 밀봉되어야 한다.
고속 IC 장치들에서, 장치내의 회로소자들간의 저항재인 연결(리이드) 배선들은 저항성분으로 간주될 뿐만 아니라 고주파 출현으로 인해 유도성 성분들로서 간주되어야만 하므로 저저항성분 및 저유도성분을 갖는 배선들을 고속신호전송선들로 할 필요가 있다. 다른 한편, 고유도성분을 갖는 배선들을 장치내의 회로소자들간과 상이한 전원들간의 분리를 개선해주도록 전원선들로 할 필요가 있다. 고속 IC 장치에서, 연결배선들의 임피던스 정합 또한 필요하므로 결국, 공지된 통상의 반도체 IC 장치내에서 사용되는 통상의 배선연결 기술을 사용할 수 없다. 따라서, 고속 IC 장치들은 각층이 유전층과 복수의 도전층 띠들로 구성되는 복수축적층들을 갖고 있으며 또한 축적된 층들의 평면들에 수직한 방향으로 복수로 축적된 층들내에 매설되는 연결부재들을 갖고 있다. 회로소자들이 형성되는 IC 칩은 축적된 층들의 상부상에 장치되어 포장으로 밀봉된다. IC 장치내의 회로소자들의 연결은 복수축적층들의 연결부재들과 도전층띠들에 의해 완성된다.
그러나, 종래의 고속 IC 장치들에서는 제조를 용이하게 하기 위해 축적된 층들내의 연결부재들용으로 전기도전재로서 충전되는 경유공들의 횡단면적은 동일하며, 그 결과로서, 연결부재들의 횡단면적들은 고속신호 전송 및 전원공급을 돌일하게 해준다. 상술한 요구조건에 대한 이러한 모순, 즉, 고속신호 전송을 위한 저유도성분과 전원공급 및 저속신호 전송을 위해 필수적이 아닌 저유도성분은 예를 들어 초당 약 1기가비트 이하인 저속 IC 장치들에 대해서도 허용될 수 있다. 그러나, 상술한 모순성은 고속 IC 장치들 예를 들어 약 초당 수기가 비트이상의 장치들에 대해서는 허용될 수 없다. 왜냐하면 이는 심지어 각 회로소자가 고속 특성을 갖고 있다할지라도 고속 IC 장치들의 고속 동작은 얻어질 수 없기 때문이다.
본 발명의 목적은 고속신호로 동작될 수 있는 집적 회로장치를 제공하는데 있다.
본 발명의 또 다른 목적은 고속신호들이 출현하는 회로들간에서 개선된 잡음저지와 분리가 될 수 있는 집적회로를 제공하는데 있다.
본 발명에 의하면, 절연층과 절연층의 표면상에 형성되는 적어도 하나의 도전층띠를 갖는 다수의 축적층을 포함하는 축적층 유니트와, 축적층 유니트내에 축적된 층의 절연층 상부상에 장치되는 다수의 회로소자들을 포함하는 적어도 하나의 칩과, 인가되는 제1신호들을 위한 저유도성분을 가지고서 제1신호를 칩내의 회로소자들간에 전송시키도록 동작가능하게 연결시켜주는 축적층 유니트내에 형성된 적어도 하나의 제1도전성 부재와, 제1도전성 부재들의 것보다 게1신호들을 위해 더 큰 유도성분을 갖고서 제2신호들을 칩내의 회로소자들간에 전송시키도록 동작가능하게 연결시켜 주는 축적층 유니트내에 형성된 적어도 하나의 제2도전성 부재와, 그리고 축적층 유니트, 칩과 제1 및 제2도전성 부재들을 밀봉하여 봉하는 포장을 포함하는 집적회로(IC) 장치가 제공된다.
본 발명의 한 특징에 의하면, 제1 및 제2도전성 부재들이 동일 도전재로 형성될 때 제1부재들은 큰 횡단면적을 갖고 또한 제2도전성 부재들은 작은 횡단면적을 갖는 것이 좋다. 제1도전부재 각각의 횡단면적은 예정된 주파수를 위한 예정된 저유도성분이 제1신호용으로 얻어지도록 한정될 수도 있다. 또한 제2도전부재 각각의 횡단면적 역시 제1 신호용으로 예정된 고유도성분이 얻어질 수 있도록 한정될 수도 있다.
본 발명의 다른 특징에 의하면, 제1 및 제2도전성 부재들이 동일 도전성 재료로 형성될 때 제1도전성부재들 각각은 관통공의 축선을 따라 갖고 있고 또한 제2도전성 부재를 각각은 동일축선을 띠라 긴 기장을 갖고 있는 것이 좋다. 제1도전성 부재들 각각의 짧은 기장은 예정된 저유도성분이 제1신호를 위해 얻어지도록 한정될 수도 있다.
제2도전성 부재들 각각의 긴 기장 또한 예정된 고유도성분이 제1신호를 위해 얻어지도록 한정될 수도 있다.
본 발명의 또 다른 특징에 의하면, 제1 및 제2도전성 부재들이 동일 도전성 재료로 형성될 시에 제1도전성 부재들은 경유공의 축선을 따라 짧은 기장과 큰 횡단면적을 가지며, 또한 제2도전성 부재들은 동일 축선을 따라 긴기장과 작은 횡단면적을 갖는 것이 더 바람직하다. 제1도전성 재료들 각각의 짧은 기장과 큰 횡단면적은 예정된 저유도성분이 제1신호를 위해 얻어지도록 한정될 수도 있다. 또한 제2도전성 부재들 각각의 긴기장과 작은 횡단면적 역시 예정된 고유도성분이 제1신호를 위해 얻어지도록 한정될 수도 있다.
본 발명의 또 다른 특징에 의하면, 제2도전성 부재들은 경유공들내로 삽입되는 고유도성분을 갖는 코일들을 포함할 수도 있다.
이하 본 발명의 기타 목적 및 특징들을 첨부된 도면들을 참조하여 상세히 설명하면 다음과 같다.
제1도를 참조하면, 본 발명에 의한 일실시예의 IC 장치 1은 절연재로 형성되는
Figure kpo00002
21과, 절연재로 형성되는 상부 차폐벽 22, 절연재로 형성되는 밀봉층 23과 측벽 24, 제3도에 보인 바와 같은 회로소자들을 포함하는 IC 칩 3, 그리고 축적층 유니트 11로 구성되는 포장 2를 포함한다. IC칩 3은 축적층 유니트 11의 상부상에 장착된 다음 포장 2와 축적층 유니트 11에 의해 한정된 밀봉통공 20내에 위치된다. 상기 절연재는 일반적으로 말하는 유전재이다.
IC 장치 1은 도전리이드들 51을 통하여 인쇄회로기판 52상에 장치된 다음 축적층 유니트 11의 하부표면 11-6c에 고정된 일단을 갖는 못 54를 통해 판 53에 고정되고, 못 54의 샤프트는 인쇄회로기판 52와 판 53내의 구멍 56을 통과하여 못 54의 타단은 너트 55에 의해 그에 고정된다.
축적층 유니트 11은 6개의 축적된 층들 11-1 내지 11-6을 포함한다. 축적된 층들 11-1 내지 11-6의 각각은 상부층 11-1에 대한 층 11-1b에 의해 보인 바와 같은 절연층(또는 유전층), 띠 11-1a에 의해 보인 바와 같은 적어도 하나의 도전층띠를 포함한다. 절연층들 11-1b등은 예, 250μm의 두께를 갖도록 소결된 세라믹으로 형성된다. 상부층 11-1(이후 칩장착층으로 칭함)의 예시적인 평면도는 제2도에 도시된다. 다수의 도전층 띠선들 11-1a는 IC 칩 3둘레의 초소형 띠선들과 같은 절연층 11-lb상에 제공된다.
다수의 초소형 띠선들 15-1 및 15-2는 또한 IC 칩 3에 인접한 절연층 11-1b상에 제공된다.
제2층 11-2의 도전층띠들은 접지선들 또는 전원선들로 사용된다. 따라서, 이후 제2층 11-2는 접지층으로 칭한다. 제4 및 제6층들 11-4 및 11-6의 도전층띠들은 또한 접지선들 또는 전원선들로 사용된다. 제3층 11-3의 도전층띠들은 고속 신호선들로 사용된다. 따라서 층 11-3은 이후 고속 신호층으로 칭한다. 제5층 11-5의 도전층띠들은 저속 신호선들로 사용되므로 이후 저속신호층으로 칭한다.
제1도에서, 고속신호층 11-3의 도전층띠는 예를 들어 50ohm 또는 75ohm의 임피던스 정합에 적당한 이 3개의 층들 11-2 내지 11-4의 3겹 띠선을 형성하는 접지층들 11-2와 11-4의 도전층띠들간에 제공된다. 고속신호층 11-3의 도전층띠는 측벽 24의 외주벽상에 제공되는 거리에 무관한 임피던스 정특성을 갖는 공통 평면 25에 의해 외측으로 유도된다.
도전부재들 13-1, 14-1 및 14-2는 축적층 유니트 11 내의 칩장착층 11-1의 평면에 수직으로 형성된 경유공들 12-1 내지 12-3으로 구성된다. 제1도전부재 13-1은 큰 횡단면적을 가지나 제2도전부재들 14-1과 14-2는 둘다 작은 횡단면적을 갖는다. 제1도전부재 13-1은 제2도전부재들 14-1과 14-2보다 더 짧다. 도전부재 14-1은 도전부재 14-2보다 길다. 이 도전부재들 l3-1, 14-1 및 14-2가 텅스텐(W) 또는 몰리브데늄(MO)과 같이 동일 도전재로 제조될때, 제1도전재 13-1은 최저 저항성분을 가지며 도전부재 14-1은 최고 저항성분을 갖는다. 고주파 출현으로 인해 나타날 수 있는 유도성분을 고려하여 제1도전부재 13-1은 작은 유도성분을 가질 수 있으나 도전부재 14-1은 큰 유도성분을 가질 수 있다.
동일방식으로, 접지층 11-4, 저속신호층 11-5, 그리고 접지층 11-6도 역시 3겹띠선 구조로서 구성된다. 그밖에, 밀봉층 23은 절연층 23b와 접지층 11-2에 연결되는 접지층에 대해서 도전층 23a를 갖고 있다. 따라서, 밀봉층 23은 밀봉뿐만 아니라 접지층으로서 작용한다. 밀봉층 23a, 칩장착층 11-1 및 접지층 11-2는 부분 3겹 띠선으로서 형성된다. 이 3겹띠선 구조들 또한 임피던스 정합에 아주 적합하다.
상기 축적층 유니트 11과 도전부재들 13-1, 14-1과 14-2는 다음 단계들로 형성된다.
(1) 절연층들 11-1b 내지 11-6b을 형성하는 250㎛의 두께를 갖는 세라믹 박막들 즉, 소위 그린(green) 박판들을 제조하는 단계와, (2) 구멍들을 뚫은 다음 그 구멍들에 도전재, 예를 들어 텅스텐(W) 또는 몰리브데늄(MO)을 충전시킴으로서 경유공들(12-1 내지 12-3)을 제조하는 단계와, (3) 절연층들 11-1b 내지 11-6b상에 예를 들어 15μm의 두께와 100μm 이상의 폭을 갖는 텅스텐(W) 또는 몰리브데늄(MO)으로 제조된 도전층을 패턴닝하여 제조하는 단계와, (4) 도전층띠들 11-1a 내지 11-6a과 경유공들 12-1 내지 12-3이 위에 형성된 절연층들 11-1b 내지 11-6b을 축적시키는 단계와, 그리고 (5) 세라믹박막들을 소결시키도록 예를 들어 1500℃ 정도로 충분히 높은 온도로 그 축적된 층들을 소결시키는 단계.
제3도를 참조하면, 제1도의 IC 칩 3은 저항들 32 내지 34와 IC칩 3의 외측에서 캐패시터들 35와 36을 갖는 전계효과 트랜지스터(FET) 31을 포함하여, 제1단 회로를 형성한다. 제2단 회로를 형성하는 FET41, 저항들 42 내지 44 및 캐패시터들 45와 46과 제1 및 제2단 회로들간의 커트오프 캐패시터 40 역시 제1 및 2도에 도시안된 다른 칩들에 의해 포장내에 장치된다. 제3도에서, 굵은선으로 나타낸 상기 소자들간의 리이드 배선들 예를 들어 13a,13b,13c,13d는 고속 신호전송선들이다. 얇은선들 예, 14a로 나타낸 다른 회로소자들간의 다른 배선들은 저속 신호전송선들이다. 전원은 단자 V를 통해 또는 접지에 의해 공급된다.
상술한 바와 같이, 고속신호 전달을 위해, 고속신호 전송을 위한 리이드 배선들은 신호전달 지연 및 파형의 곡을 피하도록 저유도성분을 가져야만 한다. 따라서, 제1도에 보인 바와 같이 고속신호 전송리이드선들 13a 내지 13d등은 큰 횡단면적과 짧은 기장을 갖는 굵은 선 18, 임피던스 정합용으로 사용되는 저임피던스를 갖는 초소형 띠선 15-1 그리고 고속신호층 11-3의 도전층 띠에 의해 형성된다. 이 소자들은 저주파신호용으로 아주 낮은 저항성분을 갖고 있으나 예를 들어 초당 수기가 비트의 고주파신호 인가하면 유도성분이 가산된다. 이 연결부재들 18, 15-1, 13-1 및 11-3내에 나타나는 유도성분값들은 상술한 구조 본질 및 특성들로 인해 저레벨에 유지될 수 있다. 텅스텐(W) 또는 몰리브데늄(MO)의 도전부재 13-1의 직경은 예를 들어 1mm이고, 그 기장은 1mm이다.
결과적으로, 예를 들어 입력단자 TIN, FET41의 게이트, FET 31의 드레인, 캐패시터 40, FET 41의 게이트, FET 41의 드레인 및 출력단자 TOUT를 포함하는 경로를 통해 지나가는 신호들은 FET들 31과 41 등의 응답특성에 의해 정해지는 고속으로 전달될 수 있다.
제3도에서 리이드 배선 13a은 고속신호층 11-3의 도전층띠, 도전부재 13-1, 초소형 띠선 15-1 및 배선 18에 의해 형성된다. 이 경로에서, 임피던스 정합은 고속신호층 11-3의 3겹 띠선과 초소형 띠선 15-1에서 이루어진다.
다른 한편, 다른 전원들간에 와 회로들간의 분리를 확실히 해주기 위해, 저속신호 전송, 전원등을 위해 리이드 배선들은 고속 신호전송용 리이드 배선들의 것보다 더 큰 유도성분을 갖는 것이 좋다. 따라서, 전원리이드 배선들은 리이드배선 19, 도전부재 14-1, 및 접지층 11-6 또는 도전부재 14-2 및 접지층 11-4에 의해 형성된다. 이 연결부재들은 작은 횡단면적과 긴 기장을 가지며 또한 고저항성분을 계 갖게되어 결국 고주파신호의 인가로 인해 고유도성분이 나타나게 된다. 결과적으로, 전원리이드 배선들상의 고속신호들은 감쇄되어 다른 전원들간의 분리가 개선되므로 잡음에 대한 저항이 개선된다,
제4도는 층들 11-1′내지 11-4′를 포함하는 또 다른 축적층 유니트 11'을 나타낸다. 도전부재들 13-5, 13-6 및 14-5 내지 14-7은 제각기 경유공들 12-5 내지 12-9를 구성한다. 도전부재들 13-5와 13-6은 큰 횡단면적을 갖고 있으므로 결국 고주파신호에 대해 저유도성분을 갖게되어 고속신호전송 리이드 배선들로서 사용될 수 있다. 도전부재 13-5의 단부들은 인접한 도전층 띠들 11-la'와 11-2a'와 각각 접촉상태에 놓이게 되므로 도전부재 13-5의 기장은 짧다. 도전부재 13-6의 일단은 하부도전층띠 11-4a'와 접촉상태에 놓이고 또한 타단은 리이드(도시안됨)를 통하여 IC 칩상의 회로소자에 연결되므로, 결국 도전부재 13-6의 기장은 도전부재 13-5의 기장보다 길다. 고주파신호에 대해 저유도성분을 갖게하기 위해 도전부재 13-5에 대한 것과 동일방식으로, 도전부재 13-6의 횡단면적은 도전부재 13-5의 것보다 더 커진다. 이 기장들과 횡단면적은 그에 사용될 재료를 고려하여 적당한 저임피던스를 갖도록 설계된다.
도전부재들 14-5 내지 14-7은 작은 횡단면적을 갖고 있으므로 전원선들을 포함하여 저속 신호전송 리이드 배선들용으로 사용될 수 있다. 도전성 부재 14-5 내지 14-7의 횡단면적은 본 실시예에서 동일하다. 도전성 부재 14-5는 도전층 띠들 11-1a' 및 11-2a'로부터 각각 전기적으로 분리된 인접한 도전층 띠들 11-la″ 와11-2″와 접촉상태에 놓인다. 도전부재 14-6은 또한 도전층띠 11-4a'로부터 전기적으로 분리된 도전층띠들 11-2a,″및11-4a″와 접촉상태에 놓인다. 도전부재 14-7은 도전층 띠들 11-la″와 11-4a″와 접촉상태에 놓인다. 저속신호전송 및 전원용 도전성 부재들은 경유공들 및 도전부재들을 편리하게 설계하여 패턴닝하도록 균일한 작은 횡단적으로 형성되는 것이 좋다.
제5도는 층들 11-1''' 및 11-2''내에 형성되는 관통공 l2-9내에 삽입되는 층들 11-1''' 및 11-2"'와 코일 16의 부분 단면도이다. 코일 16의 일단은 도전층띠 11-1a'''에 연결되며 또한 코일의 타단은 소결된 도전페이트 패드들 17-1 내지 17-4에 의해 도전층띠 11-12a'''에 연결된다. 코일 16은 후술되는 바와 같이 큰 유도성분을 갖고 있으므로 전원선들용으로 사용될 수도 있다.
상기 구성은 다음 단계들로 형성된다.
(1) 절연층들 11-1b''' 및 11-2b'''를 형성하도록 예를 들어 250μm의 두께를 갖는 얇은 세라믹 박막들을 제조하는 단계와, (2) 절연층들 11-1b''' 및 11-2b'''상에 예를 들어 15μm의 두께를 갖는 도전층띠들 11-1a'''및 11-2a'''를 패턴닝하여 형성하는 단계와, (3) 도전층 띠들이 절연층들 11-1b'' 및 11-2b"내에 존재하지 않는 위치에서 관통공 12-9를 형성하는 단계와, (4) 관통공 12-9내에 코일 16을 삽입하는 단계와, (5) 코일 16의 단부들상에 도전 페인트 패드들 17-1 내지 17-4를 피복하는 단계와, (6) 절연층들 11-1b,″ 및 11-2b″를 축적시키는 단계와, 그리고 (7) 약1500℃의 고온으로 그 축적더미를 소결시키는 단계와 코일 16의 재료는 고소결 온도에 대해 고저항성분을 갖는 텅스텐(W), 몰리브데늄(MO)등으로 할 수 있다. 코일 16의 유도성분 L은 식(1)로 나타낼 수 있다.
Figure kpo00003
여기서, R:코일의 반경, N:코일의 권회수, l:코일의 기장(m), μr:특정 도자율, K:나가오까 계수 예를 들면, l=2500μm, R=1000μm, N=10일때 유도성분 L은 120nH이다. 1.8GHz의 주파수에서, 유도성분 L은 1.35K ohm의 임피던스로서 간주될 수 있다. 따라서 코일 16이 전원공급선내에 삽입될 때 코일 16은 잡음제거 소자로서 작용하므로 잡음제거 효과를 개선해준다.
전원선내에 제공된 고유도성분 소자를 형성하는 다른 변형들은 제5도에 도시된 것 이외에도 많이 있을 수 있다. 제4도에서 고유도성분은 도전층띠들 11-12a"와 11-4a"를 통하여 도전부재들 14-5 내지 14-7을 직렬연결시켜서 얻을 수 있다. 그러나, 도전성 부재들 14-5간의 도전층띠 11-1a"는 고유도성분을 갖는 직렬연결된 도전소자가 되도록 절단되어야 한다. 고유도성분 소자는 또한 관통공, 예를 들어 제5도의 관통공 12-9내로 중첩된 배선을 삽입하여 얻을 수 있다.
제1 및 4도에서, 경유공들 및 관통공들은 보통 원형횡단면으로 형성된다. 그러나, 이 횡단면은 4각형과 같은 또 다른 형상으로 형성될 수도 있다.
그밖에, 축적층 유니트 11의 절연층들은 반드시 동일 두께를 가질 필요는 없다. 더우기, 포장상에 장착된 칩은 IC가 아닌 단일 GaAs FET칩일 수도 있다.
본 발명의 여러 광범위한 상이한 실시예들을 본 발명의 정신과 청구범위로부터 이탈되지 않는 범위내에서 구성하는 것이 가능하다. 본 발명은 상술한 특정실시예에만 국한되지 않고 청구범위에 의해서만 한정된다.

Claims (16)

  1. 절연층(11-1b)와 상기 절연층(11-1b)의 표면상에 형성되는 적어도 하나의 도전층띠(11-1a)를 각각 갖는 다수의 축적층들(11-1 내지 11-6)을 포함하는 축적층 수단(11)과, 다수의 회로소자들을 포함하는 상기 축적층 수단(11)내의 상기 축적층들(11-1 내지 11-6)의 상기 절연층(11-1b)상에 장착되는 적어도 하나의 칩(3)과, 제1신호들을 상기 칩(3)내의 상기 회로소자들간에 전송시키도록 동작가능하게 연결시키는 인가되는 상기 제1신호용 저유도성분을 갖는 상기 축적층 수단(11)내에 형성되는 제1도전수단(13)과, 제2신호들을 상기 칩(3)내의 상기 회로소자들간에 전송시키도록 동작 가능하게 연결시키는 상기 제1도전수단(13)의 것보다 상기 제1신호에 대해 큰 유도성분을 갖는 상기 축적층 수단(11)내에 형성되는 제2도전수단(14)와, 그리고 상기 축적층수단(11), 상기 칩(3)과 상기 제1 및 제2도전수단(13 및 14)을 밀봉재로 봉합시키는 포장수단(21 내지 24)을 포함하는 것이 특징인 회로소자 연결용 축적도전층을 갖는 집적회로장치.
  2. 제1항에서, 상기 제1도전수단(13)올 통하여 전송하는 상기 제1신호들은 고주파신호이고, 상기 제2도전수단(14)를 통해 전송되는 상기 제2신호들은 저주파신호 또는 전원인 것이 특징인 회로소자 연결용 축적도전층을 갖는 집적회로장치.
  3. 제2항에서, 상기 제1 및 제2도전수단(13 및 14) 각각은 그의 일단부들에서 상이한 절연층들(11-1b)상에 위치한 어떤 축적층에 있는 상기 도전층띠(11-1a) 둘중 하나 또는 두 도전층띠들(11-1a)에 동작가능하게 연결되며 상기 축적층수단(11)의 상기 절연층들(11-1b)내에 형성되는 경유공들(12-1 내지 12-3)을 포함하는 것이 특징인 회로소자 연결용 축적도전층을 갖는 집적회로장치.
  4. 제3항에서, 상기 제1도전수단(13)의 각각은 큰 횡단면적을 갖고 있으며 또한 상기 제2도전수단(14)의 각각은 작은 횡단면적을 갖고 있는 것이 특징인 회로소자 연결용 축적 도전층을 갖는 집적회로장치.
  5. 제4항에서, 상기 제1 및 제2도전수단(13 및 14)은 동일 도전재로 형성되는 것이 특징인 회로소자연결용 축적도전층을 갖는 집적회로장치.
  6. 제5항에서, 상기 제1도전수단(13) 각각의 상기 횡단면적은 예정된 저유도성분이 상기 제1신호용으로 얻어지도록 한정되는 것이 특징인 회로소자 연결용 축적 도전층을 갖는 집적회로장치.
  7. 제6항에서, 상기 제2도전수단(14) 각각의 상기 횡단면적은 예정된 고유도성분이 상기 제1신호용으로 얻어지도록 한정되는 것이 특징인 회로소자 연결용 축적도전층을 갖는 집적회로장치.
  8. 제3항에서, 상기 제1도전수단(13)의 각각은 상기 경유공(12-1 내지 12-3)의 축상선을 따라 짧은거리를 가지며, 상기 제2도전수단 각각은 상기 축상선을 따라 긴 기장을 갖는 것이 특징인 회로소자 연결용 축적 도전층을 갖는 집적회로장치.
  9. 제8항에서, 상기 제1 및 제2도전수단(13 및 14)는 동일 도전재질로 형성되는 것이 특징인 회로소자 연결용 축적 도전층을 갖는 집적회로장치.
  10. 제9항에서, 상기 제1도전(13) 각각의 상기 짧은 기장은 예정된 저유도성분이 상기 제1성분용으로 얻어지는 식으로 한정되는 것이 특징인 회로소자 연결용 축적 도전층을 갖는 집적회로장치.
  11. 제10항에서, 상기 제2도전수단(14) 각각의 상기 긴 기장은 예정된 고유도성분이 상기 제1신호용으로 얻어지는 식으로 한정되는 것이 특징인 회로소자 연결용 축적 도전층을 갖는 집적회로장치.
  12. 제3항에서, 상기 제1도전수단(13) 각각은 상기 경유공(12-l 내지 12-3)의 축상선을 따라 큰 횡단면적과 짧은 기장을 가지며, 상기 제2도전수단(14) 각각은 상기 축상선을 따라 작은 횡단면적과 긴 기장을 갖는 것이 특징인 회로소자 연결용 축적 도전층을 갖는 집적회로장치.
  13. 제12항에 있어서, 상기 제1 및 제2도전수단(13 및 14)는 동일 도전재질로 형성되는 것이 특징인 회로소자 연결용 축적 도전층을 갖는 집적회로 장치.
  14. 제13항에서, 상기 제1도전수단(13) 각각의 상기 짧은 기장과 큰 횡단면적은 예정된 저유도성분이 상기 제1신호용으로 얻어지는 식으로 한정되는 것이 특징인 회로소자 연결용 축적 도전층을 갖는 집적회로장치.
  15. 제14항에서, 상기 제2도전소자(14) 각각의 상기 긴기장과 작은 횡단면적과 예정된 고유도성분이 상기 제1신호용으로 얻어지는 식으로 한정되는 것이 특징인 회로소자 연결용 축적 도전층을 갖는 집적회로장치.
  16. 제3항에서, 상기 제2도전성수단(14)은 고유도성분을 갖고 있으며 또한 관통공들(12-1 내지 12-3)내에 삽입되는 코일들을 포함하는 것이 특징인 회로소자 연결용 축적 도전층을 갖는 집적회로장치.
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